JP2780711B2 - Method for manufacturing semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にバイポーラトランジスタ
を有する半導体装置、例えば動作速度を向上させるバイ
ポーラトランジスタを有する半導体集積回路に適用して
好適な半導体装置の製造方法に関する。 〔発明の概要〕 本発明は、LOCOSにより素子間分離されたバイポーラ
トランジスタを有する半導体装置の製造方法に於いて、
半導体基板上の素子形成領域上に窒化膜等の耐酸化膜を
形成する工程と、上記半導体基板を選択的に酸化し第１
の酸化領域を形成する工程と、上記耐酸化膜を除去する
工程と、上記第１の少なくとも一部を平坦化する工程
と、少なくとも該耐酸化膜除去部を酸化し上記第１の酸
化領域に較べて薄い第２の酸化領域を形成する工程と、
上記第２の酸化領域のうち上記第１の酸化領域に接する
部分を所定領域だけ残して、上記第２の酸化領域を選択
的に除去する工程と、上記第２の酸化領域除去部を一部
覆って、上記第１の酸化領域に延在する導電層を形成す
る工程と、この導電層からの不純物の拡散によってベー
ス電極取出し領域すなわちグラフトベースを形成する工
程とからなり、上記導電層をベース領域に対する電極と
し、上記導電層形成部以外の上記第２の酸化領域除去部
にエミッタ領域を形成することによって、導電層からな
る外部電極取り出しとアクティブ領域とのコンタクト面
積を削減させ、これにより浮遊容量を減少させてトラン
ジスタの動作速度を向上させた半導体装置を提供するも
のである。 〔従来の技術〕 近年、集積度が向上するに伴い、寄生容量を減少させ
た構造のトランジスタが数多く提案されている。 第２図に基づいて、従来のトランジスタの構造を説明
する。 トランジスタはＮ型Si基板１上のLOCOS2により囲まれ
ている。エミッタとベースのセパレーションは、SiO₂膜
６のサイドウォールにより行われるので、従来の装置よ
り巾を狭くすることができる。ベースの取り出しは、ア
クセプタをドープした多結晶Si層５により行われてい
る。 〔発明が解決しようとする問題点〕 第２図のトランジスタの構造に於いては、多結晶Siベ
ース及びエミッタとベースのセルフアラインによってサ
ブミクロンのエミッタ９が形成され、伝搬遅延時間Tpd
＜100psの高速性が実現される。しかし、多結晶Si層５
のエミッタ側端縁とLOCOS SiO₂層２の端縁との距離Ｗ′
は、LOCOSバーズ ビークの後退量と、マスク合わせの
トレランスで決まる為、プロセス変動に影響されやす
く、且つ縮小か困難なためベース コンタクト部の面積
がイントリンシックなベースに比べ大きな割合を占めざ
るを得ない。このため従来のトランジスタに於いては、
この寄生成分により高速化、微細化が妨げられていた。 従ってベース コンタクト部の面積も減少させ、寄生
容量削減によるスピードアップを画る手段としては、例
えばNTTのSST−1Aプロセスやソニーの特願昭60−111249
号のプロセスの様な、セルフアラインを利用したサブミ
クロンのベース コンタクト形成技術が提案されてい
る。 しかしながら、これらのプロセスは製造工程が複雑で
プロセスステップ数が多いという欠点を有している。 そこで本発明は、プロセスステップ数が少なくて、サ
ブミクロンのベース コンタクトが容易に実現できる製
造方法を提供するものである。 〔問題点を解決するための手段〕 本発明による半導体装置製造方法においては、半導体
基板上の素子形成領域上に耐酸化膜を形成する工程と、
この耐酸化膜をマスクに上記半導体基板表面を選択的に
酸化して第１の酸化領域を形成する工程と、上記耐酸化
膜を除去する工程と、上記第１の酸化領域に対するエッ
チングによって少なくともトランジスタ形成部を外部に
露呈させ、かつバーズビークを平坦化する工程と、この
露呈部を酸化して上記第１の酸化領域に比べて薄い第２
の酸化領域を形成する工程と、この第２酸化領域のうち
上記第１の酸化領域に接する部分を所定領域だけ残して
上記第２の酸化領域を選択的に除去して第１の開口を形
成する工程と、この開口を覆って少なくともベース電極
を構成する多結晶半導体導電層を形成する工程と、この
多結晶半導体導電層に対し、上記第１の開口より内側
に、第２の開口を形成する選択的エッチング工程と、上
記第２の開口を通じてイオン注入によって真性ベース領
域を形成する工程と、その外周に上記ベース電極を構成
する上記多結晶半導体導電層からの不純物を拡散してグ
ラフトベース領域を形成する工程と、上記第２の開口内
にエミッタ・ベース分離用のサイドウオールを形成する
工程と、上記真性ベース領域の一部にエミッタ領域を形
成する工程とによりトランジスタを形成する。 〔作用〕 第２図の従来の構造の場合、平坦化LOCOSのバーズ
ビーク先端に対してマスク合わせを行い、エミッタ・ベ
ース真性領域を形成している。そのためLOCOS平坦化時
のバーズ ビークの後退量がばらつく事と、更にマスク
合わせのトランスをとって置く必要性から、ベース コ
ンタクト部面積を小さくするができなかった。 本発明に於いては、後述する実施例での説明によって
より明らかになるように、エミッタ・ベース真性領域は
第１図Ｄの窓開けにより決まるので、従来技術の問題点
は何ら存在しない。 〔実施例〕 本発明の実施例を第１図Ａ〜Ｇに示したNPNトランジ
スタの製造方法を例にとって説明する。 Ａ トランジスタ形成領域をSi₃N₄膜12すなわち耐酸化
膜でカバーして、熱酸化を行ってSiO₂層２を成長させ、
リセスドLOCOSを形成する。 Ｂ Si₃N₄膜12をエッチング除去してから、SiO₂膜をCVD
法により成長させ、レジストを全面に塗布する。その後
平坦化のためのエッチ バックを行ってSiO₂をエッチン
グして、LOCOSのバーズ ビークの平坦化を行う。 最後の溶液エッチングによりバーズ ビークが後退す
る。 Ｃ 未酸化領域にSiO₂等の薄膜３を形成し、その上にフ
ォトレジスト膜４を塗布し、マスク合わせによりバーズ
ビークより内側に窓開けを行う。重ね合わせ精度は±
0.1μ程度が実現可能である。 Ｄ 工程Ｃで形成したフォトレジストマスク４を用いて
SiO₂膜３をエッチングし、ひき続きCVD法により多結晶S
i層５すなわち導電層を数千Å、SiO₂層６を数千Åの厚
さに成長させる。 その後マスク合わせによりエミッタおよびベース（以
下E/Bという）真性領域を決定する。 Ｅ 工程Ｄで形成したフォトレジスト７をマスクにSiO₂
層６の異方性エッチを行い、多結晶Si層５の選択エッチ
によりE/B部を開口する。 Ｆ アクセプタのイオン注入と、その後のアニーリング
により、イントリンシック ベースを形成する。アクセ
プタがドープされている多結晶Si層５からの拡散により
グラフト ベース領域P⁺を形成する。その後E/B分離用
のサイドウォール８を形成する。 Ｇ エミッタ領域をイオン注入により形成した後、通常
のメタル工程によりエミッタ電極10、ベース取出し電極
11を形成する。 〔効果〕 第１図と第２図を比較すると、本発明に於いてはベー
スコンタクト部の面積はバーズ ビークの後退量により
左右されず、且つ、大幅に減少しているのがわかる。本
発明の第１図のトランジスタのグラフト ベースの巾Ｗ
は従来の第２図のトランジスタのグラフト ベースの巾
Ｗ′の1/3以下になっている。The present invention relates to a semiconductor device, particularly a semiconductor device having a bipolar transistor, for example, a semiconductor device suitable for being applied to a semiconductor integrated circuit having a bipolar transistor for improving operation speed. And a method for producing the same. [Summary of the Invention] The present invention relates to a method of manufacturing a semiconductor device having a bipolar transistor separated between elements by LOCOS,
A step of forming an oxidation-resistant film such as a nitride film on an element formation region on the semiconductor substrate;
Forming an oxidation region, removing the oxidation-resistant film, flattening at least a portion of the first, and oxidizing at least the oxidation-resistant film-removed portion to the first oxidation region. Forming a second oxide region that is relatively thin;
Selectively removing the second oxidized region while leaving only a predetermined region of the second oxidized region in contact with the first oxidized region; and partially removing the second oxidized region removing portion. Forming a conductive layer extending over the first oxidized region, and forming a base electrode extraction region, that is, a graft base by diffusing impurities from the conductive layer. By forming an emitter region in the second oxidized region removing portion other than the conductive layer forming portion as an electrode for the region, the contact area between the external electrode taking out of the conductive layer and the active region can be reduced, whereby the floating It is an object of the present invention to provide a semiconductor device in which the operation speed of a transistor is improved by reducing the capacitance. [Related Art] In recent years, as the degree of integration has been improved, many transistors having a structure in which the parasitic capacitance has been reduced have been proposed. The structure of a conventional transistor will be described with reference to FIG. The transistor is surrounded by LOCOS2 on the N-type Si substrate 1. Since the separation between the emitter and the base is performed by the sidewall of the SiO ₂ film 6, the width can be made narrower than that of the conventional device. The base is taken out by the polycrystalline Si layer 5 doped with the acceptor. [Problems to be Solved by the Invention] In the transistor structure shown in FIG. 2, a submicron emitter 9 is formed by self-alignment of a polycrystalline Si base and the emitter and the base, and a propagation delay time Tpd
High speed of <100ps is realized. However, the polycrystalline Si layer 5
W 'between the edge of the LOCOS SiO ₂ layer 2 and the edge on the emitter side of
Is determined by the recession of the LOCOS bird's beak and the tolerance of mask alignment, so it is susceptible to process fluctuations, and it is difficult to reduce the size. Absent. For this reason, in a conventional transistor,
This parasitic component has hindered speeding up and miniaturization. Therefore, as a means of reducing the area of the base contact portion and increasing the speed by reducing the parasitic capacitance, for example, NTT's SST-1A process or Sony's Japanese Patent Application No. 60-111249.
A sub-micron base contact formation technology using self-alignment, such as the process of No. 2, has been proposed. However, these processes have the disadvantage that the manufacturing process is complicated and the number of process steps is large. Accordingly, the present invention provides a manufacturing method that can easily realize a submicron base contact with a small number of process steps. [Means for Solving the Problems] In a method for manufacturing a semiconductor device according to the present invention, a step of forming an oxidation-resistant film on an element formation region on a semiconductor substrate,
Selectively oxidizing the surface of the semiconductor substrate using the oxidation-resistant film as a mask to form a first oxidation region; removing the oxidation-resistant film; and etching at least the transistor by etching the first oxidation region. Exposing the formed portion to the outside and flattening the bird's beak; and oxidizing the exposed portion to form a second portion thinner than the first oxidized region.
Forming an oxidized region, and selectively removing the second oxidized region while leaving a portion of the second oxidized region in contact with the first oxidized region to form a first opening. Forming a polycrystalline semiconductor conductive layer forming at least a base electrode over the opening, and forming a second opening inside the polycrystalline semiconductor conductive layer with respect to the polycrystalline semiconductor conductive layer. A selective etching step, a step of forming an intrinsic base region by ion implantation through the second opening, and a step of diffusing impurities from the polycrystalline semiconductor conductive layer constituting the base electrode around the periphery thereof to form a graft base region. Forming a sidewall for emitter / base separation in the second opening, and forming an emitter region in a part of the intrinsic base region. To form a transistor. [Operation] In the case of the conventional structure shown in FIG.
Mask alignment is performed on the top of the beak to form an emitter-base intrinsic region. As a result, the amount of retreat of the bird's beak during LOCOS flattening varies, and the necessity of installing a transformer for mask alignment makes it impossible to reduce the base contact area. In the present invention, as will become more apparent from the description of the embodiment described later, since the intrinsic region of the emitter and the base is determined by opening the window shown in FIG. 1D, there is no problem in the prior art. Embodiment An embodiment of the present invention will be described with reference to an example of a method of manufacturing an NPN transistor shown in FIGS. 1A to 1G. A: A transistor formation region is covered with a Si ₃ N ₄ film 12, that is, an oxidation-resistant film, and thermal oxidation is performed to grow an SiO ₂ layer 2,
Form a recessed LOCOS. After etching the B Si ₃ N ₄ film 12, the SiO ₂ film is CVD
It is grown by a method, and a resist is applied to the entire surface. Then, etch back for planarization and etch the SiO ₂ to planarize the LOCOS bird's beak. The bird's beak is retracted by the last solution etching. C. A thin film 3 of SiO ₂ or the like is formed in the unoxidized region, a photoresist film 4 is applied thereon, and a window is opened inside the bird's beak by mask alignment. Overlay accuracy is ±
About 0.1μ is feasible. D Using the photoresist mask 4 formed in the process C
Etch the SiO ₂ film 3 and continue with polycrystalline S by CVD.
The i-layer 5, that is, the conductive layer is grown to a thickness of several thousand Å, and the SiO ₂ layer 6 is grown to a thickness of several thousand Å. Thereafter, an intrinsic region of the emitter and the base (hereinafter referred to as E / B) is determined by mask alignment. SiO ₂ and photoresist 7 formed in the E step D in the mask
Anisotropic etching of the layer 6 is performed, and an E / B portion is opened by selective etching of the polycrystalline Si layer 5. Intrinsic base is formed by ion implantation of F 2 acceptor and subsequent annealing. The graft base region P ⁺ is formed by diffusion from the acceptor-doped polycrystalline Si layer 5. Thereafter, a sidewall 8 for E / B separation is formed. After the emitter region is formed by ion implantation, the emitter electrode 10 and the base extraction electrode are formed by a normal metal process.
Form 11. [Effect] By comparing FIGS. 1 and 2, it can be seen that in the present invention, the area of the base contact portion is not influenced by the retreat amount of the bird's beak and is greatly reduced. The width W of the graft base of the transistor of FIG.
Is less than 1/3 of the width W 'of the graft base of the conventional transistor of FIG.

【図面の簡単な説明】 第１図Ａ〜Ｇは本発明のトランジスタの製造方法であ
る。 第２図は従来のトランジスタの構造である。 １……基板、２、３、６……SiO₂層 ４、７……フォトレジスト膜 ５……多結晶Si層 ８……サイドウォール ９……エミッタ 10……エミッタ電極、11……ベース電極 12……Si₃N₄膜BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1A to 1G show a method for manufacturing a transistor of the present invention. FIG. 2 shows the structure of a conventional transistor. 1 ...... substrate, 2, 3, 6 ...... SiO ₂ layer 4,7 ...... photoresist film 5 ...... polycrystalline Si layer 8 ...... sidewall 9 ...... emitter 10 ...... emitter electrode, 11 ...... base electrode 12 …… Si ₃ N ₄ film

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三輪 浩之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭60−216580（ＪＰ，Ａ) 特開 昭60−81862（ＪＰ，Ａ) 特開 昭57−10935（ＪＰ，Ａ) 特開 昭52−49771（ＪＰ，Ａ) 特開 昭58−172（ＪＰ，Ａ)   ────────────────────────────────────────────────── ─── Continuation of front page    (72) Inventor Hiroyuki Miwa               6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo So               Knee Co., Ltd.                (56) References JP-A-60-216580 (JP, A)                 JP-A-60-81862 (JP, A)                 JP-A-57-10935 (JP, A)                 JP-A-52-49771 (JP, A)                 JP-A-58-172 (JP, A)

Claims (1)

(57)【特許請求の範囲】 １．半導体基板上の素子形成領域上に耐酸化膜を形成す
る工程と、 該耐酸化膜をマスクに上記半導体基板表面を選択的に酸
化して第１の酸化領域を形成する工程と、 上記耐酸化膜を除去する工程と、 上記第１の酸化領域に対するエッチングによって少なく
ともトランジスタ形成部を外部に露呈させ、かつバーズ
ビークを平坦化する工程と、 該露呈部を酸化して上記第１の酸化領域に比べて薄い第
２の酸化領域を形成する工程と、 該第２の酸化領域のうち上記第１の酸化領域に接する部
分を所定領域だけ残して上記第２の酸化領域を選択的に
除去して第１の開口を形成する工程と、 該第１の開口を覆って少なくともベース電極を構成する
多結晶半導体導電層を形成する工程と、 該多結晶半導体導電層に対し、上記第１の開口より内側
に、第２の開口を形成する選択的エッチング工程と、 該第２の開口を通じてイオン注入によって真性ベース領
域を形成する工程と、 該真性ベース領域の外周に上記ベース電極を構成する上
記多結晶半導体導電層からの不純物を拡散してグラフト
ベース領域を形成する工程と、 上記第２の開口内にエミッタ・ベース分離用のサイドウ
オールを形成する工程と、 上記真性ベース領域の一部にエミッタ領域を形成する工
程とによりトランジスタを形成することを特徴とする半
導体装置の製造方法。(57) [Claims] Forming an oxidation-resistant film on an element formation region on a semiconductor substrate; selectively oxidizing a surface of the semiconductor substrate using the oxidation-resistant film as a mask to form a first oxidation region; Removing the film, exposing at least the transistor formation portion to the outside by etching the first oxidized region, and flattening the bird's beak; Forming a thin second oxidized region; and selectively removing the second oxidized region while leaving only a predetermined portion of the second oxidized region in contact with the first oxidized region. Forming a first opening, forming a polycrystalline semiconductor conductive layer covering at least the first opening and forming at least a base electrode, inside the first opening with respect to the polycrystalline semiconductor conductive layer And the second A selective etching step for forming an opening; a step for forming an intrinsic base region by ion implantation through the second opening; and impurities from the polycrystalline semiconductor conductive layer forming the base electrode around the intrinsic base region. Forming a graft base region by diffusing the same, forming a sidewall for emitter-base separation in the second opening, and forming an emitter region in a part of the intrinsic base region. A method for manufacturing a semiconductor device, comprising forming a transistor.