JP2780670B2 - エピタキシャルチャネルｍｏｓトランジスタの製造方法 - Google Patents
エピタキシャルチャネルｍｏｓトランジスタの製造方法Info
- Publication number
- JP2780670B2 JP2780670B2 JP7113601A JP11360195A JP2780670B2 JP 2780670 B2 JP2780670 B2 JP 2780670B2 JP 7113601 A JP7113601 A JP 7113601A JP 11360195 A JP11360195 A JP 11360195A JP 2780670 B2 JP2780670 B2 JP 2780670B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- concentration layer
- oxide film
- layer
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明はエピタキシャルチャネル
ＭＯＳトランジスタの製造方法に関する。
ＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型電界効果トランジスタ
（ＭＯＳＦＥＴ）は、図９に示すように、表面に低濃度
層26、中間に高濃度層25、深い部分に低濃度層24を形成
していたが（例えば文献：A.Horiその他、“A 0.1μm C
MOS with a Step Channel Profile FOrmed by Ultra Hi
gh Vaccum CVD and In-Situ Doped Ions”、ＩＥＤＭ
Ｔechnical Ｄigest、 第909頁, 1993年、または、文
献：H.Nodaその他、“Significance of Charge Sharing
in Causing Threshold Voltage Roll-Off in HIghlyDo
ped 0.1μm Si MOSFETs and Its Suppression by Atom
ic Layer Doping (ALD)”、Ｅxtended Ａbstracts of t
he International Conference on Solid StateDevices
and Materials, 第23頁, 1993年、参照）、高濃度層25
が厚くゲート21からの空乏層28は高濃度層25で止まって
いた。なお、図９において、22、23はソース、ドレイン
領域、27はゲート酸化膜である。
（ＭＯＳＦＥＴ）は、図９に示すように、表面に低濃度
層26、中間に高濃度層25、深い部分に低濃度層24を形成
していたが（例えば文献：A.Horiその他、“A 0.1μm C
MOS with a Step Channel Profile FOrmed by Ultra Hi
gh Vaccum CVD and In-Situ Doped Ions”、ＩＥＤＭ
Ｔechnical Ｄigest、 第909頁, 1993年、または、文
献：H.Nodaその他、“Significance of Charge Sharing
in Causing Threshold Voltage Roll-Off in HIghlyDo
ped 0.1μm Si MOSFETs and Its Suppression by Atom
ic Layer Doping (ALD)”、Ｅxtended Ａbstracts of t
he International Conference on Solid StateDevices
and Materials, 第23頁, 1993年、参照）、高濃度層25
が厚くゲート21からの空乏層28は高濃度層25で止まって
いた。なお、図９において、22、23はソース、ドレイン
領域、27はゲート酸化膜である。
【０００３】図１０は、図９のＭＯＳＦＥＴでの空乏層
の様子を説明する図である。
の様子を説明する図である。
【０００４】チャネルがオフの状態（図１０（Ａ）を参
照）からゲート電圧を上げていき、図１０（Ｂ）に示す
ように、しきい値電圧までゲート電圧を変化させても、
空乏層28は常に高濃度層25で止まるために空乏層幅は常
に狭く、あまり変化しない。
照）からゲート電圧を上げていき、図１０（Ｂ）に示す
ように、しきい値電圧までゲート電圧を変化させても、
空乏層28は常に高濃度層25で止まるために空乏層幅は常
に狭く、あまり変化しない。
【０００５】また、従来の高濃度層をｐＭＯＳ、ｎＭＯ
Ｓ共にエピタキシャル成長により形成する方式では図１
１〜図１３に示すような工程が必要であった。図面を参
照して、製造工程を以下に説明する。
Ｓ共にエピタキシャル成長により形成する方式では図１
１〜図１３に示すような工程が必要であった。図面を参
照して、製造工程を以下に説明する。
【０００６】図１１（Ａ）に示すようにＳｉ基板上にＬ
ＯＣＯＳ法等で分離領域１を作り、イオン注入によって
ｐウェル２とｎウェル３を形成する。
ＯＣＯＳ法等で分離領域１を作り、イオン注入によって
ｐウェル２とｎウェル３を形成する。
【０００７】ついで図１１（Ｂ）に示すように基板全面
にカバー酸化膜10を堆積させる。
にカバー酸化膜10を堆積させる。
【０００８】次に図１１（Ｃ）に示すようにレジスト５
を用いてｎＭＯＳ領域のみカバー酸化膜10をエッチング
により除去する。
を用いてｎＭＯＳ領域のみカバー酸化膜10をエッチング
により除去する。
【０００９】図１２（Ｄ）に示すようにレジスト５を除
去し、ｎＭＯＳ領域のＳｉ基板露出部に選択的に高濃度
ｐ型Ｓｉ層７と低濃度ｐ型Ｓｉ層９をエピタキシャル成
長させる。
去し、ｎＭＯＳ領域のＳｉ基板露出部に選択的に高濃度
ｐ型Ｓｉ層７と低濃度ｐ型Ｓｉ層９をエピタキシャル成
長させる。
【００１０】次に図１２（Ｅ）に示すように基板全面で
カバー酸化膜10を除去する。
カバー酸化膜10を除去する。
【００１１】図１２（Ｆ）に示すように基板全面にカバ
ー酸化膜11を堆積させ、レジスト12を用いてｐＭＯＳ領
域のみカバー酸化膜10をエッチングにより除去する。
ー酸化膜11を堆積させ、レジスト12を用いてｐＭＯＳ領
域のみカバー酸化膜10をエッチングにより除去する。
【００１２】図１３（Ｇ）に示すようにレジスト12を除
去し、ｐＭＯＳ領域のＳｉ基板露出部に選択的に高濃度
ｎ型Ｓｉ層６と低濃度ｎ型Ｓｉ層８をエピタキシャル成
長させる。
去し、ｐＭＯＳ領域のＳｉ基板露出部に選択的に高濃度
ｎ型Ｓｉ層６と低濃度ｎ型Ｓｉ層８をエピタキシャル成
長させる。
【００１３】図１３（Ｈ）に示すように基板全面でカバ
ー酸化膜11を除去する。
ー酸化膜11を除去する。
【００１４】
【発明が解決しようとする課題】ＭＯＳＦＥＴにおいて
チャネル部の不純物濃度を高めるとパンチスルーを抑制
できるが、チャネル部の空乏層の広がりが小さくなっ
て、サブスレッショルド特性が悪化するという問題があ
った。
チャネル部の不純物濃度を高めるとパンチスルーを抑制
できるが、チャネル部の空乏層の広がりが小さくなっ
て、サブスレッショルド特性が悪化するという問題があ
った。
【００１５】従来の中間の深さに高濃度層をもつ構造で
は高濃度層が厚く、ゲートからの空乏層は高濃度層で止
まるために、サブスレッショルド特性はチャネルの不純
物濃度が均一なトランジスタに比べて悪化していた。
は高濃度層が厚く、ゲートからの空乏層は高濃度層で止
まるために、サブスレッショルド特性はチャネルの不純
物濃度が均一なトランジスタに比べて悪化していた。
【００１６】従来の高濃度層をｐＭＯＳ、ｎＭＯＳ共に
エピタキシャル成長により形成する製造方法では、ｐ型
とｎ型のエピタキシャル層は同時に形成できないため、
ＣＭＯＳを形成する場合には、図１１〜図１３に示すよ
うにエピタキシャル層形成のために２回のマスク工程が
必要となり、工程が複雑となる問題があった。
エピタキシャル成長により形成する製造方法では、ｐ型
とｎ型のエピタキシャル層は同時に形成できないため、
ＣＭＯＳを形成する場合には、図１１〜図１３に示すよ
うにエピタキシャル層形成のために２回のマスク工程が
必要となり、工程が複雑となる問題があった。
【００１７】従って、本発明は上記従来技術の問題点を
解消し、サブスレッショルド特性の優れたＭＯＳＦＥＴ
の製造方法を提供することを目的とする。
解消し、サブスレッショルド特性の優れたＭＯＳＦＥＴ
の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、チャネル部の不純物濃度がゲート酸化膜
界面では低く、中間の深さでは高濃度となり、最も深い
部分では低濃度となるような深さ方向の不純物分布を有
し、チャネルがオフの時には前記チャネルから延びる空
乏層が前記深い低濃度層中にあり、前記チャネルがオン
した際の空乏層の延びが前記深い低濃度層中のみで起こ
ることを特徴とするＭＯＳＦＥＴを製造する方法を提供
するものである。
め、本発明は、チャネル部の不純物濃度がゲート酸化膜
界面では低く、中間の深さでは高濃度となり、最も深い
部分では低濃度となるような深さ方向の不純物分布を有
し、チャネルがオフの時には前記チャネルから延びる空
乏層が前記深い低濃度層中にあり、前記チャネルがオン
した際の空乏層の延びが前記深い低濃度層中のみで起こ
ることを特徴とするＭＯＳＦＥＴを製造する方法を提供
するものである。
【００１９】より詳細には、本発明は、(a)ｐＭＯＳ領
域及びｎＭＯＳ領域のチャネル部に深い低濃度層を形成
するためのチャネル注入を行い、(b)全面をｎ型不純物
を含んだ酸化物を堆積し、(c)マスクを用いてｎＭＯＳ
領域の前記酸化膜をエッチングにより除去し、熱処理に
て前記酸化物中の不純物をチャネル部に拡散させて前記
ｐＭＯＳ側に高濃度層を形成し、(d)シリコン上のみに
ｐ型不純物を含んだシリコン膜を選択的にエピタキシャ
ル成長させて前記ｎＭＯＳ側にも前記高濃度層を形成
し、(e)ｐＭＯＳ側の酸化膜を除去してから前記ｐＭＯ
Ｓと前記ｎＭＯＳ両方にノンドープのシリコン膜を選択
的にエピタキシャル成長させて前記ゲート酸化膜界面近
傍の低濃度層を形成する、上記各工程を含むことを特徴
とする。
域及びｎＭＯＳ領域のチャネル部に深い低濃度層を形成
するためのチャネル注入を行い、(b)全面をｎ型不純物
を含んだ酸化物を堆積し、(c)マスクを用いてｎＭＯＳ
領域の前記酸化膜をエッチングにより除去し、熱処理に
て前記酸化物中の不純物をチャネル部に拡散させて前記
ｐＭＯＳ側に高濃度層を形成し、(d)シリコン上のみに
ｐ型不純物を含んだシリコン膜を選択的にエピタキシャ
ル成長させて前記ｎＭＯＳ側にも前記高濃度層を形成
し、(e)ｐＭＯＳ側の酸化膜を除去してから前記ｐＭＯ
Ｓと前記ｎＭＯＳ両方にノンドープのシリコン膜を選択
的にエピタキシャル成長させて前記ゲート酸化膜界面近
傍の低濃度層を形成する、上記各工程を含むことを特徴
とする。
【００２０】
【作用】図面を参照して、本発明の原理・作用を以下に
説明する。サブスレッショルド係数Ｓとゲートからの空
乏層幅ｄ、ゲート酸化膜厚Ｔoxの間には、次式のように
ｄが大きいほどＳを小さくできる。
説明する。サブスレッショルド係数Ｓとゲートからの空
乏層幅ｄ、ゲート酸化膜厚Ｔoxの間には、次式のように
ｄが大きいほどＳを小さくできる。
【００２１】
【数１】
【００２２】図１は本発明のＭＯＳＦＥＴの動作を説明
するための図である。
するための図である。
【００２３】図１（Ａ）を参照して、チャネルがオフの
場合には空乏層28は低濃度層24まで達しているが、大部
分は低濃度層26及び高濃度層25にある。ソース・ドレイ
ンから延びる空乏層も高濃度層25でさえぎられるため、
パンチスルーが抑制される。
場合には空乏層28は低濃度層24まで達しているが、大部
分は低濃度層26及び高濃度層25にある。ソース・ドレイ
ンから延びる空乏層も高濃度層25でさえぎられるため、
パンチスルーが抑制される。
【００２４】次に、ゲート電圧を上げて、しきい値電圧
をかけたときの状態を図１（Ｂ）に示す。低濃度層４の
濃度を非常に低くしておき、高濃度層５から低濃度層４
への濃度の変化が非常に急峻であることによって、空乏
層８が低濃度層４の中に大きく広がる（ゲートからの空
乏層幅ｄが大きくなる）。このためにしきい値付近での
サブスレッショルド特性が改善される。
をかけたときの状態を図１（Ｂ）に示す。低濃度層４の
濃度を非常に低くしておき、高濃度層５から低濃度層４
への濃度の変化が非常に急峻であることによって、空乏
層８が低濃度層４の中に大きく広がる（ゲートからの空
乏層幅ｄが大きくなる）。このためにしきい値付近での
サブスレッショルド特性が改善される。
【００２５】また、本発明において、ＣＭＯＳ（相補型
ＭＯＳ）を形成するときには選択エピタキシャル成長用
の酸化膜マスクをチャネルのドーピングにも使用するこ
とで工程数を削減できる。
ＭＯＳ）を形成するときには選択エピタキシャル成長用
の酸化膜マスクをチャネルのドーピングにも使用するこ
とで工程数を削減できる。
【００２６】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２７】図２は本発明の一実施例を説明する図であ
る。図２を参照して、チャネル部の不純物濃度は、ゲー
ト酸化膜界面付近では低く、中間の深さには薄い高濃度
層25があり、最も深い部分では再び低濃度となってい
る。ここで、高濃度層25から深い低濃度層24への濃度の
変化は非常に急峻であるとする。
る。図２を参照して、チャネル部の不純物濃度は、ゲー
ト酸化膜界面付近では低く、中間の深さには薄い高濃度
層25があり、最も深い部分では再び低濃度となってい
る。ここで、高濃度層25から深い低濃度層24への濃度の
変化は非常に急峻であるとする。
【００２８】図３は、図２のチャネル部の深さ方向の不
純物濃度分布である。図３を参照して、浅い低濃度層は
しきい値調整用、高濃度層はパンチスルー抑制用、深い
低濃度層はサブスレッショルド特性改善用である。
純物濃度分布である。図３を参照して、浅い低濃度層は
しきい値調整用、高濃度層はパンチスルー抑制用、深い
低濃度層はサブスレッショルド特性改善用である。
【００２９】図４、図５は本発明の一実施例の製造方法
を工程順に説明するための図である。
を工程順に説明するための図である。
【００３０】図４（Ａ）に示すようにＳｉ基板上にＬＯ
ＣＯＳ法などで分離領域１を作り、イオン注入によって
ｐウェル２とｎウェル３を形成する。製造工程は次のよ
うになっている。
ＣＯＳ法などで分離領域１を作り、イオン注入によって
ｐウェル２とｎウェル３を形成する。製造工程は次のよ
うになっている。
【００３１】次に、図４（Ｂ）に示すように基板全面に
ｎ型不純物を含んだ酸化膜４を堆積させる。
ｎ型不純物を含んだ酸化膜４を堆積させる。
【００３２】図４（Ｃ）に示すようにレジスト５を用い
てｎＭＯＳ領域の酸化膜４をエッチングにより除去す
る。
てｎＭＯＳ領域の酸化膜４をエッチングにより除去す
る。
【００３３】次に、図５（Ｄ）に示すようにレジスト５
を除去してから熱処理を行い、酸化膜４中のｎ型不純物
をｎウェル３に拡散させ、ｎ型高濃度層６を形成する。
固相拡散を用いることで、イオン注入に比べて薄い高濃
度層を形成できる。
を除去してから熱処理を行い、酸化膜４中のｎ型不純物
をｎウェル３に拡散させ、ｎ型高濃度層６を形成する。
固相拡散を用いることで、イオン注入に比べて薄い高濃
度層を形成できる。
【００３４】次に、図５（Ｅ）に示すようにＳｉ基板の
露出部（ｎＭＯＳ領域）のみに選択的にｐ型不純物を含
んだＳｉをエピタキシャル成長させ、ｐ型高濃度層７を
形成する。エピタキシャル法を用いることにより、イオ
ン注入に比べて薄い高濃度層を形成できる。
露出部（ｎＭＯＳ領域）のみに選択的にｐ型不純物を含
んだＳｉをエピタキシャル成長させ、ｐ型高濃度層７を
形成する。エピタキシャル法を用いることにより、イオ
ン注入に比べて薄い高濃度層を形成できる。
【００３５】図５（Ｆ）に示すようにｐＭＯＳ領域の酸
化膜４をエッチングにより除去し、Ｓｉ基板の露出部
（ｎＭＯＳ、ｐＭＯＳ領域）に選択的に不純物を含まな
いＳｉをエピタキシャル成長させる。エピタキシャル成
長時の基板の加熱によって、ｎＭＯＳ領域及びｐＭＯＳ
領域の高濃度層に含まれるｎ型及びｐ型不純物がこのエ
ピタキシャル層に拡散し、ｎ型低濃度層８及びｐ型低濃
度層９が形成される。
化膜４をエッチングにより除去し、Ｓｉ基板の露出部
（ｎＭＯＳ、ｐＭＯＳ領域）に選択的に不純物を含まな
いＳｉをエピタキシャル成長させる。エピタキシャル成
長時の基板の加熱によって、ｎＭＯＳ領域及びｐＭＯＳ
領域の高濃度層に含まれるｎ型及びｐ型不純物がこのエ
ピタキシャル層に拡散し、ｎ型低濃度層８及びｐ型低濃
度層９が形成される。
【００３６】このようにＳｉの選択エピタキシャル成長
用のカバー酸化膜でチャネルへの固相拡散を行うことに
より、１回のマスク工程でチャネルの形成が可能であ
る。
用のカバー酸化膜でチャネルへの固相拡散を行うことに
より、１回のマスク工程でチャネルの形成が可能であ
る。
【００３７】本実施例では図４（Ａ）の工程でｐウェル
とｎウェル用のイオン注入のために２回のマスク工程が
必要なため、図４（Ｃ）の工程と合わせて合計３回のマ
スク工程が必要となるが、図４（Ａ）の工程でｐウェル
の注入を行わず、図４（Ｃ）の工程で行うことにより、
合計で２回のマスク工程にすることもできる。
とｎウェル用のイオン注入のために２回のマスク工程が
必要なため、図４（Ｃ）の工程と合わせて合計３回のマ
スク工程が必要となるが、図４（Ａ）の工程でｐウェル
の注入を行わず、図４（Ｃ）の工程で行うことにより、
合計で２回のマスク工程にすることもできる。
【００３８】本実施例の作用効果についてデバイスシミ
ュレーションによって得た解析結果に基づき具体的に説
明する。
ュレーションによって得た解析結果に基づき具体的に説
明する。
【００３９】図６に示すような３種類の深さ方向不純物
分布を持つＭＯＳＦＥＴについて考える。ここではｎＭ
ＯＳの場合を考え、チャネル不純物はボロンとする。図
中（ａ）は本実施例に係るデルタドープ型ＭＯＳＦＥＴ
で、第１の低濃度層の濃度が１×1016cm-3、高濃度層の
濃度が１×1018cm-3、第２の低濃度層の濃度が１×1016
cm-3（DELTA DOPE）、（ｂ）は濃度が１×1017cm-3、
（ｃ）は濃度が２×1017cm-3で均一の場合をそれぞれ示
している。
分布を持つＭＯＳＦＥＴについて考える。ここではｎＭ
ＯＳの場合を考え、チャネル不純物はボロンとする。図
中（ａ）は本実施例に係るデルタドープ型ＭＯＳＦＥＴ
で、第１の低濃度層の濃度が１×1016cm-3、高濃度層の
濃度が１×1018cm-3、第２の低濃度層の濃度が１×1016
cm-3（DELTA DOPE）、（ｂ）は濃度が１×1017cm-3、
（ｃ）は濃度が２×1017cm-3で均一の場合をそれぞれ示
している。
【００４０】（ａ）のしきい値は（ｂ）と（ｃ）の間の
値となる。これらのＭＯＳＦＥＴについてシミュレーシ
ョンにより、サブスレッショルド係数Ｓとしきい値ＶTH
のチャネル長Ｌ依存性を求めるとそれぞれ図７、図８に
示すようなものとなる。ゲート酸化膜厚は４ｎｍとして
いる。
値となる。これらのＭＯＳＦＥＴについてシミュレーシ
ョンにより、サブスレッショルド係数Ｓとしきい値ＶTH
のチャネル長Ｌ依存性を求めるとそれぞれ図７、図８に
示すようなものとなる。ゲート酸化膜厚は４ｎｍとして
いる。
【００４１】図７から判るように、本実施例に係るＭＯ
ＳＦＥＴ（ａ）のサブスレッショルド係数Ｓは図の範囲
では、どのチャネル長でも最も小さくなっている。
ＳＦＥＴ（ａ）のサブスレッショルド係数Ｓは図の範囲
では、どのチャネル長でも最も小さくなっている。
【００４２】また、図８から判るように、短チャネル効
果の程度は（ａ）でも（ｂ）、（ｃ）とほとんど変わら
ない。このことから本発明では短チャネル効果を悪化さ
せることなく、サブスレッショルド特性を向上できるこ
とが分かる。
果の程度は（ａ）でも（ｂ）、（ｃ）とほとんど変わら
ない。このことから本発明では短チャネル効果を悪化さ
せることなく、サブスレッショルド特性を向上できるこ
とが分かる。
【００４３】また、図５（Ｄ）の工程でカバー酸化膜に
よってｎ型不純物を固相拡散させることにより、図１２
（Ｆ）、図１３（Ｇ）で必要とされたｎ型高濃度層形成
のためのエピタキシャル成長工程とマスク工程を１回を
削除できる。
よってｎ型不純物を固相拡散させることにより、図１２
（Ｆ）、図１３（Ｇ）で必要とされたｎ型高濃度層形成
のためのエピタキシャル成長工程とマスク工程を１回を
削除できる。
【００４４】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
高濃度層と深い低濃度層の間の不純物濃度の変化を急峻
にすることにより、チャネルがオンになったときに急速
に空乏層が延び、サブスレッショルド特性が改善され、
高濃度層により短チャネル特性は従来の不純物濃度が均
一なトランジスタ程度に保たれる。
高濃度層と深い低濃度層の間の不純物濃度の変化を急峻
にすることにより、チャネルがオンになったときに急速
に空乏層が延び、サブスレッショルド特性が改善され、
高濃度層により短チャネル特性は従来の不純物濃度が均
一なトランジスタ程度に保たれる。
【００４６】そして、本発明によれば、サブスレッショ
ルド特性を改善したＭＯＳＦＥＴを提供すると共に、高
濃度層により短チャネル特性は従Ｓｉの選択エピタキシ
ャル成長用のカバー酸化膜でチャネルへの固相拡散を行
うことにより（即ち固相拡散用の酸化膜を選択エピタキ
シャル成長にも使う）、１回のマスク工程でチャネルの
形成が可能とされ、製造工程を簡略化できるという利点
を有する。
ルド特性を改善したＭＯＳＦＥＴを提供すると共に、高
濃度層により短チャネル特性は従Ｓｉの選択エピタキシ
ャル成長用のカバー酸化膜でチャネルへの固相拡散を行
うことにより（即ち固相拡散用の酸化膜を選択エピタキ
シャル成長にも使う）、１回のマスク工程でチャネルの
形成が可能とされ、製造工程を簡略化できるという利点
を有する。
【図１】本発明に係るトランジスタの動作時の空乏層の
広がりを模式的に説明する図である。 （Ａ）チャネルオフ時の空乏層の状態を示す図である。 （Ｂ）しきい値電圧印加時の空乏層の状態を示す図であ
る。
広がりを模式的に説明する図である。 （Ａ）チャネルオフ時の空乏層の状態を示す図である。 （Ｂ）しきい値電圧印加時の空乏層の状態を示す図であ
る。
【図２】本発明の一実施例の素子構造を模式的に示す図
である。
である。
【図３】本発明の一実施例に係るトランジスタのチャネ
ル部深さ方向不純物分布を示す図である。
ル部深さ方向不純物分布を示す図である。
【図４】（Ａ）〜（Ｃ）は本発明の一実施例に係るトラ
ンジスタの製造工程を工程順に説明する図である。
ンジスタの製造工程を工程順に説明する図である。
【図５】（Ｄ）〜（Ｆ）は本発明の一実施例に係るトラ
ンジスタの製造工程を工程順に説明する図である。
ンジスタの製造工程を工程順に説明する図である。
【図６】デバイスシミュレーションで用いた不純物分布
の一例を示す図である。
の一例を示す図である。
【図７】本発明の一実施例（図６のトランジスタ）のサ
ブスレッショルド係数Ｓのチャネル長依存性を示す図で
ある。
ブスレッショルド係数Ｓのチャネル長依存性を示す図で
ある。
【図８】本発明の一実施例（図６のトランジスタ）のし
きい値電圧のチャネル長依存性を示す図である。
きい値電圧のチャネル長依存性を示す図である。
【図９】従来のＭＯＳトランジスタの素子構成を示す図
である。
である。
【図１０】図９のＭＯＳトランジスタの動作時の空乏層
の広がりを示す図である。
の広がりを示す図である。
【図１１】（Ａ）〜（Ｃ）は従来のエピタキシャルチャ
ネルＭＯＳトランジスタの製造工程を工程順に説明する
ための図である。
ネルＭＯＳトランジスタの製造工程を工程順に説明する
ための図である。
【図１２】（Ｄ）〜（Ｆ）は従来のエピタキシャルチャ
ネルＭＯＳトランジスタの製造工程を工程順に説明する
ための図である。
ネルＭＯＳトランジスタの製造工程を工程順に説明する
ための図である。
【図１３】（Ｇ）〜（Ｈ）従来のエピタキシャルチャネ
ルＭＯＳトランジスタの製造工程を工程順に説明するた
めの図である。
ルＭＯＳトランジスタの製造工程を工程順に説明するた
めの図である。
１ 素子分離領域 ２ ｐウェル ３ ｎウェル ４ 低濃度層 ５ レジスト ６ 低濃度層 ８ 空乏層 ２１ ゲート（電極） ２２、２３ ソース、ドレイン領域 ２４ 低濃度層 ２５ 高濃度層 ２６ 低濃度層 ２７ ゲート酸化膜
Claims (2)
- 【請求項１】(a)ｐＭＯＳ領域及びｎＭＯＳ領域のチャネル部に深い
低濃度層を形成するためのチャネル注入を行い、 (b)全面をｎ型不純物を含んだ酸化物を堆積し、 (c)マスクを用いてｎＭＯＳ領域の前記酸化膜をエッチ
ングにより除去し、熱処理にて前記酸化物中の不純物を
チャネル部に拡散させて前記ｐＭＯＳ側に高濃度層を形
成し、 (d)シリコン上のみにｐ型不純物を含んだシリコン膜を
選択的にエピタキシャル成長させて前記ｎＭＯＳ側にも
前記高濃度層を形成し、 (e)ｐＭＯＳ側の酸化膜を除去してから前記ｐＭＯＳと
前記ｎＭＯＳ両方にノンドープのシリコン膜を選択的に
エピタキシャル成長させて前記ゲート酸化膜界面近傍の
低濃度層を形成する、 上記工程を含むことを特徴とするＭＯＳＦＥＴの製造方
法。 - 【請求項２】シリコンの選択エピタキシャル成長用の酸
化膜でチャネルへの固相拡散を行い１回のマスク工程で
チャネルの形成を可能としたことを特徴とする請求項１
記載のＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7113601A JP2780670B2 (ja) | 1995-04-14 | 1995-04-14 | エピタキシャルチャネルｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7113601A JP2780670B2 (ja) | 1995-04-14 | 1995-04-14 | エピタキシャルチャネルｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288508A JPH08288508A (ja) | 1996-11-01 |
| JP2780670B2 true JP2780670B2 (ja) | 1998-07-30 |
Family
ID=14616355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7113601A Expired - Lifetime JP2780670B2 (ja) | 1995-04-14 | 1995-04-14 | エピタキシャルチャネルｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780670B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100440537C (zh) * | 2006-04-11 | 2008-12-03 | 北京大学深圳研究生院 | 一种部分耗尽的soi mos晶体管及其制作方法 |
| US8421162B2 (en) | 2009-09-30 | 2013-04-16 | Suvolta, Inc. | Advanced transistors with punch through suppression |
| US8273617B2 (en) | 2009-09-30 | 2012-09-25 | Suvolta, Inc. | Electronic devices and systems, and methods for making and using the same |
| US8530286B2 (en) | 2010-04-12 | 2013-09-10 | Suvolta, Inc. | Low power semiconductor transistor structure and method of fabrication thereof |
| US8759872B2 (en) | 2010-06-22 | 2014-06-24 | Suvolta, Inc. | Transistor with threshold voltage set notch and method of fabrication thereof |
| US8461875B1 (en) | 2011-02-18 | 2013-06-11 | Suvolta, Inc. | Digital circuits having improved transistors, and methods therefor |
| US8811068B1 (en) | 2011-05-13 | 2014-08-19 | Suvolta, Inc. | Integrated circuit devices and methods |
| US8569156B1 (en) | 2011-05-16 | 2013-10-29 | Suvolta, Inc. | Reducing or eliminating pre-amorphization in transistor manufacture |
| US8895327B1 (en) | 2011-12-09 | 2014-11-25 | Suvolta, Inc. | Tipless transistors, short-tip transistors, and methods and circuits therefor |
| US8970289B1 (en) * | 2012-01-23 | 2015-03-03 | Suvolta, Inc. | Circuits and devices for generating bi-directional body bias voltages, and methods therefor |
| US9299698B2 (en) | 2012-06-27 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Semiconductor structure with multiple transistors having various threshold voltages |
| US8994415B1 (en) | 2013-03-01 | 2015-03-31 | Suvolta, Inc. | Multiple VDD clock buffer |
| US8988153B1 (en) | 2013-03-09 | 2015-03-24 | Suvolta, Inc. | Ring oscillator with NMOS or PMOS variation insensitivity |
| US9299801B1 (en) | 2013-03-14 | 2016-03-29 | Mie Fujitsu Semiconductor Limited | Method for fabricating a transistor device with a tuned dopant profile |
| US9112495B1 (en) | 2013-03-15 | 2015-08-18 | Mie Fujitsu Semiconductor Limited | Integrated circuit device body bias circuits and methods |
| US9449967B1 (en) | 2013-03-15 | 2016-09-20 | Fujitsu Semiconductor Limited | Transistor array structure |
| US9478571B1 (en) | 2013-05-24 | 2016-10-25 | Mie Fujitsu Semiconductor Limited | Buried channel deeply depleted channel transistor |
| US8976575B1 (en) | 2013-08-29 | 2015-03-10 | Suvolta, Inc. | SRAM performance monitor |
| US9710006B2 (en) | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116179A (en) * | 1976-03-24 | 1977-09-29 | Rca Corp | Method of producing mos device |
| JPS5961070A (ja) * | 1982-09-29 | 1984-04-07 | Fujitsu Ltd | 絶縁ゲ−ト型電界効果半導体装置 |
-
1995
- 1995-04-14 JP JP7113601A patent/JP2780670B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288508A (ja) | 1996-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2780670B2 (ja) | エピタキシャルチャネルｍｏｓトランジスタの製造方法 | |
| US6124610A (en) | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant | |
| JP3077630B2 (ja) | 半導体装置およびその製造方法 | |
| US5548143A (en) | Metal oxide semiconductor transistor and a method for manufacturing the same | |
| US7348629B2 (en) | Metal gated ultra short MOSFET devices | |
| US6426279B1 (en) | Epitaxial delta doping for retrograde channel profile | |
| US7132322B1 (en) | Method for forming a SiGe or SiGeC gate selectively in a complementary MIS/MOS FET device | |
| US4760033A (en) | Method for the manufacture of complementary MOS field effect transistors in VLSI technology | |
| EP1519421A1 (en) | Multiple gate semiconductor device and method for forming same | |
| JPH10125916A (ja) | 半導体装置及びその製造方法 | |
| JP3394408B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000077613A (ja) | 半導体装置の製造方法 | |
| US5686321A (en) | Local punchthrough stop for ultra large scale integration devices | |
| JPH0878674A (ja) | 半導体装置およびその製造方法ならびにバイポーラトランジスタ | |
| US6417038B1 (en) | Method of fabricating semiconductor device | |
| JPH09167804A (ja) | 半導体装置及びその製造方法 | |
| JPH09116151A (ja) | 非対称型トランジスタおよびその製造方法 | |
| JP2852901B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| JP3274038B2 (ja) | 半導体装置 | |
| KR100240095B1 (ko) | 반도체장치의 제조방법 | |
| KR100264211B1 (ko) | 반도체장치의 제조 방법 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| JPH04330782A (ja) | 微細半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100515 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110515 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110515 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140515 Year of fee payment: 16 |
|
| EXPY | Cancellation because of completion of term |