JP2778622B2 - ２次元ｄｃｔ回路 - Google Patents
２次元ｄｃｔ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は画像信号処理等で用いら
れる２次元ＤＣＴを実現する回路に関する。
れる２次元ＤＣＴを実現する回路に関する。
【０００２】
【従来の技術】従来、画像信号処理で用いられる８点×
８点ＤＣＴを実現する場合、より多くの時間あるいはハ
ードウェアを要する乗算回数あるいは積和演算の回数を
最小限にすることを目的に設計されてきた。
８点ＤＣＴを実現する場合、より多くの時間あるいはハ
ードウェアを要する乗算回数あるいは積和演算の回数を
最小限にすることを目的に設計されてきた。
【０００３】具体的には８点×８点の２次元ＤＣＴは、
１次元８点ＤＣＴを行方向に８回行い、その結果を用い
て列方向に８回実行することにより実現している。さら
に、１次元８点ＤＣＴの高速化により２次元ＤＣＴの高
速化を図っていた。１次元８点ＤＣＴとしてはＬｏｅｆ
ｆｌｅｒらによる方法が知られている。Ｌｏｅｆｆｌｅ
ｒらによる方法についてはＰｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ １９８９（Ｉ
ＣＡＳＳＰ´８９）の９８８頁から９９１頁記載のＣ．
Ｌｏｅｆｆｌｅｒらによる論文“Ｐｒａｃｔｉｃａｌ
Ｆａｓｔ １−Ｄ ＤＣＴ Ａｌｇｏｒｉｔｈｍｓ ｗ
ｉｔｈ１１ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎｓ”を参照
されたい。
１次元８点ＤＣＴを行方向に８回行い、その結果を用い
て列方向に８回実行することにより実現している。さら
に、１次元８点ＤＣＴの高速化により２次元ＤＣＴの高
速化を図っていた。１次元８点ＤＣＴとしてはＬｏｅｆ
ｆｌｅｒらによる方法が知られている。Ｌｏｅｆｆｌｅ
ｒらによる方法についてはＰｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃ
ｅ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓｐｅｅｃｈ，ａｎｄ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ １９８９（Ｉ
ＣＡＳＳＰ´８９）の９８８頁から９９１頁記載のＣ．
Ｌｏｅｆｆｌｅｒらによる論文“Ｐｒａｃｔｉｃａｌ
Ｆａｓｔ １−Ｄ ＤＣＴ Ａｌｇｏｒｉｔｈｍｓ ｗ
ｉｔｈ１１ Ｍｕｌｔｉｐｌｉｃａｔｉｏｎｓ”を参照
されたい。
【０００４】一方、マイクロプロセッサやシグナルプロ
セッサの性能向上により、これらのプロセッサにより画
像信号処理を実現することが可能になって来ている。な
かでも乗算器や積和演算器を内蔵したマイクロプロセッ
サやシグナルプロセッサでは加減算と積和演算を同じサ
イクルで実現できるため、高速化アルゴリズムとしても
積和演算の回数だけでなく加減算と積和演算の回数の総
和を最小化することが必要になる。このために黒田らに
よる方法が知られている。黒田らによる方法については
平成５年電子情報通信学会秋季全国大会予稿集Ａ−７７
頁記載の黒田らによる論文“１６−ｂｉｔ汎用ＤＳＰに
よるビデオレート（逆）ＤＣＴの実現”を参照された
い。
セッサの性能向上により、これらのプロセッサにより画
像信号処理を実現することが可能になって来ている。な
かでも乗算器や積和演算器を内蔵したマイクロプロセッ
サやシグナルプロセッサでは加減算と積和演算を同じサ
イクルで実現できるため、高速化アルゴリズムとしても
積和演算の回数だけでなく加減算と積和演算の回数の総
和を最小化することが必要になる。このために黒田らに
よる方法が知られている。黒田らによる方法については
平成５年電子情報通信学会秋季全国大会予稿集Ａ−７７
頁記載の黒田らによる論文“１６−ｂｉｔ汎用ＤＳＰに
よるビデオレート（逆）ＤＣＴの実現”を参照された
い。
【０００５】
【発明が解決しようとする課題】マイクロプロセッサや
シグナルプロセッサにより２次元ＤＣＴを実現する場
合、レジスタの本数の制限から行方向の１次元ＤＣＴの
結果を一旦メモリに格納し再びレジスタから読みだして
列方向の１次元ＤＣＴを実行する。さらに列方向の１次
元ＤＣＴ結果をメモリに格納する。
シグナルプロセッサにより２次元ＤＣＴを実現する場
合、レジスタの本数の制限から行方向の１次元ＤＣＴの
結果を一旦メモリに格納し再びレジスタから読みだして
列方向の１次元ＤＣＴを実行する。さらに列方向の１次
元ＤＣＴ結果をメモリに格納する。
【０００６】ここで行方向の１次元ＤＣＴを実行する時
に乗算を実行するため、行方向の１次元ＤＣＴの結果は
倍精度になる。そのため誤差の導入を防ぐためには、メ
モリの格納や引き続いて行う列方向の１次元ＤＣＴも倍
精度で実行する必要がある。しかしながら、倍精度演算
を行うと演算量やハードウェア量が大きくなるため従来
は一般に倍精度データを単精度に打ち切って演算を行う
ことにより誤差を導入している。
に乗算を実行するため、行方向の１次元ＤＣＴの結果は
倍精度になる。そのため誤差の導入を防ぐためには、メ
モリの格納や引き続いて行う列方向の１次元ＤＣＴも倍
精度で実行する必要がある。しかしながら、倍精度演算
を行うと演算量やハードウェア量が大きくなるため従来
は一般に倍精度データを単精度に打ち切って演算を行う
ことにより誤差を導入している。
【０００７】一方、直接６４×６４の２次元ＤＣＴ行列
による行列ベクトル乗算を行えばこのような誤差を導入
しなくてすむが演算量が膨大になる。
による行列ベクトル乗算を行えばこのような誤差を導入
しなくてすむが演算量が膨大になる。
【０００８】それ故に本発明の課題は、２次元ＤＣＴの
演算において積和演算と加減算の回数の総和を抑えなが
ら、演算誤差の導入を避けた高速な２次元ＤＣＴを実現
することである。
演算において積和演算と加減算の回数の総和を抑えなが
ら、演算誤差の導入を避けた高速な２次元ＤＣＴを実現
することである。
【０００９】
【課題を解決するための手段】本発明によれば、８点×
８点の２次元逆ＤＣＴを計算する２次元ＤＣＴ回路にお
いて、ｉ，ｊを０から７までの整数として、ｉを垂直方
向のアドレス、ｊを水平方向のアドレスとして入力およ
び中間データの格納を行う点を（ｉ，ｊ）と名付け、２
つの入力をもち、第１の入力と第２の入力の加算結果を
第１の出力とし、第１の入力から第２の入力を減算した
ものを第２の出力とする演算回路をバタフライ演算回路
とし、第１のバタフライ演算回路と、第２のバタフライ
演算回路と、第１のバタフライ演算回路の第１の出力を
第１の入力とし、第２のバタフライ演算回路の第１の出
力を第２の入力とする第３のバタフライ演算回路と、第
１のバタフライ演算回路の第２の出力を第１の入力と
し、第２のバタフライ演算回路の第２の出力を第２の入
力とする第４のバタフライ演算回路とからなり、第３の
バタフライ演算回路の第１の出力を第１の出力とし、第
４のバタフライ演算回路の第１の出力を第２の出力と
し、第３のバタフライ演算回路の第２の出力を第３の出
力とし、第４のバタフライ演算回路の第２の出力を第４
の出力とした演算回路を２次元バタフライ演算回路と
し、ｎ×ｍの矩形領域（ｉ，ｊ）を辞書的に並べたもの
を入力としてｎ×ｎ行列とｍ×ｍ行列とのテンソル積で
あるｎｍ行列を掛ける演算器をテンソル積演算器とし、
ｉを０から３、ｊを０から３とした全ての組み合わせに
対して、（ｉ，ｊ）を第１のバタフライ演算回路の第１
の入力とし、（ｉ，７−ｊ）を第１のバタフライ演算回
路の第２の入力とし、（７−ｉ，ｊ）を第２のバタフラ
イ演算回路の第１の入力とし、（７−ｉ，７−ｊ）を第
２のバタフライ演算回路の第２の入力とし、第１の出力
を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に
格納し、第３の出力を（７−ｉ，ｊ）に格納し、第４の
出力を（７−ｉ，７−ｊ）に格納する１６個の２次元バ
タフライ演算回路からなる第１ステージと、第１のステ
ージの出力を入力とし、ｉを０から１、ｊを０から１と
した全ての組み合わせに対して、（ｉ，ｊ）を第１のバ
タフライ演算回路の第１の入力とし、（ｉ，３−ｊ）を
第１のバタフライ演算回路の第２の入力とし、（３−
ｉ，ｊ）を第２のバタフライ演算回路の第１の入力と
し、（３−ｉ，３−ｊ）を第２のバタフライ演算回路の
第２の入力とし、第１の出力を（ｉ，ｊ）に格納し、第
２の出力を（ｉ，３−ｊ）に格納し、第３の出力を（３
−ｉ，ｊ）に格納し、第４の出力を（３−ｉ，３−ｊ）
に格納する４個の２次元バタフライ演算回路と、ｉを０
または１とし、ｊを４から７とした全ての組み合わせに
対して、（ｉ，ｊ）を第１の入力とし、（３−ｉ，ｊ）
を第２の入力とし、第１の出力を（ｉ，ｊ）に格納し、
第２の出力を（３−ｉ，ｊ）に格納する８個のバタフラ
イ演算回路と、ｉを４から７とし、ｊを０または１とし
た全ての組み合わせに対して、（ｉ，ｊ）を第１の入力
とし、（ｉ，３−ｊ）を第２の入力とし、第１の出力を
（ｉ，ｊ）に格納し、第２の出力を（ｉ，３−ｊ）に格
納する８個のバタフライ演算回路とからなる第２ステー
ジと、第２のステージの出力を入力とし、（０，０），
（０，１），（１，０），（１，１）を入力とした、第
１の２×２係数行列と第１の２×２係数行列による第１
のテンソル積演算器と、（０，２），（０，３），
（１，２），（１，３）を入力とした、第１の２×２係
数行列と第２の２×２係数行列による第２のテンソル積
演算器と、（２，０），（２，１），（３，０），
（３，１）を入力とした、第２の２×２係数行列と第１
の２×２係数行列による第３のテンソル積演算器と、
（２，２），（２，３），（３，２），（３，３）を入
力とした、第２の２×２係数行列と第２の２×２係数行
列による第４のテンソル積演算器と、（０，４），
（０，５），（０，６），（０，７），（１，４），
（１，５），（１，６），（１，７）を入力とした、第
１の２×２係数行列と第１の４×４係数行列による第５
のテンソル積演算器と、（２，４），（２，５），
（２，６），（２，７），（３，４），（３，５），
（３，６），（３，７）を入力とした、第２の２×２係
数行列と第１の４×４係数行列による第６のテンソル積
演算器と、（４，０），（４，１），（５，０），
（５，１），（６，０），（６，１），（７，０），
（７，１）を入力とした、第１の４×４係数行列と第１
の２×２係数行列による第７のテンソル積演算器と、
（４，２），（４，３），（５，２），（５，３），
（６，２），（６，３），（７，２），（７，３）を入
力とした、第１の４×４係数行列と第２の２×２係数行
列による第８のテンソル積演算器と、（４，４），
（４，５），（４，６），（４，７），（５，４），
（５，５），（５，６），（５，７），（６，４），
（６，５），（６，６），（６，７），（７，４），
（７，５），（７，６），（７，７）を入力とした、第
１の４×４係数行列と第１の４×４係数行列による第９
のテンソル積演算器とからなる第３のステージとから構
成される２次元ＤＣＴ回路が得られる。
８点の２次元逆ＤＣＴを計算する２次元ＤＣＴ回路にお
いて、ｉ，ｊを０から７までの整数として、ｉを垂直方
向のアドレス、ｊを水平方向のアドレスとして入力およ
び中間データの格納を行う点を（ｉ，ｊ）と名付け、２
つの入力をもち、第１の入力と第２の入力の加算結果を
第１の出力とし、第１の入力から第２の入力を減算した
ものを第２の出力とする演算回路をバタフライ演算回路
とし、第１のバタフライ演算回路と、第２のバタフライ
演算回路と、第１のバタフライ演算回路の第１の出力を
第１の入力とし、第２のバタフライ演算回路の第１の出
力を第２の入力とする第３のバタフライ演算回路と、第
１のバタフライ演算回路の第２の出力を第１の入力と
し、第２のバタフライ演算回路の第２の出力を第２の入
力とする第４のバタフライ演算回路とからなり、第３の
バタフライ演算回路の第１の出力を第１の出力とし、第
４のバタフライ演算回路の第１の出力を第２の出力と
し、第３のバタフライ演算回路の第２の出力を第３の出
力とし、第４のバタフライ演算回路の第２の出力を第４
の出力とした演算回路を２次元バタフライ演算回路と
し、ｎ×ｍの矩形領域（ｉ，ｊ）を辞書的に並べたもの
を入力としてｎ×ｎ行列とｍ×ｍ行列とのテンソル積で
あるｎｍ行列を掛ける演算器をテンソル積演算器とし、
ｉを０から３、ｊを０から３とした全ての組み合わせに
対して、（ｉ，ｊ）を第１のバタフライ演算回路の第１
の入力とし、（ｉ，７−ｊ）を第１のバタフライ演算回
路の第２の入力とし、（７−ｉ，ｊ）を第２のバタフラ
イ演算回路の第１の入力とし、（７−ｉ，７−ｊ）を第
２のバタフライ演算回路の第２の入力とし、第１の出力
を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に
格納し、第３の出力を（７−ｉ，ｊ）に格納し、第４の
出力を（７−ｉ，７−ｊ）に格納する１６個の２次元バ
タフライ演算回路からなる第１ステージと、第１のステ
ージの出力を入力とし、ｉを０から１、ｊを０から１と
した全ての組み合わせに対して、（ｉ，ｊ）を第１のバ
タフライ演算回路の第１の入力とし、（ｉ，３−ｊ）を
第１のバタフライ演算回路の第２の入力とし、（３−
ｉ，ｊ）を第２のバタフライ演算回路の第１の入力と
し、（３−ｉ，３−ｊ）を第２のバタフライ演算回路の
第２の入力とし、第１の出力を（ｉ，ｊ）に格納し、第
２の出力を（ｉ，３−ｊ）に格納し、第３の出力を（３
−ｉ，ｊ）に格納し、第４の出力を（３−ｉ，３−ｊ）
に格納する４個の２次元バタフライ演算回路と、ｉを０
または１とし、ｊを４から７とした全ての組み合わせに
対して、（ｉ，ｊ）を第１の入力とし、（３−ｉ，ｊ）
を第２の入力とし、第１の出力を（ｉ，ｊ）に格納し、
第２の出力を（３−ｉ，ｊ）に格納する８個のバタフラ
イ演算回路と、ｉを４から７とし、ｊを０または１とし
た全ての組み合わせに対して、（ｉ，ｊ）を第１の入力
とし、（ｉ，３−ｊ）を第２の入力とし、第１の出力を
（ｉ，ｊ）に格納し、第２の出力を（ｉ，３−ｊ）に格
納する８個のバタフライ演算回路とからなる第２ステー
ジと、第２のステージの出力を入力とし、（０，０），
（０，１），（１，０），（１，１）を入力とした、第
１の２×２係数行列と第１の２×２係数行列による第１
のテンソル積演算器と、（０，２），（０，３），
（１，２），（１，３）を入力とした、第１の２×２係
数行列と第２の２×２係数行列による第２のテンソル積
演算器と、（２，０），（２，１），（３，０），
（３，１）を入力とした、第２の２×２係数行列と第１
の２×２係数行列による第３のテンソル積演算器と、
（２，２），（２，３），（３，２），（３，３）を入
力とした、第２の２×２係数行列と第２の２×２係数行
列による第４のテンソル積演算器と、（０，４），
（０，５），（０，６），（０，７），（１，４），
（１，５），（１，６），（１，７）を入力とした、第
１の２×２係数行列と第１の４×４係数行列による第５
のテンソル積演算器と、（２，４），（２，５），
（２，６），（２，７），（３，４），（３，５），
（３，６），（３，７）を入力とした、第２の２×２係
数行列と第１の４×４係数行列による第６のテンソル積
演算器と、（４，０），（４，１），（５，０），
（５，１），（６，０），（６，１），（７，０），
（７，１）を入力とした、第１の４×４係数行列と第１
の２×２係数行列による第７のテンソル積演算器と、
（４，２），（４，３），（５，２），（５，３），
（６，２），（６，３），（７，２），（７，３）を入
力とした、第１の４×４係数行列と第２の２×２係数行
列による第８のテンソル積演算器と、（４，４），
（４，５），（４，６），（４，７），（５，４），
（５，５），（５，６），（５，７），（６，４），
（６，５），（６，６），（６，７），（７，４），
（７，５），（７，６），（７，７）を入力とした、第
１の４×４係数行列と第１の４×４係数行列による第９
のテンソル積演算器とからなる第３のステージとから構
成される２次元ＤＣＴ回路が得られる。
【００１０】また本発明によれば、８点×８点の２次元
逆ＤＣＴを計算する２次元ＤＣＴ回路において、第１ス
テージと、前記第１ステージの出力を入力とする第２ス
テージと、前記第２ステージの出力を入力とする第３ス
テージとを含み、前記第１ステージは１６個の２次元バ
タフライ演算回路を含み、前記第１ステージの２次元バ
タフライ演算回路の各々は、第１の入力と第２の入力の
加算結果を第１の出力とし、第１の入力から第２の入力
を減算したものを第２の出力とする第１及び第２のバタ
フライ演算回路と、前記第１のバタフライ演算回路の第
１の出力を第１の入力とし、前記第２のバタフライ演算
回路の第１の出力を第２の入力とし、第１の入力と第２
の入力の加算結果を第１の出力とし、第１の入力から第
２の入力を減算したものを第２の出力とする第３のバタ
フライ演算回路と、前記第１のバタフライ演算回路の第
２の出力を第１の入力とし、前記第２のバタフライ演算
回路の第２の出力を第２の入力とし、第１の入力と第２
の入力の加算結果を第１の出力とし、第１の入力から第
２の入力を減算したものを第２の出力とする第４のバタ
フライ演算回路とを含み、前記第３のバタフライ演算回
路の第１の出力を第１の出力とし、前記第４のバタフラ
イ演算回路の第１の出力を第２の出力とし、前記第３の
バタフライ演算回路の第２の出力を第３の出力とし、前
記第４のバタフライ演算回路の第２の出力を第４の出力
とし、ｉ（ｉは０から７までの整数）を垂直方向のアド
レスとするとともにｊ（ｊは０から７までの整数）を水
平方向のアドレスとして入力および中間データの格納を
行う点を（ｉ，ｊ）としたとき、ｉを０から３、ｊを０
から３とした全ての組み合わせに対して、（ｉ，ｊ）を
前記第１のバタフライ演算回路の第１の入力とし、
（ｉ，７−ｊ）を前記第１のバタフライ演算回路の第２
の入力とし、（７−ｉ，ｊ）を前記第２のバタフライ演
算回路の第１の入力とし、（７−ｉ，７−ｊ）を前記第
２のバタフライ演算回路の第２の入力とし、第１の出力
を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に
格納し、第３の出力を（７−ｉ，ｊ）に格納し、第４の
出力を（７−ｉ，７−ｊ）に格納するものであり、前記
第２ステージは、４個の２次元バタフライ演算回路、８
個の第１の種のバタフライ演算回路、及び８個の第２の
種のバタフライ演算回路を含み、前記第２ステージの２
次元バタフライ演算回路の各々は、第１及び第２のバタ
フライ演算回路を含み、ｉを０から１、ｊを０から１と
した全ての組み合わせに対して、（ｉ，ｊ）を前記第２
ステージの第１のバタフライ演算回路の第１の入力と
し、（ｉ，３−ｊ）を該第１のバタフライ演算回路の第
２の入力とし、（３−ｉ，ｊ）を前記第２ステージの第
２のバタフライ演算回路の第１の入力とし、（３−ｉ，
３−ｊ）を該第２のバタフライ演算回路の第２の入力と
し、第１の出力を（ｉ，ｊ）に格納し、第２の出力を
（ｉ，３−ｊ）に格納し、第３の出力を（３−ｉ，ｊ）
に格納し、第４の出力を（３−ｉ，３−ｊ）に格納する
ものであり、前記第１の種のバタフライ演算回路の各々
は、ｉを０または１とし、ｊを４から７とした全ての組
み合わせに対して、（ｉ，ｊ）を第１の入力とし、（３
−ｉ，ｊ）を第２の入力とし、第１の出力を（ｉ，ｊ）
に格納し、第２の出力を（３−ｉ，ｊ）に格納するもの
であり、前記第２の種のバタフライ演算回路の各々は、
ｉを４から７とし、ｊを０または１とした全ての組み合
わせに対して、（ｉ，ｊ）を第１の入力とし、（ｉ，３
−ｊ）を第２の入力とし、第１の出力を（ｉ，ｊ）に格
納し、第２の出力を（ｉ，３−ｊ）に格納するものであ
り、前記第３ステージは、（０，０），（０，１），
（１，０），（１，１）を入力として第１の２×２係数
行列と第１の２×２係数行列によるテンソル積を求める
第１のテンソル積演算器と、（０，２），（０，３），
（１，２），（１，３）を入力として第１の２×２係数
行列と第２の２×２係数行列によるテンソル積を求める
第２のテンソル積演算器と、（２，０），（２，１），
（３，０），（３，１）を入力として第２の２×２係数
行列と第１の２×２係数行列によるテンソル積を求める
第３のテンソル積演算器と、（２，２），（２，３），
（３，２），（３，３）を入力として第２の２×２係数
行列と第２の２×２係数行列によるテンソル積を求める
第４のテンソル積演算器と、（０，４），（０，５），
（０，６），（０，７），（１，４），（１，５），
（１，６），（１，７）を入力として第１の２×２係数
行列と第１の４×４係数行列によるテンソル積を求める
第５のテンソル積演算器と、（２，４），（２，５），
（２，６），（２，７），（３，４），（３，５），
（３，６），（３，７）を入力として第２の２×２係数
行列と第１の４×４係数行列によるテンソル積を求める
第６のテンソル積演算器と、（４，０），（４，１），
（５，０），（５，１），（６，０），（６，１），
（７，０），（７，１）を入力として第１の４×４係数
行列と第１の２×２係数行列によるテンソル積を求める
第７のテンソル積演算器と、（４，２），（４，３），
（５，２），（５，３），（６，２），（６，３），
（７，２），（７，３）を入力として第１の４×４係数
行列と第２の２×２係数行列によるテンソル積を求める
第８のテンソル積演算器と、（４，４），（４，５），
（４，６），（４，７），（５，４），（５，５），
（５，６），（５，７），（６，４），（６，５），
（６，６），（６，７），（７，４），（７，５），
（７，６），（７，７）を入力として第１の４×４係数
行列と第１の４×４係数行列によるテンソル積を求める
第９のテンソル積演算器とを含むことを特徴とする２次
元ＤＣＴ回路が得られる。
逆ＤＣＴを計算する２次元ＤＣＴ回路において、第１ス
テージと、前記第１ステージの出力を入力とする第２ス
テージと、前記第２ステージの出力を入力とする第３ス
テージとを含み、前記第１ステージは１６個の２次元バ
タフライ演算回路を含み、前記第１ステージの２次元バ
タフライ演算回路の各々は、第１の入力と第２の入力の
加算結果を第１の出力とし、第１の入力から第２の入力
を減算したものを第２の出力とする第１及び第２のバタ
フライ演算回路と、前記第１のバタフライ演算回路の第
１の出力を第１の入力とし、前記第２のバタフライ演算
回路の第１の出力を第２の入力とし、第１の入力と第２
の入力の加算結果を第１の出力とし、第１の入力から第
２の入力を減算したものを第２の出力とする第３のバタ
フライ演算回路と、前記第１のバタフライ演算回路の第
２の出力を第１の入力とし、前記第２のバタフライ演算
回路の第２の出力を第２の入力とし、第１の入力と第２
の入力の加算結果を第１の出力とし、第１の入力から第
２の入力を減算したものを第２の出力とする第４のバタ
フライ演算回路とを含み、前記第３のバタフライ演算回
路の第１の出力を第１の出力とし、前記第４のバタフラ
イ演算回路の第１の出力を第２の出力とし、前記第３の
バタフライ演算回路の第２の出力を第３の出力とし、前
記第４のバタフライ演算回路の第２の出力を第４の出力
とし、ｉ（ｉは０から７までの整数）を垂直方向のアド
レスとするとともにｊ（ｊは０から７までの整数）を水
平方向のアドレスとして入力および中間データの格納を
行う点を（ｉ，ｊ）としたとき、ｉを０から３、ｊを０
から３とした全ての組み合わせに対して、（ｉ，ｊ）を
前記第１のバタフライ演算回路の第１の入力とし、
（ｉ，７−ｊ）を前記第１のバタフライ演算回路の第２
の入力とし、（７−ｉ，ｊ）を前記第２のバタフライ演
算回路の第１の入力とし、（７−ｉ，７−ｊ）を前記第
２のバタフライ演算回路の第２の入力とし、第１の出力
を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に
格納し、第３の出力を（７−ｉ，ｊ）に格納し、第４の
出力を（７−ｉ，７−ｊ）に格納するものであり、前記
第２ステージは、４個の２次元バタフライ演算回路、８
個の第１の種のバタフライ演算回路、及び８個の第２の
種のバタフライ演算回路を含み、前記第２ステージの２
次元バタフライ演算回路の各々は、第１及び第２のバタ
フライ演算回路を含み、ｉを０から１、ｊを０から１と
した全ての組み合わせに対して、（ｉ，ｊ）を前記第２
ステージの第１のバタフライ演算回路の第１の入力と
し、（ｉ，３−ｊ）を該第１のバタフライ演算回路の第
２の入力とし、（３−ｉ，ｊ）を前記第２ステージの第
２のバタフライ演算回路の第１の入力とし、（３−ｉ，
３−ｊ）を該第２のバタフライ演算回路の第２の入力と
し、第１の出力を（ｉ，ｊ）に格納し、第２の出力を
（ｉ，３−ｊ）に格納し、第３の出力を（３−ｉ，ｊ）
に格納し、第４の出力を（３−ｉ，３−ｊ）に格納する
ものであり、前記第１の種のバタフライ演算回路の各々
は、ｉを０または１とし、ｊを４から７とした全ての組
み合わせに対して、（ｉ，ｊ）を第１の入力とし、（３
−ｉ，ｊ）を第２の入力とし、第１の出力を（ｉ，ｊ）
に格納し、第２の出力を（３−ｉ，ｊ）に格納するもの
であり、前記第２の種のバタフライ演算回路の各々は、
ｉを４から７とし、ｊを０または１とした全ての組み合
わせに対して、（ｉ，ｊ）を第１の入力とし、（ｉ，３
−ｊ）を第２の入力とし、第１の出力を（ｉ，ｊ）に格
納し、第２の出力を（ｉ，３−ｊ）に格納するものであ
り、前記第３ステージは、（０，０），（０，１），
（１，０），（１，１）を入力として第１の２×２係数
行列と第１の２×２係数行列によるテンソル積を求める
第１のテンソル積演算器と、（０，２），（０，３），
（１，２），（１，３）を入力として第１の２×２係数
行列と第２の２×２係数行列によるテンソル積を求める
第２のテンソル積演算器と、（２，０），（２，１），
（３，０），（３，１）を入力として第２の２×２係数
行列と第１の２×２係数行列によるテンソル積を求める
第３のテンソル積演算器と、（２，２），（２，３），
（３，２），（３，３）を入力として第２の２×２係数
行列と第２の２×２係数行列によるテンソル積を求める
第４のテンソル積演算器と、（０，４），（０，５），
（０，６），（０，７），（１，４），（１，５），
（１，６），（１，７）を入力として第１の２×２係数
行列と第１の４×４係数行列によるテンソル積を求める
第５のテンソル積演算器と、（２，４），（２，５），
（２，６），（２，７），（３，４），（３，５），
（３，６），（３，７）を入力として第２の２×２係数
行列と第１の４×４係数行列によるテンソル積を求める
第６のテンソル積演算器と、（４，０），（４，１），
（５，０），（５，１），（６，０），（６，１），
（７，０），（７，１）を入力として第１の４×４係数
行列と第１の２×２係数行列によるテンソル積を求める
第７のテンソル積演算器と、（４，２），（４，３），
（５，２），（５，３），（６，２），（６，３），
（７，２），（７，３）を入力として第１の４×４係数
行列と第２の２×２係数行列によるテンソル積を求める
第８のテンソル積演算器と、（４，４），（４，５），
（４，６），（４，７），（５，４），（５，５），
（５，６），（５，７），（６，４），（６，５），
（６，６），（６，７），（７，４），（７，５），
（７，６），（７，７）を入力として第１の４×４係数
行列と第１の４×４係数行列によるテンソル積を求める
第９のテンソル積演算器とを含むことを特徴とする２次
元ＤＣＴ回路が得られる。
【００１１】また本発明によれば、８点×８点の２次元
逆ＤＣＴを計算する方法において、所定の演算を行う第
１ステージと、前記第１ステージの出力に基づいて演算
する第２ステージと、前記第２ステージの出力に基づい
て演算する第３ステージとを含み、前記第１ステージで
は第１から第１６の２次元バタフライ演算を行い、前記
第１ステージの２次元バタフライ演算の各々は、第１の
入力と第２の入力の加算結果を第１の出力とし、第１の
入力から第２の入力を減算したものを第２の出力とする
第１及び第２のバタフライ演算を行うことと、前記第１
のバタフライ演算の第１の出力を第１の入力とし、前記
第２のバタフライ演算の第１の出力を第２の入力とし、
第１の入力と第２の入力の加算結果を第１の出力とし、
第１の入力から第２の入力を減算したものを第２の出力
とする第３のバタフライ演算を行うことと、前記第１の
バタフライ演算の第２の出力を第１の入力とし、前記第
２のバタフライ演算の第２の出力を第２の入力とし、第
１の入力と第２の入力の加算結果を第１の出力とし、第
１の入力から第２の入力を減算したものを第２の出力と
する第４のバタフライ演算を行うこととを含み、前記第
３のバタフライ演算の第１の出力を第１の出力とし、前
記第４のバタフライ演算の第１の出力を第２の出力と
し、前記第３のバタフライ演算の第２の出力を第３の出
力とし、前記第４のバタフライ演算の第２の出力を第４
の出力とし、ｉ（ｉは０から７までの整数）を垂直方向
のアドレスとするとともにｊ（ｊは０から７までの整
数）を水平方向のアドレスとして入力および中間データ
の格納を行う点を（ｉ，ｊ）としたとき、ｉを０から
３、ｊを０から３とした全ての組み合わせに対して、
（ｉ，ｊ）を前記第１のバタフライ演算の第１の入力と
し、（ｉ，７−ｊ）を前記第１のバタフライ演算の第２
の入力とし、（７−ｉ，ｊ）を前記第２のバタフライ演
算の第１の入力とし、（７−ｉ，７−ｊ）を前記第２の
バタフライ演算の第２の入力とし、第１の出力を（ｉ，
ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に格納し、
第３の出力を（７−ｉ，ｊ）に格納し、第４の出力を
（７−ｉ，７−ｊ）に格納し、前記第２ステージでは、
第１から第４の２次元バタフライ演算、第１から第８の
第１の種のバタフライ演算、及び第１から第８の第２の
種のバタフライ演算を行い、前記第２ステージの２次元
バタフライ演算の各々は、第１及び第２のバタフライ演
算を含み、ｉを０から１、ｊを０から１とした全ての組
み合わせに対して、（ｉ，ｊ）を前記第２ステージの第
１のバタフライ演算の第１の入力とし、（ｉ，３−ｊ）
を該第１のバタフライ演算の第２の入力とし、（３−
ｉ，ｊ）を前記第２ステージの第２のバタフライ演算の
第１の入力とし、（３−ｉ，３−ｊ）を該第２のバタフ
ライ演算の第２の入力とし、第１の出力を（ｉ，ｊ）に
格納し、第２の出力を（ｉ，３−ｊ）に格納し、第３の
出力を（３−ｉ，ｊ）に格納し、第４の出力を（３−
ｉ，３−ｊ）に格納するものであり、前記第１の種のバ
タフライ演算の各々は、ｉを０または１とし、ｊを４か
ら７とした全ての組み合わせに対して、（ｉ，ｊ）を第
１の入力とし、（３−ｉ，ｊ）を第２の入力とし、第１
の出力を（ｉ，ｊ）に格納し、第２の出力を（３−ｉ，
ｊ）に格納するものであり、前記第２の種のバタフライ
演算の各々は、ｉを４から７とし、ｊを０または１とし
た全ての組み合わせに対して、（ｉ，ｊ）を第１の入力
とし、（ｉ，３−ｊ）を第２の入力とし、第１の出力を
（ｉ，ｊ）に格納し、第２の出力を（ｉ，３−ｊ）に格
納するものであり、前記第３ステージは、（０，０），
（０，１），（１，０），（１，１）を入力として第１
の２×２係数行列と第１の２×２係数行列によるテンソ
ル積を求めることと、（０，２），（０，３），（１，
２），（１，３）を入力として第１の２×２係数行列と
第２の２×２係数行列によるテンソル積を求めること
と、（２，０），（２，１），（３，０），（３，１）
を入力として第２の２×２係数行列と第１の２×２係数
行列によるテンソル積を求めることと、（２，２），
（２，３），（３，２），（３，３）を入力として第２
の２×２係数行列と第２の２×２係数行列によるテンソ
ル積を求めることと、（０，４），（０，５），（０，
６），（０，７），（１，４），（１，５），（１，
６），（１，７）を入力として第１の２×２係数行列と
第１の４×４係数行列によるテンソル積を求めること
と、（２，４），（２，５），（２，６），（２，
７），（３，４），（３，５），（３，６），（３，
７）を入力として第２の２×２係数行列と第１の４×４
係数行列によるテンソル積を求めることと、（４，
０），（４，１），（５，０），（５，１），（６，
０），（６，１），（７，０），（７，１）を入力とし
て第１の４×４係数行列と第１の２×２係数行列による
テンソル積を求めることと、（４，２），（４，３），
（５，２），（５，３），（６，２），（６，３），
（７，２），（７，３）を入力として第１の４×４係数
行列と第２の２×２係数行列によるテンソル積を求める
ことと、（４，４），（４，５），（４，６），（４，
７），（５，４），（５，５），（５，６），（５，
７），（６，４），（６，５），（６，６），（６，
７），（７，４），（７，５），（７，６），（７，
７）を入力として第１の４×４係数行列と第１の４×４
係数行列によるテンソル積を求めることとを含むことを
特徴とする２次元逆ＤＣＴ計算方法が得られる。
逆ＤＣＴを計算する方法において、所定の演算を行う第
１ステージと、前記第１ステージの出力に基づいて演算
する第２ステージと、前記第２ステージの出力に基づい
て演算する第３ステージとを含み、前記第１ステージで
は第１から第１６の２次元バタフライ演算を行い、前記
第１ステージの２次元バタフライ演算の各々は、第１の
入力と第２の入力の加算結果を第１の出力とし、第１の
入力から第２の入力を減算したものを第２の出力とする
第１及び第２のバタフライ演算を行うことと、前記第１
のバタフライ演算の第１の出力を第１の入力とし、前記
第２のバタフライ演算の第１の出力を第２の入力とし、
第１の入力と第２の入力の加算結果を第１の出力とし、
第１の入力から第２の入力を減算したものを第２の出力
とする第３のバタフライ演算を行うことと、前記第１の
バタフライ演算の第２の出力を第１の入力とし、前記第
２のバタフライ演算の第２の出力を第２の入力とし、第
１の入力と第２の入力の加算結果を第１の出力とし、第
１の入力から第２の入力を減算したものを第２の出力と
する第４のバタフライ演算を行うこととを含み、前記第
３のバタフライ演算の第１の出力を第１の出力とし、前
記第４のバタフライ演算の第１の出力を第２の出力と
し、前記第３のバタフライ演算の第２の出力を第３の出
力とし、前記第４のバタフライ演算の第２の出力を第４
の出力とし、ｉ（ｉは０から７までの整数）を垂直方向
のアドレスとするとともにｊ（ｊは０から７までの整
数）を水平方向のアドレスとして入力および中間データ
の格納を行う点を（ｉ，ｊ）としたとき、ｉを０から
３、ｊを０から３とした全ての組み合わせに対して、
（ｉ，ｊ）を前記第１のバタフライ演算の第１の入力と
し、（ｉ，７−ｊ）を前記第１のバタフライ演算の第２
の入力とし、（７−ｉ，ｊ）を前記第２のバタフライ演
算の第１の入力とし、（７−ｉ，７−ｊ）を前記第２の
バタフライ演算の第２の入力とし、第１の出力を（ｉ，
ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に格納し、
第３の出力を（７−ｉ，ｊ）に格納し、第４の出力を
（７−ｉ，７−ｊ）に格納し、前記第２ステージでは、
第１から第４の２次元バタフライ演算、第１から第８の
第１の種のバタフライ演算、及び第１から第８の第２の
種のバタフライ演算を行い、前記第２ステージの２次元
バタフライ演算の各々は、第１及び第２のバタフライ演
算を含み、ｉを０から１、ｊを０から１とした全ての組
み合わせに対して、（ｉ，ｊ）を前記第２ステージの第
１のバタフライ演算の第１の入力とし、（ｉ，３−ｊ）
を該第１のバタフライ演算の第２の入力とし、（３−
ｉ，ｊ）を前記第２ステージの第２のバタフライ演算の
第１の入力とし、（３−ｉ，３−ｊ）を該第２のバタフ
ライ演算の第２の入力とし、第１の出力を（ｉ，ｊ）に
格納し、第２の出力を（ｉ，３−ｊ）に格納し、第３の
出力を（３−ｉ，ｊ）に格納し、第４の出力を（３−
ｉ，３−ｊ）に格納するものであり、前記第１の種のバ
タフライ演算の各々は、ｉを０または１とし、ｊを４か
ら７とした全ての組み合わせに対して、（ｉ，ｊ）を第
１の入力とし、（３−ｉ，ｊ）を第２の入力とし、第１
の出力を（ｉ，ｊ）に格納し、第２の出力を（３−ｉ，
ｊ）に格納するものであり、前記第２の種のバタフライ
演算の各々は、ｉを４から７とし、ｊを０または１とし
た全ての組み合わせに対して、（ｉ，ｊ）を第１の入力
とし、（ｉ，３−ｊ）を第２の入力とし、第１の出力を
（ｉ，ｊ）に格納し、第２の出力を（ｉ，３−ｊ）に格
納するものであり、前記第３ステージは、（０，０），
（０，１），（１，０），（１，１）を入力として第１
の２×２係数行列と第１の２×２係数行列によるテンソ
ル積を求めることと、（０，２），（０，３），（１，
２），（１，３）を入力として第１の２×２係数行列と
第２の２×２係数行列によるテンソル積を求めること
と、（２，０），（２，１），（３，０），（３，１）
を入力として第２の２×２係数行列と第１の２×２係数
行列によるテンソル積を求めることと、（２，２），
（２，３），（３，２），（３，３）を入力として第２
の２×２係数行列と第２の２×２係数行列によるテンソ
ル積を求めることと、（０，４），（０，５），（０，
６），（０，７），（１，４），（１，５），（１，
６），（１，７）を入力として第１の２×２係数行列と
第１の４×４係数行列によるテンソル積を求めること
と、（２，４），（２，５），（２，６），（２，
７），（３，４），（３，５），（３，６），（３，
７）を入力として第２の２×２係数行列と第１の４×４
係数行列によるテンソル積を求めることと、（４，
０），（４，１），（５，０），（５，１），（６，
０），（６，１），（７，０），（７，１）を入力とし
て第１の４×４係数行列と第１の２×２係数行列による
テンソル積を求めることと、（４，２），（４，３），
（５，２），（５，３），（６，２），（６，３），
（７，２），（７，３）を入力として第１の４×４係数
行列と第２の２×２係数行列によるテンソル積を求める
ことと、（４，４），（４，５），（４，６），（４，
７），（５，４），（５，５），（５，６），（５，
７），（６，４），（６，５），（６，６），（６，
７），（７，４），（７，５），（７，６），（７，
７）を入力として第１の４×４係数行列と第１の４×４
係数行列によるテンソル積を求めることとを含むことを
特徴とする２次元逆ＤＣＴ計算方法が得られる。
【００１２】
【作用】本発明の原理を以下に示す。
【００１３】前述の黒田らによる８点１次元ＤＣＴアル
ゴリズムは以下数１の様な８×８行列Ｒによる変換とし
て記述できる。
ゴリズムは以下数１の様な８×８行列Ｒによる変換とし
て記述できる。
【００１４】
【数１】 ここで、下記数２但し、下記数３である。
【００１５】
【数２】
【００１６】
【数３】 また、Ｐは巡回行列、Ｂ4 ，Ｂ8 はバタフライ行列であ
る。また、γ （ｋ）＝ｃｏｓ２πｋ／３２。
る。また、γ （ｋ）＝ｃｏｓ２πｋ／３２。
【００１７】この時、２次元ＤＣＴ行列（６４×６４）
は下記数４の様に１次元ＤＣＴ行列（８×８）のテンソ
ル積（クロネッカー積）になる。
は下記数４の様に１次元ＤＣＴ行列（８×８）のテンソ
ル積（クロネッカー積）になる。
【００１８】
【数４】 これは下記数５のように書き換えられる。ここでＰ１，
Ｐ２は巡回行列である。
Ｐ２は巡回行列である。
【００１９】
【数５】 上に示した様に、２次元ＤＣＴ行列は６４×６４バタフ
ライ行列と、４つの１６×１６行列、及び巡回行列の掛
け算になる。但し巡回行列の掛け算はデータの入れ替え
のみであり、プロセッサで実現する場合は汎用レジスタ
のアドレッシングで実現できるため演算量としてはカウ
ントされない。各々の１６×１６行列はさらに、下記数
６のように分解される。
ライ行列と、４つの１６×１６行列、及び巡回行列の掛
け算になる。但し巡回行列の掛け算はデータの入れ替え
のみであり、プロセッサで実現する場合は汎用レジスタ
のアドレッシングで実現できるため演算量としてはカウ
ントされない。各々の１６×１６行列はさらに、下記数
６のように分解される。
【００２０】
【数６】 さらに、下記数７となる。
【００２１】
【数７】 以上より、乗算が必要な第３のステージの行列ベクトル
乗算では、乗算結果である倍精度データを乗算の入力と
したり、メモリに格納したりする必要はない。
乗算では、乗算結果である倍精度データを乗算の入力と
したり、メモリに格納したりする必要はない。
【００２２】また本回路における積和演算および加減算
回数の総和は第１ステージの１２８回、第２ステージの
６４回、第３ステージの５７６回を足し合わせた７６８
回となる。これは行列分解を用いることにより誤差の導
入が避けられない黒田らによ方法の５７６回に比べれば
多いが、６４×６４行列演算に要する４０９２回に比べ
れば遥かに少ない。
回数の総和は第１ステージの１２８回、第２ステージの
６４回、第３ステージの５７６回を足し合わせた７６８
回となる。これは行列分解を用いることにより誤差の導
入が避けられない黒田らによ方法の５７６回に比べれば
多いが、６４×６４行列演算に要する４０９２回に比べ
れば遥かに少ない。
【００２３】
【実施例】次に本発明の実施例を図面を参照しながら説
明する。
明する。
【００２４】図１は本発明の一実施例であり、８点×８
点の２次元ＤＣＴを計算する回路を表す。
点の２次元ＤＣＴを計算する回路を表す。
【００２５】図１は２次元バタフライ演算器１から１６
により構成される第１ステージＡ、２次元バタフライ演
算器１７から２０と、バタフライ演算器２１から３６か
ら構成される第２ステージＢ、第１のテンソル積演算器
３７、第２のテンソル積演算器３８、第３のテンソル積
演算器３９、第４のテンソル積演算器４０、第５のテン
ソル積演算器４１、第６のテンソル積演算器４２、第７
のテンソル積演算器４３、第８のテンソル積演算器４
４、第９のテンソル積演算器４５とよりなる第３ステー
ジＣとから構成される。
により構成される第１ステージＡ、２次元バタフライ演
算器１７から２０と、バタフライ演算器２１から３６か
ら構成される第２ステージＢ、第１のテンソル積演算器
３７、第２のテンソル積演算器３８、第３のテンソル積
演算器３９、第４のテンソル積演算器４０、第５のテン
ソル積演算器４１、第６のテンソル積演算器４２、第７
のテンソル積演算器４３、第８のテンソル積演算器４
４、第９のテンソル積演算器４５とよりなる第３ステー
ジＣとから構成される。
【００２６】図１では第１、第２、及び第３ステージ
Ａ，Ｂ，Ｃ間をパーミュテーションネットワーク（Ｐｅ
ｒｍｕｔａｔｉｏｎ Ｎｅｔｗｏｒｋ）ＰＮ１，ＰＮ
２，ＰＮ３にて接続している。
Ａ，Ｂ，Ｃ間をパーミュテーションネットワーク（Ｐｅ
ｒｍｕｔａｔｉｏｎ Ｎｅｔｗｏｒｋ）ＰＮ１，ＰＮ
２，ＰＮ３にて接続している。
【００２７】ここで８点×８点の２次元ＤＣＴを計算す
る回路において、ｉ，ｊを０から７までの整数として、
ｉを垂直方向のアドレス、ｊを水平方向のアドレスとし
た入力各ｉｊの格納アドレスを（ｉ，ｊ）と名付ける。
また各入力の図１における番号を１ｉｊとする。
る回路において、ｉ，ｊを０から７までの整数として、
ｉを垂直方向のアドレス、ｊを水平方向のアドレスとし
た入力各ｉｊの格納アドレスを（ｉ，ｊ）と名付ける。
また各入力の図１における番号を１ｉｊとする。
【００２８】図２に８点×８点の２次元領域とアドレス
との対応を示す。
との対応を示す。
【００２９】また、２つの入力をもち、第１の入力と第
２の入力の加算結果を第１の出力とし、第１の入力から
第２の入力を減算したものを第２の出力とする演算回路
をバタフライ演算回路とする。バタフライ演算回路にお
いて第１の入力を（ｉ１，ｊ１）とした時、第１の出力
は（ｉ１，ｊ１）に格納し、第２の入力（ｉ２，ｊ２）
とした時、第２の出力を（ｉ２，ｊ２）に格納する。
２の入力の加算結果を第１の出力とし、第１の入力から
第２の入力を減算したものを第２の出力とする演算回路
をバタフライ演算回路とする。バタフライ演算回路にお
いて第１の入力を（ｉ１，ｊ１）とした時、第１の出力
は（ｉ１，ｊ１）に格納し、第２の入力（ｉ２，ｊ２）
とした時、第２の出力を（ｉ２，ｊ２）に格納する。
【００３０】さらに、第１のバタフライ演算回路と、第
２のバタフライ演算回路と、第１のバタフライ演算回路
の第１の出力を第１の入力とし、第２のバタフライ演算
回路の第１の出力を第２の入力とする第３のバタフライ
演算回路と、第１のバタフライ演算回路の第２の出力を
第１の入力とし、第２のバタフライ演算回路の第２の出
力を第２の入力とする第４のバタフライ演算回路とから
なり、第３のバタフライ演算回路の第１の出力を第１の
出力とし、第４のバタフライ演算回路の第１の出力を第
２の出力とし、第３のバタフライ演算回路の第２の出力
を第３の出力とし、第４のバタフライ演算回路の第２の
出力を第４の出力とした演算回路を２次元バタフライ演
算回路とする。
２のバタフライ演算回路と、第１のバタフライ演算回路
の第１の出力を第１の入力とし、第２のバタフライ演算
回路の第１の出力を第２の入力とする第３のバタフライ
演算回路と、第１のバタフライ演算回路の第２の出力を
第１の入力とし、第２のバタフライ演算回路の第２の出
力を第２の入力とする第４のバタフライ演算回路とから
なり、第３のバタフライ演算回路の第１の出力を第１の
出力とし、第４のバタフライ演算回路の第１の出力を第
２の出力とし、第３のバタフライ演算回路の第２の出力
を第３の出力とし、第４のバタフライ演算回路の第２の
出力を第４の出力とした演算回路を２次元バタフライ演
算回路とする。
【００３１】２次元バタフライ演算回路において第１の
入力を（ｉ１，ｊ１）とした時、第１の出力を（ｉ１，
ｊ１）に格納し、第２の入力を（ｉ２，ｊ２）とした
時、第２の出力を（ｉ２，ｊ２）に格納し、第３の入力
を（ｉ３，ｊ３）とした時、第３の出力を（ｉ３，ｊ
３）に格納し、第４の入力を（ｉ４，ｊ４）とした時、
第４の出力を（ｉ４，ｊ４）に格納する。
入力を（ｉ１，ｊ１）とした時、第１の出力を（ｉ１，
ｊ１）に格納し、第２の入力を（ｉ２，ｊ２）とした
時、第２の出力を（ｉ２，ｊ２）に格納し、第３の入力
を（ｉ３，ｊ３）とした時、第３の出力を（ｉ３，ｊ
３）に格納し、第４の入力を（ｉ４，ｊ４）とした時、
第４の出力を（ｉ４，ｊ４）に格納する。
【００３２】またｎ×ｍの矩形領域（ｉ，ｊ）を辞書的
に並べたものを入力としてｎ×ｎ行列とｍ×ｍ行列との
テンソル積であるｎｍ行列を掛ける演算器をテンソル積
演算器とする。
に並べたものを入力としてｎ×ｎ行列とｍ×ｍ行列との
テンソル積であるｎｍ行列を掛ける演算器をテンソル積
演算器とする。
【００３３】このとき、ｉを０から３、ｊを０から３と
した全ての組み合わせに対して、（ｉ，ｊ）を第１のバ
タフライ演算回路の第１の入力とし、（ｉ，７−ｊ）を
第１のバタフライ演算回路の第２の入力とし、（７−
ｉ，ｊ）を第２のバタフライ演算回路の第１の入力と
し、（７−ｉ，７−ｊ）を第２のバタフライ演算回路の
第２の入力とする１６個の２次元バタフライ演算回路か
らなる第１ステージにおいて、２次元バタフライ演算器
１は（０，０）（０，７）（７，０）（７，７）を入力
とする。２次元バタフライ演算器２は（０，１）（０，
６）（７，１）（７，６）を入力とする。２次元バタフ
ライ演算器３は（０，２）（０，５）（７，２）（７，
５）を入力とする。２次元バタフライ演算器４は（０，
３）（０，４）（７，３）（７，４）を入力とする。２
次元バタフライ演算器５は（１，０）（１，７）（６，
０）（６，７）を入力とする。２次元バタフライ演算器
６は（１，１）（１，６）（６，１）（６，６）を入力
とする。２次元バタフライ演算器７は（１，２）（１，
５）（６，２）（６，５）を入力とする。２次元バタフ
ライ演算器８は（１，３）（１，４）（６，３）（６，
４）を入力とする。２次元バタフライ演算器９は（２，
０）（２，７）（５，０）（５，７）を入力とする。２
次元バタフライ演算器１０は（２，１）（２，６）
（５，１）（５，６）を入力とする。２次元バタフライ
演算器１１は（２，２）（２，５）（５，２）（５，
５）を入力とする。２次元バタフライ演算器１２は
（２，３）（２，４）（５，３）（５，４）を入力とす
る。２次元バタフライ演算器１３は（３，０）（３，
７）（４，０）（４，７）を入力とする。２次元バタフ
ライ演算器１４は（３，１）（３，６）（４，１）
（４，６）を入力とする。２次元バタフライ演算器１５
は（３，２）（３，５）（４，２）（４，５）を入力と
する。２次元バタフライ演算器１６は（３，３）（３，
４）（４，３）（４，４）を入力とする。
した全ての組み合わせに対して、（ｉ，ｊ）を第１のバ
タフライ演算回路の第１の入力とし、（ｉ，７−ｊ）を
第１のバタフライ演算回路の第２の入力とし、（７−
ｉ，ｊ）を第２のバタフライ演算回路の第１の入力と
し、（７−ｉ，７−ｊ）を第２のバタフライ演算回路の
第２の入力とする１６個の２次元バタフライ演算回路か
らなる第１ステージにおいて、２次元バタフライ演算器
１は（０，０）（０，７）（７，０）（７，７）を入力
とする。２次元バタフライ演算器２は（０，１）（０，
６）（７，１）（７，６）を入力とする。２次元バタフ
ライ演算器３は（０，２）（０，５）（７，２）（７，
５）を入力とする。２次元バタフライ演算器４は（０，
３）（０，４）（７，３）（７，４）を入力とする。２
次元バタフライ演算器５は（１，０）（１，７）（６，
０）（６，７）を入力とする。２次元バタフライ演算器
６は（１，１）（１，６）（６，１）（６，６）を入力
とする。２次元バタフライ演算器７は（１，２）（１，
５）（６，２）（６，５）を入力とする。２次元バタフ
ライ演算器８は（１，３）（１，４）（６，３）（６，
４）を入力とする。２次元バタフライ演算器９は（２，
０）（２，７）（５，０）（５，７）を入力とする。２
次元バタフライ演算器１０は（２，１）（２，６）
（５，１）（５，６）を入力とする。２次元バタフライ
演算器１１は（２，２）（２，５）（５，２）（５，
５）を入力とする。２次元バタフライ演算器１２は
（２，３）（２，４）（５，３）（５，４）を入力とす
る。２次元バタフライ演算器１３は（３，０）（３，
７）（４，０）（４，７）を入力とする。２次元バタフ
ライ演算器１４は（３，１）（３，６）（４，１）
（４，６）を入力とする。２次元バタフライ演算器１５
は（３，２）（３，５）（４，２）（４，５）を入力と
する。２次元バタフライ演算器１６は（３，３）（３，
４）（４，３）（４，４）を入力とする。
【００３４】図１では以上の第１ステージの入力点１ｉ
ｊに対応する出力点を２ｉｊとする。
ｊに対応する出力点を２ｉｊとする。
【００３５】また、第１ステージの出力を入力とし、ｉ
を０から１、ｊを０から１とした全ての組み合わせに対
して、（ｉ，ｊ）を第１のバタフライ演算回路の第１の
入力とし、（ｉ，３−ｊ）を第１のバタフライ演算回路
の第２の入力とし、（３−ｉ，ｊ）を第２のバタフライ
演算回路の第１の入力とし、（３−ｉ，３−ｊ）を第２
のバタフライ演算回路の第２の入力とする４個の２次元
バタフライ演算回路と、ｉを０または１とし、ｊを４か
ら７とした全ての組み合わせに対して、（ｉ，ｊ）を第
１の入力とし、（３−ｉ，ｊ）を第２の入力とする８個
のバタフライ演算回路と、ｉを４から７とし、ｊを０ま
たは１とした全ての組み合わせに対して、（ｉ，ｊ）を
第１の入力とし、（ｉ，３−ｊ）を第２の入力とする８
個のバタフライ演算回路とからなる第２ステージにおい
て、２次元バタフライ演算器１７は（０，０）（０，
３）（３，０）（３，３）を入力とする。２次元バタフ
ライ演算器１８は（０，１）（０，２）（３，１）
（３，２）を入力とする。２次元バタフライ演算器１９
は（１．０）（１，３）（２，０）（２，３）を入力と
する。２次元バタフライ演算器２０は（１，１）（１，
２）（２，１）（２，２）を入力とする。
を０から１、ｊを０から１とした全ての組み合わせに対
して、（ｉ，ｊ）を第１のバタフライ演算回路の第１の
入力とし、（ｉ，３−ｊ）を第１のバタフライ演算回路
の第２の入力とし、（３−ｉ，ｊ）を第２のバタフライ
演算回路の第１の入力とし、（３−ｉ，３−ｊ）を第２
のバタフライ演算回路の第２の入力とする４個の２次元
バタフライ演算回路と、ｉを０または１とし、ｊを４か
ら７とした全ての組み合わせに対して、（ｉ，ｊ）を第
１の入力とし、（３−ｉ，ｊ）を第２の入力とする８個
のバタフライ演算回路と、ｉを４から７とし、ｊを０ま
たは１とした全ての組み合わせに対して、（ｉ，ｊ）を
第１の入力とし、（ｉ，３−ｊ）を第２の入力とする８
個のバタフライ演算回路とからなる第２ステージにおい
て、２次元バタフライ演算器１７は（０，０）（０，
３）（３，０）（３，３）を入力とする。２次元バタフ
ライ演算器１８は（０，１）（０，２）（３，１）
（３，２）を入力とする。２次元バタフライ演算器１９
は（１．０）（１，３）（２，０）（２，３）を入力と
する。２次元バタフライ演算器２０は（１，１）（１，
２）（２，１）（２，２）を入力とする。
【００３６】また、バタフライ演算器２１は（０，４）
（３，４）を入力とする。バタフライ演算器２２は
（０，５）（３，５）を入力とする。バタフライ演算器
２３は（０，６）（３，６）を入力とする。バタフライ
演算器２４は（０，７）（３，７）を入力とする。バタ
フライ演算器２５は（１，４）（２，４）を入力とす
る。バタフライ演算器２６は（１，５）（２，５）を入
力とする。バタフライ演算器２７は（１，６）（２，
６）を入力とする。バタフライ演算器２８は（１，７）
（２，７）を入力とする。バタフライ演算器２９は
（４，０）（４，３）を入力とする。バタフライ演算器
３０は（５，０）（５，３）を入力とする。バタフライ
演算器３１は（６，０）（６，３）を入力とする。バタ
フライ演算器３２は（７，０）（７，３）を入力とす
る。バタフライ演算器３３は（４，１）（４，２）を入
力とする。バタフライ演算器３４は（５，１）（５，
２）を入力とする。バタフライ演算器３５は（６，１）
（６，２）を入力とする。バタフライ演算器３６は
（７，１）（７，２）を入力とする。
（３，４）を入力とする。バタフライ演算器２２は
（０，５）（３，５）を入力とする。バタフライ演算器
２３は（０，６）（３，６）を入力とする。バタフライ
演算器２４は（０，７）（３，７）を入力とする。バタ
フライ演算器２５は（１，４）（２，４）を入力とす
る。バタフライ演算器２６は（１，５）（２，５）を入
力とする。バタフライ演算器２７は（１，６）（２，
６）を入力とする。バタフライ演算器２８は（１，７）
（２，７）を入力とする。バタフライ演算器２９は
（４，０）（４，３）を入力とする。バタフライ演算器
３０は（５，０）（５，３）を入力とする。バタフライ
演算器３１は（６，０）（６，３）を入力とする。バタ
フライ演算器３２は（７，０）（７，３）を入力とす
る。バタフライ演算器３３は（４，１）（４，２）を入
力とする。バタフライ演算器３４は（５，１）（５，
２）を入力とする。バタフライ演算器３５は（６，１）
（６，２）を入力とする。バタフライ演算器３６は
（７，１）（７，２）を入力とする。
【００３７】図１では以上の第２ステージの入力点２ｉ
ｊに対応する出力点を３ｉｊとする。
ｊに対応する出力点を３ｉｊとする。
【００３８】第２ステージの出力を第３ステージの入力
とする。第１のテンソル積演算器３７は、（０，０），
（０，１），（１，０），（１，１）を入力とし、第１
の２×２係数行列と第１の２×２係数行列によるテンソ
ル積である４×４行列による行列ベクトル演算を行う。
第２のテンソル積演算器３８は、（０，２），（０，
３），（１，２），（１，３）を入力とし、第１の２×
２係数行列と第２の２×２係数行列によるテンソル積で
ある４×４行列による行列ベクトル演算を行う。第３の
テンソル積演算器３９は、（２，０），（２，１），
（３，０），（３，１）を入力とした、第２の２×２係
数行列と第１の２×２係数行列によるテンソル積である
４×４行列による行列ベクトル演算を行う。第４のテン
ソル積演算器４０は、（２，２），（２，３），（３，
２），（３，３）を入力とした、第２の２×２係数行列
と第２の２×２係数行列によるテンソル積である４×４
行列による行列ベクトル演算を行う。第５のテンソル積
演算器４１は、（０，４），（０，５），（０，６），
（０，７），（１，４），（１，５），（１，６），
（１，７）を入力とした、第１の２×２係数行列と第１
の４×４係数行列によるテンソル積である８×８行列に
よる行列ベクトル演算を行う。第６のテンソル積演算器
４２は、（２，４），（２，５），（２，６），（２，
７），（３，４），（３，５），（３，６），（３，
７）を入力とした、第２の２×２係数行列と第１の４×
４係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第７のテンソル積演算器４３
は、（４，０），（４，１），（５，０），（５，
１），（６，０），（６，１），（７，０），（７，
１）を入力とした、第１の４×４係数行列と第１の２×
２係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第８のテンソル積演算器４４
は、（４，２），（４，３），（５，２），（５，
３），（６，２），（６，３），（７，２），（７，
３）を入力とした、第１の４×４係数行列と第２の２×
２係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第９のテンソル積演算器４５
は、（４，４），（４，５），（４，６），（４，
７），（５，４），（５，５），（５，６），（５，
７），（６，４），（６，５），（６，６），（６，
７），（７，４），（７，５），（７，６），（７，
７）を入力とした、第１の４×４係数行列と第１の４×
４係数行列によるテンソル積である１６×１６行列によ
る行列ベクトル演算を行う。
とする。第１のテンソル積演算器３７は、（０，０），
（０，１），（１，０），（１，１）を入力とし、第１
の２×２係数行列と第１の２×２係数行列によるテンソ
ル積である４×４行列による行列ベクトル演算を行う。
第２のテンソル積演算器３８は、（０，２），（０，
３），（１，２），（１，３）を入力とし、第１の２×
２係数行列と第２の２×２係数行列によるテンソル積で
ある４×４行列による行列ベクトル演算を行う。第３の
テンソル積演算器３９は、（２，０），（２，１），
（３，０），（３，１）を入力とした、第２の２×２係
数行列と第１の２×２係数行列によるテンソル積である
４×４行列による行列ベクトル演算を行う。第４のテン
ソル積演算器４０は、（２，２），（２，３），（３，
２），（３，３）を入力とした、第２の２×２係数行列
と第２の２×２係数行列によるテンソル積である４×４
行列による行列ベクトル演算を行う。第５のテンソル積
演算器４１は、（０，４），（０，５），（０，６），
（０，７），（１，４），（１，５），（１，６），
（１，７）を入力とした、第１の２×２係数行列と第１
の４×４係数行列によるテンソル積である８×８行列に
よる行列ベクトル演算を行う。第６のテンソル積演算器
４２は、（２，４），（２，５），（２，６），（２，
７），（３，４），（３，５），（３，６），（３，
７）を入力とした、第２の２×２係数行列と第１の４×
４係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第７のテンソル積演算器４３
は、（４，０），（４，１），（５，０），（５，
１），（６，０），（６，１），（７，０），（７，
１）を入力とした、第１の４×４係数行列と第１の２×
２係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第８のテンソル積演算器４４
は、（４，２），（４，３），（５，２），（５，
３），（６，２），（６，３），（７，２），（７，
３）を入力とした、第１の４×４係数行列と第２の２×
２係数行列によるテンソル積である８×８行列による行
列ベクトル演算を行う。第９のテンソル積演算器４５
は、（４，４），（４，５），（４，６），（４，
７），（５，４），（５，５），（５，６），（５，
７），（６，４），（６，５），（６，６），（６，
７），（７，４），（７，５），（７，６），（７，
７）を入力とした、第１の４×４係数行列と第１の４×
４係数行列によるテンソル積である１６×１６行列によ
る行列ベクトル演算を行う。
【００３９】図１では以上の第３ステージの入力点３ｉ
ｊに対応する出力点を４ｉｊとする。
ｊに対応する出力点を４ｉｊとする。
【００４０】２次元ＤＣＴ演算を実行するには、２次元
入力データを第１ステージに入力し、第１ステージによ
る出力を第２ステージに入力し、第２ステージによる出
力を第３ステージに入力することにより第３ステージに
おいて２次元ＤＣＴ出力結果が得られる。
入力データを第１ステージに入力し、第１ステージによ
る出力を第２ステージに入力し、第２ステージによる出
力を第３ステージに入力することにより第３ステージに
おいて２次元ＤＣＴ出力結果が得られる。
【００４１】
【発明の効果】以上説明したように、本発明に従えば２
次元ＤＣＴ回路において演算精度を保ったまま小規模な
回路で高速に２次元ＤＣＴ演算を実行することが可能に
なる。
次元ＤＣＴ回路において演算精度を保ったまま小規模な
回路で高速に２次元ＤＣＴ演算を実行することが可能に
なる。
【図１】本発明の一実施例を示す図である。
【図２】８×８点の２次元領域のアドレスを示す。
Ａ 第１ステージ Ｂ 第２ステージ Ｃ 第３ステージ １〜１６ ２次元バタフライ演算器 １７〜２０ ２次元バタフライ演算器 ２１〜３６ バタフライ演算器 ３７ 第１のテンソル積演算器 ３８ 第２のテンソル積演算器 ３９ 第３のテンソル積演算器 ４０ 第４のテンソル積演算器 ４１ 第５のテンソル積演算器 ４２ 第６のテンソル積演算器 ４３ 第７のテンソル積演算器 ４４ 第８のテンソル積演算器 ４５ 第９のテンソル積演算器
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 7/30 H04N 1/41 H04N 7/30
Claims (3)
- 【請求項１】 ８点×８点の２次元逆ＤＣＴを計算する
２次元ＤＣＴ回路において、 ｉ，ｊを０から７までの整数として、ｉを垂直方向のア
ドレス、ｊを水平方向のアドレスとして入力および中間
データの格納を行う点を（ｉ，ｊ）と名付け、 ２つの入力をもち、第１の入力と第２の入力の加算結果
を第１の出力とし、第１の入力から第２の入力を減算し
たものを第２の出力とする演算回路をバタフライ演算回
路とし、 第１のバタフライ演算回路と、第２のバタフライ演算回
路と、第１のバタフライ演算回路の第１の出力を第１の
入力とし、第２のバタフライ演算回路の第１の出力を第
２の入力とする第３のバタフライ演算回路と、第１のバ
タフライ演算回路の第２の出力を第１の入力とし、第２
のバタフライ演算回路の第２の出力を第２の入力とする
第４のバタフライ演算回路とからなり、第３のバタフラ
イ演算回路の第１の出力を第１の出力とし、第４のバタ
フライ演算回路の第１の出力を第２の出力とし、第３の
バタフライ演算回路の第２の出力を第３の出力とし、第
４のバタフライ演算回路の第２の出力を第４の出力とし
た演算回路を２次元バタフライ演算回路とし、 ｎ×ｍの矩形領域（ｉ，ｊ）を辞書的に並べたものを入
力としてｎ×ｎ行列とｍ×ｍ行列とのテンソル積である
ｎｍ行列を掛ける演算器をテンソル積演算器とし、 ｉを０から３、ｊを０から３とした全ての組み合わせに
対して、（ｉ，ｊ）を第１のバタフライ演算回路の第１
の入力とし、（ｉ，７−ｊ）を第１のバタフライ演算回
路の第２の入力とし、（７−ｉ，ｊ）を第２のバタフラ
イ演算回路の第１の入力とし、（７−ｉ，７−ｊ）を第
２のバタフライ演算回路の第２の入力とし、第１の出力
を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−ｊ）に
格納し、第３の出力を（７−ｉ，ｊ）に格納し、第４の
出力を（７−ｉ，７−ｊ）に格納する１６個の２次元バ
タフライ演算回路からなる第１ステージと、 第１のステージの出力を入力とし、ｉを０から１、ｊを
０から１とした全ての組み合わせに対して、（ｉ，ｊ）
を第１のバタフライ演算回路の第１の入力とし、（ｉ，
３−ｊ）を第１のバタフライ演算回路の第２の入力と
し、（３−ｉ，ｊ）を第２のバタフライ演算回路の第１
の入力とし、（３−ｉ，３−ｊ）を第２のバタフライ演
算回路の第２の入力とし、第１の出力を（ｉ，ｊ）に格
納し、第２の出力を（ｉ，３−ｊ）に格納し、第３の出
力を（３−ｉ，ｊ）に格納し、第４の出力を（３−ｉ，
３−ｊ）に格納する４個の２次元バタフライ演算回路
と、ｉを０または１とし、ｊを４から７とした全ての組
み合わせに対して、（ｉ，ｊ）を第１の入力とし、（３
−ｉ，ｊ）を第２の入力とし、第１の出力を（ｉ，ｊ）
に格納し、第２の出力を（３−ｉ，ｊ）に格納する８個
のバタフライ演算回路と、ｉを４から７とし、ｊを０ま
たは１とした全ての組み合わせに対して、（ｉ，ｊ）を
第１の入力とし、（ｉ，３−ｊ）を第２の入力とし、第
１の出力を（ｉ，ｊ）に格納し、第２の出力を（ｉ，３
−ｊ）に格納する８個のバタフライ演算回路とからなる
第２ステージと、 第２のステージの出力を入力とし、（０，０），（０，
１），（１，０），（１，１）を入力とした、第１の２
×２係数行列と第１の２×２係数行列による第１のテン
ソル積演算器と、（０，２），（０，３），（１，
２），（１，３）を入力とした、第１の２×２係数行列
と第２の２×２係数行列による第２のテンソル積演算器
と、（２，０），（２，１），（３，０），（３，１）
を入力とした、第２の２×２係数行列と第１の２×２係
数行列による第３のテンソル積演算器と、（２，２），
（２，３），（３，２），（３，３）を入力とした、第
２の２×２係数行列と第２の２×２係数行列による第４
のテンソル積演算器と、（０，４），（０，５），
（０，６），（０，７），（１，４），（１，５），
（１，６），（１，７）を入力とした、第１の２×２係
数行列と第１の４×４係数行列による第５のテンソル積
演算器と、（２，４），（２，５），（２，６），
（２，７），（３，４），（３，５），（３，６），
（３，７）を入力とした、第２の２×２係数行列と第１
の４×４係数行列による第６のテンソル積演算器と、
（４，０），（４，１），（５，０），（５，１），
（６，０），（６，１），（７，０），（７，１）を入
力とした、第１の４×４係数行列と第１の２×２係数行
列による第７のテンソル積演算器と、（４，２），
（４，３），（５，２），（５，３），（６，２），
（６，３），（７，２），（７，３）を入力とした、第
１の４×４係数行列と第２の２×２係数行列による第８
のテンソル積演算器と、（４，４），（４，５），
（４，６），（４，７），（５，４），（５，５），
（５，６），（５，７），（６，４），（６，５），
（６，６），（６，７），（７，４），（７，５），
（７，６），（７，７）を入力とした、第１の４×４係
数行列と第１の４×４係数行列による第９のテンソル積
演算器とからなる第３のステージとから構成される２次
元ＤＣＴ回路。 - 【請求項２】 ８点×８点の２次元逆ＤＣＴを計算する
２次元ＤＣＴ回路において、 第１ステージと、前記第１ステージの出力を入力とする
第２ステージと、前記第２ステージの出力を入力とする
第３ステージとを含み、 前記第１ステージは１６個の２次元バタフライ演算回路
を含み、前記第１ステージの２次元バタフライ演算回路
の各々は、第１の入力と第２の入力の加算結果を第１の
出力とし、第１の入力から第２の入力を減算したものを
第２の出力とする第１及び第２のバタフライ演算回路
と、前記第１のバタフライ演算回路の第１の出力を第１
の入力とし、前記第２のバタフライ演算回路の第１の出
力を第２の入力とし、第１の入力と第２の入力の加算結
果を第１の出力とし、第１の入力から第２の入力を減算
したものを第２の出力とする第３のバタフライ演算回路
と、前記第１のバタフライ演算回路の第２の出力を第１
の入力とし、前記第２のバタフライ演算回路の第２の出
力を第２の入力とし、第１の入力と第２の入力の加算結
果を第１の出力とし、第１の入力から第２の入力を減算
したものを第２の出力とする第４のバタフライ演算回路
とを含み、前記第３のバタフライ演算回路の第１の出力
を第１の出力とし、前記第４のバタフライ演算回路の第
１の出力を第２の出力とし、前記第３のバタフライ演算
回路の第２の出力を第３の出力とし、前記第４のバタフ
ライ演算回路の第２の出力を第４の出力とし、ｉ（ｉは
０から７までの整数）を垂直方向のアドレスとするとと
もにｊ（ｊは０から７までの整数）を水平方向のアドレ
スとして入力および中間データの格納を行う点を（ｉ，
ｊ）としたとき、ｉを０から３、ｊを０から３とした全
ての組み合わせに対して、（ｉ，ｊ）を前記第１のバタ
フライ演算回路の第１の入力とし、（ｉ，７−ｊ）を前
記第１のバタフライ演算回路の第２の入力とし、（７−
ｉ，ｊ）を前記第２のバタフライ演算回路の第１の入力
とし、（７−ｉ，７−ｊ）を前記第２のバタフライ演算
回路の第２の入力とし、第１の出力を（ｉ，ｊ）に格納
し、第２の出力を（ｉ，７−ｊ）に格納し、第３の出力
を（７−ｉ，ｊ）に格納し、第４の出力を（７−ｉ，７
−ｊ）に格納するものであり、 前記第２ステージは、４個の２次元バタフライ演算回
路、８個の第１の種のバタフライ演算回路、及び８個の
第２の種のバタフライ演算回路を含み、前記第２ステー
ジの２次元バタフライ演算回路の各々は、第１及び第２
のバタフライ演算回路を含み、ｉを０から１、ｊを０か
ら１とした全ての組み合わせに対して、（ｉ，ｊ）を前
記第２ステージの第１のバタフライ演算回路の第１の入
力とし、（ｉ，３−ｊ）を該第１のバタフライ演算回路
の第２の入力とし、（３−ｉ，ｊ）を前記第２ステージ
の第２のバタフライ演算回路の第１の入力とし、（３−
ｉ，３−ｊ）を該第２のバタフライ演算回路の第２の入
力とし、第１の出力を（ｉ，ｊ）に格納し、第２の出力
を（ｉ，３−ｊ）に格納し、第３の出力を（３−ｉ，
ｊ）に格納し、第４の出力を（３−ｉ，３−ｊ）に格納
するものであり、前記第１の種のバタフライ演算回路の
各々は、ｉを０または１とし、ｊを４から７とした全て
の組み合わせに対して、（ｉ，ｊ）を第１の入力とし、
（３−ｉ，ｊ）を第２の入力とし、第１の出力を（ｉ，
ｊ）に格納し、第２の出力を（３−ｉ，ｊ）に格納する
ものであり、前記第２の種のバタフライ演算回路の各々
は、ｉを４から７とし、ｊを０または１とした全ての組
み合わせに対して、（ｉ，ｊ）を第１の入力とし、
（ｉ，３−ｊ）を第２の入力とし、第１の出力を（ｉ，
ｊ）に格納し、第２の出力を（ｉ，３−ｊ）に格納する
ものであり、 前記第３ステージは、（０，０），（０，１），（１，
０），（１，１）を入力として第１の２×２係数行列と
第１の２×２係数行列によるテンソル積を求める第１の
テンソル積演算器と、（０，２），（０，３），（１，
２），（１，３）を入力として第１の２×２係数行列と
第２の２×２係数行列によるテンソル積を求める第２の
テンソル積演算器と、（２，０），（２，１），（３，
０），（３，１）を入力として第２の２×２係数行列と
第１の２×２係数行列によるテンソル積を求める第３の
テンソル積演算器と、（２，２），（２，３），（３，
２），（３，３）を入力として第２の２×２係数行列と
第２の２×２係数行列によるテンソル積を求める第４の
テンソル積演算器と、（０，４），（０，５），（０，
６），（０，７），（１，４），（１，５），（１，
６），（１，７）を入力として第１の２×２係数行列と
第１の４×４係数行列によるテンソル積を求める第５の
テンソル積演算器と、（２，４），（２，５），（２，
６），（２，７），（３，４），（３，５），（３，
６），（３，７）を入力として第２の２×２係数行列と
第１の４×４係数行列によるテンソル積を求める第６の
テンソル積演算器と、（４，０），（４，１），（５，
０），（５，１），（６，０），（６，１），（７，
０），（７，１）を入力として第１の４×４係数行列と
第１の２×２係数行列によるテンソル積を求める第７の
テンソル積演算器と、（４，２），（４，３），（５，
２），（５，３），（６，２），（６，３），（７，
２），（７，３）を入力として第１の４×４係数行列と
第２の２×２係数行列によるテンソル積を求める第８の
テンソル積演算器と、（４，４），（４，５），（４，
６），（４，７），（５，４），（５，５），（５，
６），（５，７），（６，４），（６，５），（６，
６），（６，７），（７，４），（７，５），（７，
６），（７，７）を入力として第１の４×４係数行列と
第１の４×４係数行列によるテンソル積を求める第９の
テンソル積演算器とを含むことを特徴とする２次元ＤＣ
Ｔ回路。 - 【請求項３】 ８点×８点の２次元逆ＤＣＴを計算する
方法において、 所定の演算を行う第１ステージと、前記第１ステージの
出力に基づいて演算する第２ステージと、前記第２ステ
ージの出力に基づいて演算する第３ステージとを含み、 前記第１ステージでは第１から第１６の２次元バタフラ
イ演算を行い、前記第１ステージの２次元バタフライ演
算の各々は、第１の入力と第２の入力の加算結果を第１
の出力とし、第１の入力から第２の入力を減算したもの
を第２の出力とする第１及び第２のバタフライ演算を行
うことと、前記第１のバタフライ演算の第１の出力を第
１の入力とし、前記第２のバタフライ演算の第１の出力
を第２の入力とし、第１の入力と第２の入力の加算結果
を第１の出力とし、第１の入力から第２の入力を減算し
たものを第２の出力とする第３のバタフライ演算を行う
ことと、前記第１のバタフライ演算の第２の出力を第１
の入力とし、前記第２のバタフライ演算の第２の出力を
第２の入力とし、第１の入力と第２の入力の加算結果を
第１の出力とし、第１の入力から第２の入力を減算した
ものを第２の出力とする第４のバタフライ演算を行うこ
ととを含み、前記第３のバタフライ演算の第１の出力を
第１の出力とし、前記第４のバタフライ演算の第１の出
力を第２の出力とし、前記第３のバタフライ演算の第２
の出力を第３の出力とし、前記第４のバタフライ演算の
第２の出力を第４の出力とし、ｉ（ｉは０から７までの
整数）を垂直方向のアドレスとするとともにｊ（ｊは０
から７までの整数）を水平方向のアドレスとして入力お
よび中間データの格納を行う点を（ｉ，ｊ）としたと
き、ｉを０から３、ｊを０から３とした全ての組み合わ
せに対して、（ｉ，ｊ）を前記第１のバタフライ演算の
第１の入力とし、（ｉ，７−ｊ）を前記第１のバタフラ
イ演算の第２の入力とし、（７−ｉ，ｊ）を前記第２の
バタフライ演算の第１の入力とし、（７−ｉ，７−ｊ）
を前記第２のバタフライ演算の第２の入力とし、第１の
出力を（ｉ，ｊ）に格納し、第２の出力を（ｉ，７−
ｊ）に格納し、第３の出力を（７−ｉ，ｊ）に格納し、
第４の出力を（７−ｉ，７−ｊ）に格納し、 前記第２ステージでは、第１から第４の２次元バタフラ
イ演算、第１から第８の第１の種のバタフライ演算、及
び第１から第８の第２の種のバタフライ演算を行い、前
記第２ステージの２次元バタフライ演算の各々は、第１
及び第２のバタフライ演算を含み、ｉを０から１、ｊを
０から１とした全ての組み合わせに対して、（ｉ，ｊ）
を前記第２ステージの第１のバタフライ演算の第１の入
力とし、（ｉ，３−ｊ）を該第１のバタフライ演算の第
２の入力とし、（３−ｉ，ｊ）を前記第２ステージの第
２のバタフライ演算の第１の入力とし、（３−ｉ，３−
ｊ）を該第２のバタフライ演算の第２の入力とし、第１
の出力を（ｉ，ｊ）に格納し、第２の出力を（ｉ，３−
ｊ）に格納し、第３の出力を（３−ｉ，ｊ）に格納し、
第４の出力を（３−ｉ，３−ｊ）に格納するものであ
り、前記第１の種のバタフライ演算の各々は、ｉを０ま
たは１とし、ｊを４から７とした全ての組み合わせに対
して、（ｉ，ｊ）を第１の入力とし、（３−ｉ，ｊ）を
第２の入力とし、第１の出力を（ｉ，ｊ）に格納し、第
２の出力を（３−ｉ，ｊ）に格納するものであり、前記
第２の種のバタフライ演算の各々は、ｉを４から７と
し、ｊを０または１とした全ての組み合わせに対して、
（ｉ，ｊ）を第１の入力とし、（ｉ，３−ｊ）を第２の
入力とし、第１の出力を（ｉ，ｊ）に格納し、第２の出
力を（ｉ，３−ｊ）に格納するものであり、 前記第３ステージは、（０，０），（０，１），（１，
０），（１，１）を入力として第１の２×２係数行列と
第１の２×２係数行列によるテンソル積を求めること
と、（０，２），（０，３），（１，２），（１，３）
を入力として第１の２×２係数行列と第２の２×２係数
行列によるテンソル積を求めることと、（２，０），
（２，１），（３，０），（３，１）を入力として第２
の２×２係数行列と第１の２×２係数行列によるテンソ
ル積を求めることと、（２，２），（２，３），（３，
２），（３，３）を入力として第２の２×２係数行列と
第２の２×２係数行列によるテンソル積を求めること
と、（０，４），（０，５），（０，６），（０，
７），（１，４），（１，５），（１，６），（１，
７）を入力として第１の２×２係数行列と第１の４×４
係数行列によるテンソル積を求めることと、（２，
４），（２，５），（２，６），（２，７），（３，
４），（３，５），（３，６），（３，７）を入力とし
て第２の２×２係数行列と第１の４×４係数行列による
テンソル積を求めることと、（４，０），（４，１），
（５，０），（５，１），（６，０），（６，１），
（７，０），（７，１）を入力として第１の４×４係数
行列と第１の２×２係数行列によるテンソル積を求める
ことと、（４，２），（４，３），（５，２），（５，
３），（６，２），（６，３），（７，２），（７，
３）を入力として第１の４×４係数行列と第２の２×２
係数行列によるテンソル積を求めることと、（４，
４），（４，５），（４，６），（４，７），（５，
４），（５，５），（５，６），（５，７），（６，
４），（６，５），（６，６），（６，７），（７，
４），（７，５），（７，６），（７，７）を入力とし
て第１の４×４係数行列と第１の４×４係数行列による
テンソル積を求めることとを含むことを特徴とする２次
元ＤＣＴ計算方法。
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Non-Patent Citations (1)
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|---|
| 情報処理学会第３４回（昭和６２年前期）全国大会講演論文集（▲Ｉ▼）、第３０５−３０６頁「６Ｑ−２：ＶＰＰシステムにおける画像処理」 |
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