JP2776325B2 - Duty measurement circuit - Google Patents
Duty measurement circuitInfo
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Description
【0001】[0001]
【発明が属する技術分野】本発明はデューティ計測回路
に関し、特にディジタル回線の終端回路において、RZ
(Return to Zero)符号により符号化された受信信号の
クロック抽出部の監視のためのデューティ計測回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a duty measuring circuit, and more particularly to a digital circuit terminating circuit in a RZ circuit.
The present invention relates to a duty measurement circuit for monitoring a clock extraction unit of a received signal encoded by a (Return to Zero) code.
【0002】[0002]
【従来の技術】この種の従来のデューティ測定回路は、
アナログ回路を含んで構成されるか、あるいは、より高
周波のクロック信号を用いて受信抽出クロックの立ち上
がり点と立ち下がり点との間の時間をカウンタ回路によ
り計測するというようなディジタル方式による構成とさ
れていた。2. Description of the Related Art A conventional duty measuring circuit of this kind is constructed as follows.
Either an analog circuit is included, or a digital system is used in which a counter circuit measures the time between the rising and falling points of the received extracted clock using a higher frequency clock signal. I was
【0003】[0003]
【発明が解決しようとする課題】従来のデューティ計測
回路においては、例えば低域通過フィルタ等のアナログ
回路を用いる場合、高周波信号のデューティ計測には過
渡応答性の点で問題がある他、さらに回路部品の特性の
バラツキ等による調整が必要とされるという問題を有し
ている。In a conventional duty measuring circuit, when an analog circuit such as a low-pass filter is used, the duty measurement of a high-frequency signal has a problem in terms of transient responsiveness. There is a problem that adjustment is required due to variations in the characteristics of the parts.
【0004】また、ディジタル方式で構成する場合に
は、受信抽出クロックよりもより高周波の発振器、及び
高い動作周波数で作動可能なカウンタ回路等が必要とさ
れ、周波数によっては高価になるという問題があった。Further, in the case of the digital system, an oscillator having a higher frequency than the reception extraction clock, a counter circuit operable at a high operation frequency, and the like are required. Was.
【0005】従って、本発明は、上記問題点を解消し、
ディジタル回線終端回路のRZ符号により符号化された
受信信号のクロック抽出部の監視において好適に適用可
能とされ、高周波数の発振器を必要とせずにデューティ
の計測を可能とするデューティ計測回路を提供すること
を目的とする。Accordingly, the present invention has solved the above problems,
Provided is a duty measurement circuit that is suitably applicable to monitoring of a clock extraction unit of a reception signal encoded by an RZ code of a digital line termination circuit and that can measure a duty without requiring a high-frequency oscillator. The purpose is to:
【0006】[0006]
【課題を解決するための手段】本発明のデューティ計測
回路は、ディジタル回線の終端装置における、回線上で
RZ符号により符号化された信号の受信部のデューティ
計測回路において、受信信号の1ビット長分の周期をT
として、基準クロックに対して、kT/n(但し、nは
分解能、k=1、2、…、n)だけそれぞれ遅延してな
るn本の多相クロックを生成して送出する多相クロック
生成回路と、前記多相クロック生成回路により生成され
た前記多相クロックを入力とし、該n本の多相クロック
で規定される時点での受信RZ信号の論理レベルを検出
し、該論理レベルが予め定められた値と一致した時には
正常検出信号を、不一致の時には異常検出信号をそれぞ
れ出力する複数(n個)の検出回路と、前記n本の多相
クロックに対する前記複数の検出回路の出力結果を受信
し、n個の検出結果のうち正常検出信号が時間軸上m個
(但し、m≦n)連続して検出された場合、このmと前
記nから、前記受信信号のデューティを判別して符号化
するデューティ判別回路と、を備えたことを特徴とする
デューティ計測回路を提供する。SUMMARY OF THE INVENTION A duty measuring circuit according to the present invention comprises a 1-bit length of a received signal in a duty measuring circuit of a receiving section of a signal coded by an RZ code on a line in a digital line terminating device. The cycle of minutes is T
Multiphase clock generation for generating and sending out n polyphase clocks each delayed by kT / n (where n is the resolution, k = 1, 2,..., N) with respect to the reference clock Circuit and the multi-phase clock generated by the multi-phase clock generation circuit , and the n multi-phase clocks
Detecting a logic level of the received RZ signal at the time in defined, sometimes normal detection signal matches the value logical level predetermined plurality of outputs sometimes abnormality detection signal mismatch (n pieces) And the output results of the plurality of detection circuits for the n multi-phase clocks are received, and among the n detection results, m normal detection signals are detected on the time axis.
(However, m ≦ n) If detected continuously , this m and the previous
And a duty determination circuit that determines and encodes the duty of the received signal from n .
【0007】本発明によれば、被測定信号の周期をTと
して、基準クロックに対して互いに所定の位相(=kT
/n、但し、k=1、2、…n)分シフトされてなる複
数(n個)のクロックを生成出力するクロック生成手段
と、前記複数のクロックの各クロックで定められる時点
で、前記被測定信号に対して予め定められた値と一致す
るか否かの検出を行なう検出手段と、前記複数のクロッ
クに対する前記検出手段の検出結果に基づき前記被測定
信号のデューティを求める判別手段と、を備えたことに
より、例えば基準クロックを信号遅延手段により所定の
位相分遅延させてなる多相クロックの各クロックのエッ
ジにて被測定信号のパルスの有無を検出し、この検出結
果により一パルス周期におけるパルス持続時間を求める
ことを可能とし、高周波信号のデューティをディジタル
方式で測定する際に問題とされた、より高周波のクロッ
クを生成するための発振器及び該クロックによりパルス
信号の立ち上がりと立ち下がりの間の期間(パルス持続
時間)を計数するためのカウンタ等を不要として、デュ
ーティを測定することができる。According to the present invention, the period of the signal under measurement is represented by T.
And a predetermined phase (= kT) with respect to the reference clock.
/ N, where k = 1, 2,... N), a clock generating means for generating and outputting a plurality of (n) clocks shifted by k, and a time point determined by each of the plurality of clocks
At a value that matches a predetermined value for the signal under measurement .
Detecting means for detecting whether or not the reference clock is signal delay means for detecting the duty of the signal under measurement based on the detection result of the detecting means for the plurality of clocks. By detecting the presence or absence of a pulse of the signal under measurement at each clock edge of the multi-phase clock delayed by a predetermined phase, it is possible to obtain the pulse duration in one pulse cycle based on the detection result, An oscillator for generating a higher frequency clock, which has been a problem when digitally measuring the duty of the pulse signal, and for counting the period (pulse duration) between the rise and fall of the pulse signal using the clock. The duty can be measured without using a counter or the like.
【0008】[0008]
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。Embodiments of the present invention will be described below with reference to the drawings.
【0009】図1は本発明の一実施形態の構成を示すブ
ロック線図である。また、図2は、本発明の一実施形態
を説明するためのタイミング波形図を示し、AMI(Al
ternation Mark Inversion)受信信号と多相クロックに
よる判定結果を示している。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. FIG. 2 is a timing waveform chart for explaining an embodiment of the present invention, and AMI (Al
(ternation Mark Inversion) shows a determination result based on a received signal and a multiphase clock.
【0010】図1を参照して、多相クロック生成回路1
では、発振器5で生成される基準クロックを入力し、n
個の遅延回路等を用いて、基準クロックに対しそれぞれ
Δφ=kT/n(但し、Tは受信信号の1ビット長、n
は分解能、k=1、2、…、n)だけ遅延したn本の多
相クロックを生成する。Referring to FIG. 1, multi-phase clock generation circuit 1
Then, the reference clock generated by the oscillator 5 is input, and n
Δφ = kT / n (where T is one bit length of the received signal, n
Generates n polyphase clocks delayed by the resolution k = 1, 2,..., N).
【0011】第1〜第nのパターン検出回路2-1〜2-n
は、多相クロック生成回路1より生成された多相クロッ
クをそれぞれ入力し、該入力したクロックのエッジにお
ける受信信号中のパターン(論理レベル)の検出を行
う。First to n-th pattern detection circuits 2-1 to 2-n
Input the multi-phase clocks generated by the multi-phase clock generation circuit 1 and input the multi-phase clocks to the edges of the input clocks .
It takes to detect a pattern in the received signal (logic level).
【0012】第1〜第nのパターン検出回路2-1〜2-n
は、パターン検出時には正常検出信号を、パターン非検
出時には異常検出信号を出力する。First to n-th pattern detection circuits 2-1 to 2-n
Outputs a normal detection signal when a pattern is detected, and outputs an abnormal detection signal when a pattern is not detected.
【0013】デューティ判別回路3では、n本の多相ク
ロックに対する第1〜第nのパターン検出回路2-1〜2-n
の出力結果を受信し、n個のパターン検出結果のうちで
連続した正常検出信号の数に基づき、受信信号のデュー
ティを判別する。The duty discriminating circuit 3 includes first to n-th pattern detecting circuits 2-1 to 2-n for n polyphase clocks.
And the duty of the received signal is determined based on the number of continuous normal detection signals among the n pattern detection results.
【0014】デューティ判別回路3にて判別された受信
信号のデューティ値は、好ましくは所定のディジタル符
号に符号化されて次段の回路4に通知され、回線終端装
置において、該回路4は受信AMI信号とデューティ値
を入力し、受信信号波形のデューティ値により所定の回
路動作を行なう。The duty value of the received signal determined by the duty determination circuit 3 is preferably encoded into a predetermined digital code and notified to the next stage circuit 4. In the line termination device, the circuit 4 receives the received AMI signal. A signal and a duty value are input, and a predetermined circuit operation is performed based on the duty value of the received signal waveform.
【0015】図2のタイミング波形図を参照して、第i
相クロックを入力する第iのパターン検出回路は異常検
出信号を出力し(すなわちクロック入力時点でパターン
無)、第i+1相クロックから第j相クロックをそれぞ
れ入力する第i+1のパターン検出回路から第jのパタ
ーン検出回路までについては受信AMI信号に対して正
常検出信号を連続して出力しており(すなわちクロック
入力時点でパターン有)、第j+1相クロックを入力す
る第j+1のパターン検出回路では再び異常検出信号を
出力していることから、有効信号のデューティ率(例え
ば(j−i)/n)を求めることができる。Referring to the timing waveform diagram of FIG.
The i-th pattern detection circuit that inputs the phase clock outputs an abnormality detection signal (that is, no pattern exists at the time of clock input), and the i-th pattern detection circuit that inputs the i-th phase clock to the j-th phase clock outputs the j-th pattern detection circuit. The normal detection signal is continuously output with respect to the received AMI signal up to the pattern detection circuit (that is, there is a pattern at the time of clock input), and the j + 1-th pattern detection circuit that inputs the (j + 1) th phase clock again becomes abnormal. Since the detection signal is output, the duty ratio (for example, (ji) / n) of the effective signal can be obtained.
【0016】なお、上記実施形態では、回線終端装置に
おける受信信号のデューティ測定回路について説明した
が、本発明は、上記態様に限定されるものでなく、一般
の被測定信号(パルス列)においてパルス周期に対する
パルス持続期間を計測する装置にも適用されることは勿
論である。In the above embodiment, the circuit for measuring the duty of the received signal in the line termination device has been described. However, the present invention is not limited to the above embodiment, and the pulse period of a general signal to be measured (pulse train) is not limited thereto. Of course, the present invention is also applied to a device for measuring the pulse duration for the pulse width.
【0017】[0017]
【発明の効果】以上説明したように、本発明によれば、
多相クロックによりデューティを計測するように構成し
たことにより、高い周波数の発振器を必要とせずにデュ
ーティの計測が可能となる。このため、本発明は、回線
終端装置において、受信信号のデューティにより異なっ
た動作を行なう回路の選択部に好適に用いられる。As described above, according to the present invention,
Since the duty is measured by the multi-phase clock, the duty can be measured without requiring a high-frequency oscillator. For this reason, the present invention is suitably used in a line terminating device for a selector of a circuit that performs different operations depending on the duty of a received signal.
【図1】本発明のデューティ計測回路の一実施形態の構
成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of an embodiment of a duty measurement circuit according to the present invention.
【図2】本発明のデューティ計測回路の一実施形態にお
けるAMI受信信号と多相クロックによる判定結果を説
明するためのタイミング波形図である。FIG. 2 is a timing waveform chart for explaining a determination result based on an AMI reception signal and a multiphase clock in one embodiment of the duty measurement circuit of the present invention.
1 多相クロック生成回路 2-1〜2-n パターン検出回路 3 デューティ判別回路 4 次段の回路 5 発振器 Reference Signs List 1 polyphase clock generation circuit 2-1 to 2-n pattern detection circuit 3 duty discrimination circuit 4 next stage circuit 5 oscillator
Claims (4)
上でRZ符号により符号化された信号の受信部のデュー
ティ計測回路において、受信信号の1ビット長分の周期をTとして、 基準クロッ
クに対して、kT/n(但し、nは分解能、k=1、
2、…、n)だけそれぞれ遅延してなるn本の多相クロ
ックを生成して送出する多相クロック生成回路と、 前記多相クロック生成回路により生成された前記多相ク
ロックを入力とし、該n本の多相クロックで規定される
時点での受信RZ信号の論理レベルを検出し、該論理レ
ベルが予め定められた値と一致した時には正常検出信号
を、不一致の時には異常検出信号をそれぞれ出力する複
数(n個)数の検出回路と、 前記n本の多相クロックに対する前記複数の検出回路の
出力結果を受信し、n個の検出結果のうち正常検出信号
が時間軸上m個(但し、m≦n)連続して検出された場
合、このmと前記nから、前記受信信号のデューティを
判別して符号化するデューティ判別回路と、 を備えたことを特徴とするデューティ計測回路。A duty measuring circuit in a receiving unit for receiving a signal encoded by an RZ code on a line in a digital line terminating device, wherein T is a period corresponding to one bit length of the received signal , , KT / n (where n is the resolution, k = 1,
A multi-phase clock generation circuit for generating and transmitting n multi-phase clocks each delayed by 2,..., N), and the multi-phase clock generated by the multi-phase clock generation circuit as inputs. Defined by n polyphase clocks
Detecting a logic level of the received RZ signal at the time, said logical relay
Sometimes normal detection signal level matches the predetermined value, double that output the sometimes abnormality detection signal mismatch
Receiving a number (n) of detection circuits; and an output result of the plurality of detection circuits with respect to the n multi-phase clocks, and a normal detection signal among the n detection results
Is continuously detected on the time axis m (where m ≦ n)
If the duty measuring circuit from this m the n, a duty determination circuit for encoding to determine the duty cycle of the received signal, comprising the.
クに対して互いに所定の位相(=kT/n、但し、k=
1,2,…n)分シフトされてなる複数(n個)のクロ
ックを生成出力するクロック生成手段と、 前記複数のクロックの各クロックで定められる時点で、
前記被測定信号に対して予め定められた値と一致するか
否かの検出を行なう検出手段と、 前記複数のクロックに対する前記検出手段の検出結果に
基づき前記被測定信号のデューティを求める判別手段
と、 を備えたことを特徴とするデューティ計測回路。2. A period of a signal to be measured is defined as T, and a predetermined phase (= kT / n, where k =
Clock generating means for generating and outputting a plurality of (n) clocks shifted by 1, 2,... N), and at a time determined by each of the plurality of clocks,
Whether the measured signal matches a predetermined value
Duty measuring circuit for detection means for whether or not the detection and determination means for determining a duty cycle of the signal under test based on a detection result of said detecting means with respect to said plurality of clock, comprising the.
数のクロックのうちの一のクロックを入力し、前記クロ
ック信号に基づき、前記被測定信号のパルス波形が、該
パルス信号の立ち上がりと立ち下がりの間の期間であ
る、所定のパルス持続時間を有するか否かを検出するた
めの検出手段を複数備えてなり、 前記判別手段が前記複数の検出手段の検出結果に基づ
き、前記被測定信号のパルス持続時間とパルス周期との
比を算出することを特徴とする請求項2記載のデューテ
ィ計測回路。Wherein said detecting means, said type a single clock among the plurality of clock signal to be measured, on the basis of the clock signal, the pulse waveform of the signal under measurement, the
The period between the rise and fall of the pulse signal
To detect if it has a predetermined pulse duration .
A plurality of detecting means for calculating a ratio between a pulse duration and a pulse period of the signal under measurement based on detection results of the plurality of detecting means. The duty measurement circuit described.
の一パルス周期分に相当する時間を予め定めた所定の個
数(n)で等分割してなる位相遅延を互いに有する多相
クロックを基準クロックから生成することを特徴とする
請求項2又は3記載のデューティ計測回路。4. A multi-phase clock having a phase delay obtained by equally dividing a time corresponding to one pulse period of the signal under measurement by a predetermined number (n). The duty measurement circuit according to claim 2, wherein the duty measurement circuit generates the duty measurement from a clock.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24090495A JP2776325B2 (en) | 1995-08-25 | 1995-08-25 | Duty measurement circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24090495A JP2776325B2 (en) | 1995-08-25 | 1995-08-25 | Duty measurement circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0961473A JPH0961473A (en) | 1997-03-07 |
JP2776325B2 true JP2776325B2 (en) | 1998-07-16 |
Family
ID=17066411
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24090495A Expired - Lifetime JP2776325B2 (en) | 1995-08-25 | 1995-08-25 | Duty measurement circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2776325B2 (en) |
-
1995
- 1995-08-25 JP JP24090495A patent/JP2776325B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0961473A (en) | 1997-03-07 |
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---|---|---|---|
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