JP2774715B2 - Dot matrix display device and method of writing to multiplex display RAM in the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ＬＥＤドットマトリク
ス表示装置又はその他のマトリックス構造を持つ表示装
置に係り、特に表示ドットの１ドット中に２色以上の配
色がある構造又は表示ドットの１ドットにブリンク（点
滅）表示等のアトリビュート（属性）が１項目以上ある
構造のドットマトリクス表示装置に対して、表示ＲＡＭ
が表示ドット１ドットに１ビット対応するビットマップ
形式で、その配色毎に又はアトリビュート毎に表示ＲＡ
Ｍを１個対応させて、しかもそれら複数の表示ＲＡＭが
ＣＰＵから多重化されているドットマトリクス表示装置
及びそれにおける多重化表示ＲＡＭの書き込み方式に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LED dot matrix display device and other display devices having a matrix structure, and more particularly to a structure in which two or more colors are arranged in one display dot or one display dot. In a dot matrix display device having at least one attribute such as blinking (blinking) display, a display RAM
Is a bitmap format corresponding to one bit of a display dot, and is displayed for each color or attribute.
The present invention relates to a dot matrix display device in which a plurality of display RAMs are multiplexed from a CPU in correspondence with one M and a writing method of a multiplexed display RAM in the dot matrix display device.

【０００２】[0002]

【従来の技術】従来のドットマトリクス表示装置につい
て、ＬＥＤドットマトリクス表示装置を例に取り、図１
１の回路構成ブロック図を使って説明する。図１１の表
示装置の場合のメモリ・マッピングは図１３に示す如く
である。2. Description of the Related Art FIG. 1 shows a conventional dot matrix display device using an LED dot matrix display device as an example.
1 will be described with reference to a circuit configuration block diagram of FIG. The memory mapping for the display device of FIG. 11 is as shown in FIG.

【０００３】従来のＬＥＤドットマトリックス表示装置
における各構成部分について説明すると、ＣＰＵ１は、
アドレス・バスを介してアクセスする装置を特定し、例
えば、記憶装置等（図示せず）内のデータにアクセス
し、更にＣＰＵ１はアドレス・バスによりマルチプレク
サ（ＭＰＸ）３のアドレスを指定して、バス・ドライバ
４を開にして記憶装置等から画像データを表示ＲＡＭ
（Ｖ−ＲＡＭ）７へ書き込むようになっている。[0003] Explaining each component in a conventional LED dot matrix display device, the CPU 1
A device to be accessed via an address bus is specified, for example, data in a storage device or the like (not shown) is accessed. Further, the CPU 1 designates an address of a multiplexer (MPX) 3 by an address bus, and Opening the driver 4 and displaying image data from a storage device or the like RAM
(V-RAM) 7.

【０００４】ＭＰＸ３は、ＣＰＵ１と画面コントローラ
２の切替器となっており、ＣＰＵ１がＶ−ＲＡＭ７に動
作する時はバス・ドライバ４は開となってＶ−ＲＡＭ７
に画像データを書き込むことになり、また、画面コント
ローラ２がＶ−ＲＡＭ７に動作する時はバス・ドライバ
４は閉となってＭＰＸ３は画面コントローラ２とＶ−Ｒ
ＡＭ７とを接続するようになっている。The MPX 3 is a switch between the CPU 1 and the screen controller 2. When the CPU 1 operates on the V-RAM 7, the bus driver 4 is opened and the V-RAM 7 is opened.
When the screen controller 2 operates on the V-RAM 7, the bus driver 4 is closed and the MPX 3 communicates with the screen controller 2 and the VR.
AM7 is connected.

【０００５】発振器５から発振されたクロックは、伝送
用分周器１０で１／８倍にされ、その後一方はパラレル
／シリアル変換器（Ｐ／Ｓ変換器）８に出力され、他方
は画面コントローラ用分周器６で１／８倍のクロックに
変換されて画面コントローラ２に出力される。画面コン
トローラ２は、入力されるクロックのタイミングにより
ＭＰＸ３を介してＶ−ＲＡＭ７にＣＰＵ１から与えられ
た表示アドレスを出力する。[0005] The clock oscillated from the oscillator 5 is multiplied by 1/8 by the transmission frequency divider 10, and then one is output to a parallel / serial converter (P / S converter) 8, and the other is a screen controller. The clock is converted into a 1 / 8-times clock by the frequency divider 6 and output to the screen controller 2. The screen controller 2 outputs the display address given from the CPU 1 to the V-RAM 7 via the MPX 3 at the timing of the input clock.

【０００６】Ｖ−ＲＡＭ７は、画面コントローラ２から
ＭＰＸ３を通してＬＥＤ表示部９へ表示すべき内容に対
応する表示アドレスを順次受け取ることで、表示アドレ
スに対応した画像データを伝送用分周器１０の出力タイ
ミングでＰ／Ｓ変換器８を経由してＬＥＤ表示部９に出
力し、表示するものである。The V-RAM 7 sequentially receives display addresses corresponding to contents to be displayed on the LED display unit 9 from the screen controller 2 through the MPX 3, and outputs image data corresponding to the display addresses to the output of the transmission frequency divider 10. It is output to the LED display unit 9 via the P / S converter 8 at the timing and displayed.

【０００７】ＬＥＤ表示部９は、内部に表示ドット数に
一致する横１ラスタ分のシフト・レジスタを有してお
り、これを全ラスタ分スキャンさせて全表示画面を構成
するようになっている。そして、画面コントローラ２
は、このＬＥＤ表示部９のタイミングに合わせてクロッ
ク、表示アドレス、ラッチ信号をＬＥＤ表示部９へ送り
出し、ＬＥＤ表示部９の表示画面を制御するものであ
る。The LED display section 9 has therein a shift register for one horizontal raster corresponding to the number of display dots, and scans this for all rasters to constitute an entire display screen. . And screen controller 2
Sends a clock, a display address, and a latch signal to the LED display unit 9 in accordance with the timing of the LED display unit 9, and controls the display screen of the LED display unit 9.

【０００８】更に、図１２に２色発光（赤：Ｒ、緑：
Ｇ、黄：ＲＧ同時点灯）のドットマトリクス表示装置の
場合における表示部周辺回路の回路構成ブロック図を示
して説明する。尚、この場合のメモリ・マッピングは図
１４に示す。Further, FIG. 12 shows two-color light emission (red: R, green:
A description will be given with reference to a circuit configuration block diagram of a peripheral circuit of a display unit in the case of a dot matrix display device of (G, yellow: RG simultaneous lighting). FIG. 14 shows the memory mapping in this case.

【０００９】ＬＥＤ表示部９へは、Ｖ−ＲＡＭ(R)7R の
内容は赤（Ｒ）のＬＥＤデータ（画像データ）として、
Ｖ−ＲＡＭ(G)7G の内容は緑（Ｇ）のＬＥＤデータとし
て表示されるものである。つまり、２色若しくは２色以
上を表示するために表示ＲＡＭが多重化されている。The contents of the V-RAM (R) 7R are displayed as red (R) LED data (image data) on the LED display section 9.
The contents of the V-RAM (G) 7G are displayed as green (G) LED data. That is, the display RAM is multiplexed to display two colors or two or more colors.

【００１０】ドットマトリックス状のＬＥＤ表示部９の
１ドットの中にはＲとＧの２つのＬＥＤチップが入って
いるためＲ、Ｇ両データがある場所はＲ、Ｇ両方発光し
て黄色として表示される。これによりＬＥＤ表示部９に
おいて文字や図として認識でき、しかも赤、緑、黄の鮮
やかな色を視認できる。Since two R and G LED chips are contained in one dot of the dot matrix-shaped LED display section 9, a place where both R and G data are present emits both R and G and is displayed as yellow. Is done. As a result, the LED display section 9 can recognize the characters and figures as well as visually recognize the vivid colors of red, green, and yellow.

【００１１】Ｖ−ＲＡＭ(R)7R 、Ｖ−ＲＡＭ(G)7G はマ
ルチプレクサ（ＭＰＸ）３を通し、画面コントローラ２
からＬＥＤ表示部９へ表示すべき内容に対応するアドレ
スを順次受け取ることで、Ｒデータをパラレル／シリア
ル（Ｐ／Ｓ）変換器(R)8R を経由し、Ｇデータをパラレ
ル／シリアル（Ｐ／Ｓ）変換器(G)8G を経由してそれぞ
れ出力するものである。The V-RAM (R) 7R and V-RAM (G) 7G pass through a multiplexer (MPX) 3 and a screen controller 2
, The address corresponding to the content to be displayed on the LED display unit 9 is sequentially received, the R data is passed through a parallel / serial (P / S) converter (R) 8R, and the G data is transferred to the parallel / serial (P / S). S) Output each via the converter (G) 8G.

【００１２】Ｒ、Ｇ２色発光のＬＥＤ表示部９は内部に
表示ドット数に一致する横１ラスタ分のシフト・レジス
タをＲ、Ｇ２色分持っており、これを全ラスタ分スキャ
ンさせることで全表示画面を構成している。画面コント
ローラ２は、このＬＥＤ表示部９のタイミングに合わせ
てクロック、表示アドレス、ラッチ信号を送り出し、表
示画面を制御するものである。The R and G two-color light emitting LED display unit 9 has shift registers for one horizontal raster corresponding to the number of display dots for R and G colors, and scans all rasters for all rasters. Make up the display screen. The screen controller 2 sends a clock, a display address, and a latch signal in accordance with the timing of the LED display unit 9 to control the display screen.

【００１３】そして、上記ＬＥＤドットマトリックス表
示装置における多重化Ｖ−ＲＡＭへのＬＥＤデータ書き
込み方式では、図１２の構成ブロック図に示しているよ
うに、Ｖ−ＲＡＭ(R)7R 、Ｖ−ＲＡＭ(G)7G のＣＳ（チ
ップセレクト）はデコーダ１１の出力部に接続されてお
り、またデコーダ１１の入力部は通常はアドレス・バス
とのＣＰＵ１のＭＥ（メモリーイネーブル）に接続され
ているため、ＣＰＵ１からデコーダ１１を介して各Ｖ−
ＲＡＭのアドレスに対するマッピングが一義的に決定し
ており、決して一方のＶ−ＲＡＭにＬＥＤデータを書き
込みに行っても他方のＶ−ＲＡＭに影響が及ばないよう
になっている。In the method of writing LED data to the multiplexed V-RAM in the LED dot matrix display device, as shown in the block diagram of FIG. 12, the V-RAM (R) 7R, V-RAM ( G) The 7G CS (chip select) is connected to the output of the decoder 11, and the input of the decoder 11 is normally connected to the address bus and the ME (memory enable) of the CPU 1, so that the CPU 1 From each V- through the decoder 11
The mapping with respect to the address of the RAM is uniquely determined, and even if the writing of the LED data to one V-RAM is performed, the other V-RAM is not affected.

【００１４】つまり、ＣＰＵ１からＶ−ＲＡＭ(R)7R 又
はＶ−ＲＡＭ(G)7G のいずれかを選択する選択信号が出
力され、その選択信号をデコーダ１１が解読し、ＬＥＤ
データがＶ−ＲＡＭに書き込み可能を指示する書き込み
可能指示信号をＶ−ＲＡＭ(R)7R 又はＶ−ＲＡＭ(G)7G
に与えて、バス・ドライバ４を介してデータ・バスから
書き込み可能指示信号が与えられたＶ−ＲＡＭにのみＬ
ＥＤデータが書き込まれるようになっている。That is, a selection signal for selecting either the V-RAM (R) 7R or the V-RAM (G) 7G is output from the CPU 1, and the decoder 11 decodes the selection signal and outputs the selected signal.
A write enable instruction signal indicating that data can be written to the V-RAM is sent to the V-RAM (R) 7R or V-RAM (G) 7G.
To the V-RAM to which a write enable instruction signal is applied from the data bus via the bus driver 4.
ED data is written.

【００１５】[0015]

【発明が解決しようとする課題】しかしながら、上記従
来の多重化Ｖ−ＲＡＭの書き込み方式では、ＬＥＤ表示
部９の表示が赤単色もしくは緑単色の表示の場合は問題
とならないが、２色発光の黄色の表示の場合は、例え
ば、Ｖ−ＲＡＭ(R)7R に書き込みでからＶ−ＲＡＭ(G)7
G に全く同一の内容を書き込まなければならないし、ま
たは、黄色の表示から一瞬に表示をクリアする時など
は、Ｖ−ＲＡＭ(R)7R を先ずクリアしてからＶ−ＲＡＭ
(G)7G をクリアしなければならず、つまり、黄色の表示
に関する動作は、図１１のＬＥＤドットマトリックス表
示装置と比べて２倍時間が掛かってしまうということに
なり、黄色に関する書き換え部分が多い場合などはその
処理スピードに於いて特定時間内に処理できなくなると
の問題点があった。However, in the above-described conventional multiplexed V-RAM writing method, there is no problem when the display of the LED display unit 9 is a monochromatic red display or a monochromatic green display. In the case of a yellow display, for example, after writing to the V-RAM (R) 7R, the V-RAM (G) 7
When exactly the same contents must be written to G or when the display is to be cleared instantly from the yellow display, the V-RAM (R) 7R must first be cleared and then the V-RAM
(G) 7G must be cleared, that is, the operation related to yellow display takes twice as long as the LED dot matrix display device of FIG. In some cases, there is a problem that processing cannot be performed within a specific time at the processing speed.

【００１６】そこで、多重化表示ＲＡＭへの画像データ
の書き込み時間を短縮し、単一の表示ＲＡＭと同じ時間
で書き込みができるドットマトリックス表示装置及びそ
れにおける多重化表示ＲＡＭへの書き込み方式が提案さ
れている。In view of the above, a dot matrix display device capable of shortening the time for writing image data to the multiplex display RAM and writing in the same time as a single display RAM and a method of writing to the multiplex display RAM have been proposed. ing.

【００１７】このドットマトリックス表示装置の構成を
図１５の回路図を使って説明する。図１５のドットマト
リックス表示装置は、図１２に示した回路図に於けるＣ
ＰＵ１とデコーダ１１、そしてＶ−ＲＡＭ(R)7R 、Ｖ−
ＲＡＭ(G)7G の接続だけを抜き出したものに、ＣＰＵ１
から唯一出力されるＣＳ（チップセレクト）信号を赤色
と緑色の混色である黄色表示等させるために、Ｖ−ＲＡ
Ｍ(R)7R 及びＶ−ＲＡＭ(G)7G 両方のＶ−ＲＡＭを同時
にアクティブにし、ＣＰＵ１からＶ−ＲＡＭ７へのアク
セスを１回行うだけでＲデータ、Ｇデータを同時に書き
込むことができる符号式多重ＣＳ出力器１２を回路構成
に加えたものである。回路構成上、符号式多重ＣＳ出力
器１２はＣＰＵのにＩ／Ｏにマッピングしてある。The structure of the dot matrix display will be described with reference to the circuit diagram of FIG. The dot matrix display device shown in FIG. 15 corresponds to the circuit shown in FIG.
PU1, decoder 11, V-RAM (R) 7R, V-
RAM (G) 7G extracted only connection, CPU1
V-RA in order to display a CS (chip select) signal that is only output from
M (R) 7R and V-RAM (G) 7G Both V-RAMs are activated at the same time, and the R-data and G-data can be simultaneously written by only one access from the CPU 1 to the V-RAM 7. The multiplex CS output device 12 is added to the circuit configuration. Due to the circuit configuration, the coded CS output unit 12 is mapped to I / O of the CPU.

【００１８】図１６は、符号式多重ＣＳ出力器１２の概
念図である。以下に符号式多重ＣＳ出力器１２について
の基本原理を説明する。符号式多重ＣＳ出力器１２に
は、１本の入力(CS-V-RAM-N)と２本の出力(CS-V-RAM
(R)'-N,CS-V-RAM(G)'-N) が設けられている。図１７
は、図１６の場合のメモリ・マッピング図である。FIG. 16 is a conceptual diagram of the coded CS output unit 12. The basic principle of the coded CS output unit 12 will be described below. The coded CS output unit 12 has one input (CS-V-RAM-N) and two outputs (CS-V-RAM-N).
(R) '-N, CS-V-RAM (G)'-N). FIG.
FIG. 17 is a memory mapping diagram in the case of FIG.

【００１９】符号式多重ＣＳ出力器１２は、１本の入力
に２本の出力の間には１本の入力から分岐させた後でス
イッチＳＷ１とスイッチＳＷ２を設けている。つまり、
各々の出力は入力に対して必ず、スイッチＳＷ１、ＳＷ
２をそれぞれ独立で通過する構成としている。このスイ
ッチＳＷの操作は、この場合、スイッチＳＷ１、スイッ
チＳＷ２に対して、００、０１、１０、１１（０：ＯＦ
Ｆ、１：ＯＮ）の４種類で、それぞれ無効、緑色、赤
色、黄色という意味付けができ、符号式多重ＣＳ出力器
１２内に設けられたエンコード部１３がこれらスイッチ
ＳＷを動かすことになる。The code-type multiplex CS output unit 12 is provided with a switch SW1 and a switch SW2 between one output and two outputs after branching from one input. That is,
Each output is always input switch SW1, SW
2 are passed independently of each other. In this case, the operation of the switch SW is performed by setting the switches SW1 and SW2 to 00, 01, 10, 11 (0: OF
F, 1: ON) can be assigned meanings of invalid, green, red, and yellow, respectively, and the encoding unit 13 provided in the coded CS output unit 12 operates these switches SW.

【００２０】上記以外の他の符号式多重ＣＳ出力器１２
への入力として、スイッチＳＷ１、ＳＷ２のオン・オフ
により特定色を表示するための色符号を示す入出力（符
号データ）Ｄ0,Ｄ1 、当該出力器１２への符号データの
書き込みタイミング（ライトストローブ）信号I/OWR-N
、現在の符号の状態を読み込むタイミング（リードス
トローブ）信号I/ORD-N がある。色符号を示す入出力Ｄ
0,Ｄ1 はデータ・バスから与えられ、符号データの書き
込みタイミング信号I/OWR-N は、ＣＰＵ１のＩ／Ｏ出力
ＩＯＥ-N信号とライトストローブ出力ＷＲ-N信号の倫理
積となっており、符号データの読み込みタイミング信号
I/ORD-N は、ＣＰＵ１のＩ／Ｏ出力信号ＩＯＥ-N信号と
リードストローブ出力ＲＤ-N信号の倫理積となってい
る。Coded multiplex CS output unit 12 other than the above
(Input / output (code data) D0, D1) indicating a color code for displaying a specific color by turning on / off the switches SW1 and SW2, and write timing (write strobe) of the code data to the output device 12 Signal I / OWR-N
And a timing (read strobe) signal I / ORD-N for reading the current code state. Input / output D indicating color code
0 and D1 are given from the data bus, and the code data write timing signal I / OWR-N is the logical product of the CPU 1 I / O output IOE-N signal and the write strobe output WR-N signal. Code data read timing signal
I / ORD-N is the logical product of the I / O output signal IOE-N signal of the CPU 1 and the read strobe output RD-N signal.

【００２１】次に、図１６の符号式多重ＣＳ出力器１２
の動作について説明する。データ・バスから符号式多重
ＣＳ出力器１２の出力を変化させる符号データＤ0 、Ｄ
1 が０又は１の信号としてＣＰＵ１から当該出力器１２
に与えられるようになっている。例えば、符号データＤ
0 、Ｄ1 が共に０（Ｌｏｗ）の時には、スイッチＳＷ
１、ＳＷ２が共に開の状態になり、入力信号ＣＳ−Ｖ−
ＲＡＭ-Nは出力されない。また、符号データＤ0 が１
（Ｈｉｇｈ）で、Ｄ1 が０（Ｌｏｗ）の時には、スイッ
チＳＷ１が閉の状態となり、スイッチＳＷ２が開の状態
となって、入力信号ＣＳ−Ｖ−ＲＡＭ-Nは出力信号ＣＳ
−Ｖ−ＲＡＭ(R)'-Nとして出力される。符号データＤ0
が０（Ｌｏｗ）で、Ｄ1 が１（Ｈｉｇｈ）の時には、ス
イッチＳＷ１が開の状態となり、スイッチＳＷ２が閉の
状態となって、入力信号ＣＳ−Ｖ−ＲＡＭ-Nは出力信号
ＣＳ−Ｖ−ＲＡＭ(G)'-Nとして出力される。そして、符
号データＤ0 、Ｄ1 が共に１（Ｈｉｇｈ）の時には、ス
イッチＳＷ１、ＳＷ２が共に閉の状態になり、入力信号
ＣＳ−Ｖ−ＲＡＭ-Nは出力信号ＣＳ−Ｖ−ＲＡＭ(R)'-N
及び出力信号ＣＳ−Ｖ−ＲＡＭ(G)'-Nとして出力され
る。Next, the coded CS output unit 12 shown in FIG.
Will be described. Code data D0, D for changing the output of the code type multiplex CS output unit 12 from the data bus.
1 is a signal of 0 or 1 from the CPU 1 to the output device 12
Is to be given. For example, code data D
When both 0 and D1 are 0 (Low), the switch SW
1 and SW2 are both open, and the input signal CS-V-
RAM-N is not output. When the code data D0 is 1
(High), when D1 is 0 (Low), the switch SW1 is closed and the switch SW2 is opened, and the input signal CS-V-RAM-N is changed to the output signal CS.
Output as -V-RAM (R) '-N. Code data D0
Is 0 (Low) and D1 is 1 (High), the switch SW1 is open and the switch SW2 is closed, and the input signal CS-V-RAM-N becomes the output signal CS-V-. Output as RAM (G) '-N. When the code data D0 and D1 are both 1 (High), the switches SW1 and SW2 are both closed, and the input signal CS-V-RAM-N becomes the output signal CS-V-RAM (R) '-. N
And an output signal CS-V-RAM (G) '-N.

【００２２】つまり、符号データＤ0 、Ｄ1 が０１なら
ば、ＣＰＵ１から入力信号ＣＳ−Ｖ−ＲＡＭ-Nが出力さ
れた時、ＣＳ−Ｖ−ＲＡＭ(G)'-NだけにＣＳ-N信号が伝
達され、符号データＤ0 、Ｄ1 が１０ならば、ＣＳ−Ｖ
−ＲＡＭ(R)'-NだけにＣＳ-N信号が伝達され、符号デー
タＤ0 、Ｄ1 が１１ならば、ＣＳ−Ｖ−ＲＡＭ(R)'-Nと
ＣＳ−Ｖ−ＲＡＭ(G)'-Nの両方にＣＳ-N信号が伝達され
る。ＣＳ−Ｖ−ＲＡＭ(R)'-NとＣＳ−Ｖ−ＲＡＭ(G)'-N
は各々Ｖ−ＲＡＭ(R)7R とＶ−ＲＡＭ(G)7G に接続され
ているため、各々のＲＡＭはこの信号によりＣＰＵ１か
らセレクトされたことになる。That is, if the code data D0 and D1 are 01, when the input signal CS-V-RAM-N is output from the CPU 1, the CS-N signal is applied only to the CS-V-RAM (G) '-N. If the code data D0 and D1 are 10, the CS-V
If the CS-N signal is transmitted only to the RAM (R) '-N and the code data D0 and D1 are 11, the CS-V-RAM (R)'-N and the CS-V-RAM (G) '- The CS-N signal is transmitted to both N. CS-V-RAM (R) '-N and CS-V-RAM (G)'-N
Are connected to the V-RAM (R) 7R and V-RAM (G) 7G, respectively, so that each RAM is selected from the CPU 1 by this signal.

【００２３】結果として、ＣＰＵ１からＶ−ＲＡＭにＬ
ＥＤデータを書き込むと、符号式多重ＣＳ出力器１２に
与えられた符号データＤ0 、Ｄ1 の状態により、Ｖ−Ｒ
ＡＭ(R)7R 、Ｖ−ＲＡＭ(G)7G のいずれか若しくは両方
に同じ画像データが書き込まれることになる。これによ
り、２色発光の黄色データを表示することや黄色データ
を消すことも、赤色単色若しくは緑色単色の表示や消去
とほぼ同じ時間でできることになる。As a result, L is transferred from the CPU 1 to the V-RAM.
When the ED data is written, depending on the state of the code data D0 and D1 given to the code-type multiplex CS output unit 12, the V-R
The same image data is written to one or both of AM (R) 7R and V-RAM (G) 7G. As a result, it is possible to display the yellow data of the two-color light emission and to erase the yellow data in almost the same time as the display or the erasure of the monochromatic red or the monochromatic green.

【００２４】しかしながら、上記のドットマトリクス表
示装置における符号式多重ＣＳ出力器１２を使った多重
化表示ＲＡＭへの書き込み方式では、図１６に示す符号
式多重ＣＳ出力器１２がその時の符号に従い必要なＣＳ
-N信号を出力し、Ｖ−ＲＡＭ７をアクティブにするが、
この方式では符号で選択されたＶ−ＲＡＭだけ作動し、
選択されなかったＶ−ＲＡＭは何も動作を起こさないよ
うになっている。However, in the above-described method of writing into the multiplexed display RAM using the coded CS output device 12 in the dot matrix display device, the coded CS output device 12 shown in FIG. CS
-N signal is output to activate V-RAM7,
In this method, only the V-RAM selected by the code operates,
Unselected V-RAMs do not take any action.

【００２５】従って、特にドットマトリックス表示装置
を使用してＬＥＤ表示部において表示画面をスクロール
させる表示の動作を行わせようとすると、常にＶ−ＲＡ
Ｍ７の内容を書き換えながら表示させることが必要とな
るため、前のデータの上に次のデータをオーバーライト
するような動作が適当であるが、上記ドットマトリクス
表示装置ではオーバーライトの動作に対応できないとの
問題点があった。Therefore, in particular, when an attempt is made to perform a display operation of scrolling the display screen in the LED display unit using a dot matrix display device, V-RA is always used.
Since it is necessary to display while rewriting the contents of M7, an operation of overwriting the next data on the previous data is appropriate, but the above-described dot matrix display device cannot cope with the overwriting operation. There was a problem.

【００２６】つまり、上記の多重化表示ＲＡＭへの書き
込み方式では、アクティブになったＶ−ＲＡＭ７だけ動
作するため、前のデータの上への完全なオーバーライト
とはならず、アクティブにならなかったＶ−ＲＡＭに前
のデータが残ったままになって、完全なオーバーライト
として使用するためには、新しいデータを書き込む前に
必ずＶ−ＲＡＭ(R)7R 、Ｖ−ＲＡＭ(G)7G を共にクリア
する動作が必要となり、無駄な処理が必要になるため、
書換えが多い場合などはその処理スピードが遅くなって
対応できないとの問題点があった。That is, in the above-described method of writing to the multiplexed display RAM, only the activated V-RAM 7 operates, so that the overwriting of the previous data is not completed and the active data is not activated. Before the new data is written, both the V-RAM (R) 7R and V-RAM (G) 7G must be used before the new data is written so that the previous data remains in the V-RAM. Clearing operation is required, and unnecessary processing is required.
When rewriting is performed frequently, there is a problem that the processing speed is slow and cannot be handled.

【００２７】本発明は上記実情に鑑みて為されたもの
で、オーバーライトを可能にし、表示部におけるスクロ
ール表示に適するドットマトリクス表示装置及びそれに
おける多重化表示ＲＡＭへの書き込み方式を提供するこ
とを目的とする。The present invention has been made in view of the above circumstances, and provides a dot matrix display device which enables overwriting and is suitable for scroll display on a display unit, and a method of writing to a multiplex display RAM in the same. Aim.

【００２８】[0028]

【課題を解決するための手段】上記例の問題点を解決す
るための請求項１記載の発明は、画像データがデータ・
バスを介して書き込まれる複数の多重化表示ＲＡＭと、
前記複数の多重化表示ＲＡＭに前記画像データと前記画
像デ−タの書き込み指示信号を与え、前記複数の多重化
表示ＲＡＭの中で前記画像デ−タを書き込む表示ＲＡＭ
を選択する選択信号を出力するＣＰＵと、前記選択信号
を解読して前記複数の多重化表示ＲＡＭの内一つの表示
ＲＡＭに前記画像データの書き込み可能を指示する書き
込み可能指示信号を与えるデコーダとを有するドットマ
トリクス表示装置において、前記デ−タ・バスと前記複
数の多重化表示ＲＡＭとの接続のオン・オフをそれぞれ
行い、前記デ−タ・バスとの接続オフ時に前記表示ＲＡ
Ｍを一定電位に接続するよう動作する複数のバス・ドラ
イバと、前記ＣＰＵからの前記画像デ−タの書き込み指
示信号と前記複数の多重化表示ＲＡＭへの前記画像デ−
タの書き込み可能状態を示す符号デ−タが与えられる
と、前記画像デ−タの書き込み可能状態の表示ＲＡＭに
接続するバス・ドライバをオンにして前記デ−タ・バス
に接続し、前記画像デ−タの書き込み可能状態でない表
示ＲＡＭに接続するバス・ドライバを切り替えて前記書
き込み可能状態でない表示ＲＡＭに一定電位を接続し、
前記デコ−ダからの書き込み可能指示信号を前記全ての
多重化表示ＲＡＭに出力するリ−ド／ライトコントロ−
ラとを設けたことを特徴としている。According to a first aspect of the present invention, there is provided an image processing apparatus comprising:
A plurality of multiplexed display RAMs written via a bus;
A display RAM for supplying the image data and the image data write instruction signal to the plurality of multiplexed display RAMs and writing the image data among the plurality of multiplexed display RAMs;
And a decoder that decodes the selection signal and provides a writable instruction signal that instructs one of the multiplexed display RAMs to write the image data to one of the display RAMs. The connection between the data bus and the plurality of multiplexed display RAMs is turned on / off, and the display RA is turned off when the connection to the data bus is turned off.
A plurality of bus drivers that operate to connect M to a constant potential; a write instruction signal for the image data from the CPU; and the image data to the plurality of multiplexed display RAMs.
When code data indicating the writable state of the image data is given, a bus driver connected to the display RAM in the writable state of the image data is turned on to connect to the data bus, and Switching a bus driver connected to a display RAM that is not in a writable state of data to connect a constant potential to the display RAM that is not in a writable state;
A read / write control for outputting a writable instruction signal from the decoder to all the multiplexed display RAMs.
And is provided.

【００２９】上記例の問題点を解決するための請求項２
記載の発明は、請求項１記載のドットマトリクス表示装
置における多重化表示ＲＡＭへの書き込み方式におい
て、ＣＰＵから画像デ−タの書き込み指示信号と複数の
多重化表示ＲＡＭの中で前記画像デ−タを書き込む表示
ＲＡＭを選択する選択信号と前記複数の多重化表示ＲＡ
Ｍへの書き込み可能状態を示す符号デ−タが出力され、
前記選択信号はデコ−ダから前記画像デ−タの書き込み
可能を指示する書き込み可能指示信号として出力され、
前記画像デ−タの書き込み指示信号と前記符号デ−タと
前記書き込み可能指示信号とがリ−ド／ライトコントロ
−ラに与えられると、前記リ−ド／ライトコントロ−ラ
は前記画像デ−タの書き込み可能状態の表示ＲＡＭに接
続するバス・ドライバをデ−タ・バスに接続するよう動
作し、前記画像デ−タの書き込み可能状態でない表示Ｒ
ＡＭに接続するバス・ドライバを一定電位に接続するよ
う動作し、前記リ−ド／ライトコントロ−ラから前記全
ての多重化表示ＲＡＭに書き込み可能指示信号を出力し
て、前記画像デ−タの書き込み可能状態の表示ＲＡＭに
前記デ−タ・バスから前記画像デ−タを書き込み、前記
画像デ−タの書き込み可能状態でない表示ＲＡＭに書き
込まれている画像デ−タをクリアすることを特徴として
いる。Claim 2 for solving the problem of the above example.
According to the present invention, in the method of writing to a multiplexed display RAM in a dot matrix display device according to the first aspect, a write instruction signal of image data from a CPU and the image data in a plurality of multiplexed display RAMs are provided. And a selection signal for selecting a display RAM to which the plurality of multiplexed displays RA are written.
Code data indicating a writable state to M is output,
The selection signal is output from a decoder as a writable instruction signal for instructing writability of the image data,
When the write instruction signal for the image data, the code data, and the write enable instruction signal are given to a read / write controller, the read / write controller causes the read / write controller to output the image data. A bus driver connected to the display RAM in a writable state of the data operates to connect to the data bus, and the display R of the image data in a non-writable state is operated.
The bus driver connected to the AM operates to connect to a constant potential, and the read / write controller outputs a writable instruction signal to all of the multiplexed display RAMs to output the image data. The image data is written from the data bus to the display RAM in a writable state, and the image data written in the display RAM that is not in a writable state for the image data is cleared. I have.

【００３０】[0030]

【作用】請求項１記載の発明によれば、複数の多重化表
示ＲＡＭに画像デ−タが選択的に書き込まれる場合に、
ＣＰＵから複数の多重化表示ＲＡＭに画像デ−タの書き
込み可能状態を示す符号デ−タが与えられると、書き込
み可能状態の表示ＲＡＭに接続するバス・ドライバをオ
ンしてデ−タ・バスに接続し、書き込み可能状態でない
表示ＲＡＭに接続するバス・ドライバを切り替えて書き
込み可能状態でない表示ＲＡＭに一定電位を与え、そし
て全ての多重化表示ＲＡＭに画像デ−タの書き込み可能
指示信号を出力するリ−ド／ライトコントロ−ラを有す
るドットマトリクス表示装置としているので、書き込み
可能状態の表示ＲＡＭには画像デ−タがデ−タ・バスか
ら書き込まれ、書き込み可能状態でない表示ＲＡＭには
一定電位が与えられてクリアされることになり、１回の
書き込み動作でオ−バ−ライトが可能となる。According to the first aspect of the present invention, when image data is selectively written into a plurality of multiplexed display RAMs,
When code data indicating a writable state of image data is given from the CPU to a plurality of multiplexed display RAMs, a bus driver connected to the display RAM in a writable state is turned on to connect to a data bus. A bus driver connected to a display RAM that is not in a writable state is switched to apply a constant potential to the display RAM that is not in a writable state, and a write enable instruction signal for image data is output to all multiplexed display RAMs. Since the dot matrix display device has a read / write controller, image data is written from the data bus to the display RAM in a writable state, and a constant potential is applied to the display RAM in a non-writable state. Is given and cleared, and overwriting can be performed by one writing operation.

【００３１】請求項２記載の発明によれば、請求項１記
載のドットマトリクス表示装置において、複数の多重化
表示ＲＡＭに画像デ−タが選択的に書き込まれる場合
に、ＣＰＵから複数の多重化表示ＲＡＭに画像デ−タの
書き込み可能状態を示す符号デ−タが与えられると、リ
−ド／ライトコントロ−ラが動作して、書き込み可能状
態の表示ＲＡＭに接続するバス・ドライバをオンしてデ
−タ・バスに接続し、書き込み可能状態でない表示ＲＡ
Ｍに接続するバス・ドライバを切り替えて書き込み可能
状態でない表示ＲＡＭに一定電位を与え、そして全ての
多重化表示ＲＡＭに画像デ−タの書き込み可能指示信号
を出力するドットマトリクス表示装置における多重化表
示ＲＡＭへの書き込み方式としているので、書き込み可
能状態の表示ＲＡＭには画像デ−タがデ−タ・バスから
書き込まれ、書き込み可能状態でない表示ＲＡＭには一
定電位が与えられてクリアされることになり、１回の書
き込み動作でオ−バ−ライトが可能となる。According to the second aspect of the present invention, in the dot matrix display device according to the first aspect, when image data is selectively written into a plurality of multiplexed display RAMs, a plurality of multiplexed images are sent from the CPU. When code data indicating a writable state of image data is given to the display RAM, the read / write controller operates to turn on the bus driver connected to the writable display RAM. Connected to the data bus to indicate that it is not in a writable state.
A multiplexed display in a dot matrix display device that switches a bus driver connected to M to apply a constant potential to a display RAM that is not in a writable state, and outputs a write enable instruction signal for image data to all multiplexed display RAMs. Since the writing method to the RAM is adopted, image data is written from the data bus to the display RAM in the writable state, and a constant potential is applied to the display RAM in the non-writable state to be cleared. Thus, overwriting can be performed by one writing operation.

【００３２】[0032]

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るＬＥＤド
ットマトリクス表示装置の部分的回路構成ブロック図で
ある。尚、図１１、図１２及び図１５と同様の構成をと
る部分については、同一の符号を付して説明する。An embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a partial circuit configuration block diagram of an LED dot matrix display device according to one embodiment of the present invention. Parts having the same configuration as in FIGS. 11, 12, and 15 are denoted by the same reference numerals and described.

【００３３】本実施例のＬＥＤドットマトリクス表示装
置の構成は、図１２の構成ブロック図に示した構成と基
本的には同様のものとなっているが、本実施例の特徴部
分として、デコーダ１１とＭＰＸ３を介しての表示ＲＡ
Ｍ（Ｖ−ＲＡＭ）(R)7R,Ｖ−ＲＡＭ(G)7G との間に、図
５では符号式多重ＣＳ出力器１２を設けていたが、図１
ではリード／ライト・コントローラ１４を設けている。The configuration of the LED dot matrix display device of this embodiment is basically the same as the configuration shown in the block diagram of FIG. And RA via MPX3
In FIG. 5, a code-type multiplex CS output unit 12 is provided between M (V-RAM) (R) 7R and V-RAM (G) 7G.
Has a read / write controller 14.

【００３４】図１は、図１２に於けるＣＰＵ１とデコー
ダ１０、そしてＶ−ＲＡＭ(R)7R,Ｖ−ＲＡＭ(G)7G 、バ
ス・ドライバ(R)4R,バス・ドライバ(G)4G の接続だけを
取り出したものに、本実施例の特徴部分であるリード／
ライト・コントローラ１４を回路構成に加えたものであ
る。回路構成上、リード／ライト・コントローラ１４は
ＣＰＵ１のＩ／Ｏにマッピングしてある。尚、図１にお
いて、バス・ドライバ(R)4R 及びバス・ドライバ(G)4G
をそれぞれのデータ・バスに接続するための信号は、Ｓ
Ｗ−ＤＢ−Ｒ及びＳＷ−ＤＢ−Ｇである。FIG. 1 shows the CPU 1, the decoder 10, the V-RAM (R) 7R, the V-RAM (G) 7G, the bus driver (R) 4R, and the bus driver (G) 4G in FIG. Only the connection is taken out, and the lead /
The write controller 14 is added to the circuit configuration. Due to the circuit configuration, the read / write controller 14 is mapped to the I / O of the CPU 1. In FIG. 1, the bus driver (R) 4R and the bus driver (G) 4G
Are connected to the respective data buses by S
W-DB-R and SW-DB-G.

【００３５】図２は、リード／ライト・コントローラ１
４の概念図である。図２を使ってリード／ライト・コン
トローラ１４の動作の基本原理を以下に説明する。リー
ド／ライト・コントローラ１４の内部は、本体部分とし
てスイッチコントローラ１５と、スイッチコントローラ
１５に接続するラッチ回路１６と、スイッチコントロー
ラ１５の出力により開閉の動作を行ってＶ−ＲＡＭ(R)7
R,Ｖ−ＲＡＭ(G)7G のチップを選択するＣＳ信号の出力
制御を行うＣＳスイッチ17R とＣＳスイッチ17G とから
構成されている。FIG. 2 shows a read / write controller 1
4 is a conceptual diagram of FIG. The basic principle of the operation of the read / write controller 14 will be described below with reference to FIG. The read / write controller 14 has a switch controller 15 as a main body, a latch circuit 16 connected to the switch controller 15, and a V-RAM (R) 7 which opens and closes by an output of the switch controller 15.
It comprises a CS switch 17R and a CS switch 17G for controlling the output of a CS signal for selecting a chip of the R, V-RAM (G) 7G.

【００３６】そして、ＣＳスイッチ17R 及びＣＳスイッ
チ17G をオン・オフする信号がＳＷ−ＣＳ−Ｒ及びＳＷ
−ＣＳ−Ｇであり、この信号が“１”（Ｈｉｇｈ）の時
にオンとなり、“０”（Ｌｏｗ）の時にオフとなるもの
である。また、ＣＳスイッチ17R とＣＳスイッチ17G が
オンとなってリード／ライト・コントローラ１４から出
力される信号がＣＳ−Ｒ-N及びＣＳ−Ｇ-Nであり、この
信号が“０”（Ｌｏｗ）の出力を行った場合に、この
“０”を受け取ったＶ−ＲＡＭ７のチップが選択される
ものである。Signals for turning on / off the CS switch 17R and the CS switch 17G are SW-CS-R and SW
-CS-G, which turns on when this signal is "1" (High) and turns off when this signal is "0" (Low). The signals output from the read / write controller 14 when the CS switch 17R and the CS switch 17G are turned on are CS-RN and CS-GN, and these signals are "0" (Low). When the output is performed, the chip of the V-RAM 7 receiving this “0” is selected.

【００３７】更に、スイッチコントローラ１５からの出
力信号ＳＥＬ−ＳＷ−ＤＢ−Ｒ，ＳＥＬ−ＳＷ−ＤＢ−
Ｇがバス・ドライバ(R)4R 及びバス・ドライバ(G)4G に
信号ＳＷ−ＤＢ−Ｒ，ＳＷ−ＤＢ−Ｇとして与えられる
ようになっている。Further, output signals SEL-SW-DB-R and SEL-SW-DB- from the switch controller 15 are output.
G is supplied to the bus driver (R) 4R and the bus driver (G) 4G as signals SW-DB-R and SW-DB-G.

【００３８】基本的動作は図１６の場合と同様に、予め
符号データＤ0,Ｄ1 の組み合わせをラッチ回路１６に書
き込んで置くことにより、書き込み（ライト）の場合
は、（Ｄ0,Ｄ1 ）＝（００：クリア）、（１０：赤）、
（０１：緑）、（１１：黄）という意味付けを、又は読
み出し（リ−ド）の場合は、（Ｄ0,Ｄ1 ）＝（００：無
効）、（１０：赤）、（０１：緑）、（１１：無効）と
いう意味付けをしておく。但し、本実施例の場合はＲ
（赤）とＧ（緑）の２つだけであるが、これにＢ（青）
を加え３原色にしたり、ブリンク（点滅）や反転などの
アトリビュート（属性）等を加えることで、種々の組み
合わせを実現することが可能である。As in the case of FIG. 16, the basic operation is to write a combination of the code data D0 and D1 in the latch circuit 16 in advance, and to write (write), (D0, D1) = (00) : Clear), (10: red),
Meaning (01: green), (11: yellow), or in the case of reading (read), (D0, D1) = (00: invalid), (10: red), (01: green) , (11: invalid). However, in the case of this embodiment, R
(Red) and G (green), but this is B (blue)
, And various attributes can be realized by adding attributes such as blink (blinking) and inversion.

【００３９】上記ラッチ回路１６にＤ0,Ｄ1 の意味付け
の設定を行った後に、Ｖ−ＲＡＭ７のチップの選択を行
うＣＳ-N信号、Ｖ−ＲＡＭ７に書き込み指示を行うＷＲ
-N信号及び読み出し指示を行うＲＤ-N信号の組み合わせ
により、特定のＶ−ＲＡＭ７に画像データを書き込んだ
り、Ｖ−ＲＡＭ７から画像データを読み出したりするこ
とができるものである。After setting the meanings of D0 and D1 in the latch circuit 16, a CS-N signal for selecting a chip of the V-RAM 7 and a WR for instructing a write to the V-RAM 7 are provided.
By combining the -N signal and the RD-N signal for instructing the readout, it is possible to write image data to a specific V-RAM 7 or read image data from the V-RAM 7.

【００４０】つまり、ＣＳ-N信号とＷＲ-N信号の組み合
わせで書き込み（ライト）を、ＣＳ-N信号とＲＤ-N信号
の組み合わせでは読み出し（リード）を行わせる。書き
込み（ライト）とは、データ・バスから画像データをＶ
−ＲＡＭ７に書き込むことであり、読み出し（リード）
とは、Ｖ−ＲＡＭ７の内容をデータ・バスを介してＣＰ
Ｕ１に読み出すことである。That is, writing (writing) is performed by a combination of the CS-N signal and the WR-N signal, and reading (reading) is performed by a combination of the CS-N signal and the RD-N signal. Writing means writing image data from the data bus to V
-Writing to the RAM 7 and reading (reading)
Means that the contents of the V-RAM 7 are transferred to the CP via the data bus.
Read to U1.

【００４１】この時、先にラッチ回路１６から出力され
る信号Ｒ-P、Ｇ-Pの状態とも組み合わせてスイッチコン
トローラ１５は、ＣＳスイッチ17R ，ＣＳスイッチ17G
を信号ＳＷ−ＣＳ−Ｒ，ＳＷ−ＣＳ−Ｇで、バス・ドラ
イバ(R)4R ，バス・ドライバ(G)4G を信号ＳＷ−ＤＢ−
Ｒ，ＳＷ−ＤＢ−Ｇにより切り替える。ここで、信号Ｒ
-Pとは符号データＤ0 ＝１の状態であり、信号Ｇ-Pとは
符号データＤ1 ＝１の状態である。この時の真理値表を
図３に示し、メモリ・マップを図４に示す。尚、図３に
おいて、０はＬｏｗを、１はＨｉｇｈを、ＸはＬｏｗ又
はＨｉｇｈのいずれかを、２はＧＮＤ（グランド）レベ
ルを表している。At this time, in combination with the states of the signals RP and GP previously output from the latch circuit 16, the switch controller 15 sets the CS switches 17R and 17G.
Are signal SW-CS-R and SW-CS-G, and bus driver (R) 4R and bus driver (G) 4G are signal SW-DB-
Switching by R, SW-DB-G. Here, the signal R
-P indicates the state of the code data D0 = 1, and the signal GP indicates the state of the code data D1 = 1. FIG. 3 shows a truth table at this time, and FIG. 4 shows a memory map. In FIG. 3, 0 represents Low, 1 represents High, X represents either Low or High, and 2 represents GND (ground) level.

【００４２】具体的に、例えば、赤のライトを行う場
合、つまり、Ｖ−ＲＡＭ(R)7R にデータ・バスから目的
とする画像データを書き込む場合について、図２及び図
３を使って説明する。尚、信号＝０（ハイ・インピーダ
ンス状態）のときＣＳスイッチ１７又はＶ−ＲＡＭ７の
チップ等の装置がアクティブとなるよう設計されてい
る。More specifically, for example, a case of performing red writing, that is, a case of writing target image data from the data bus to the V-RAM (R) 7R will be described with reference to FIGS. . In addition, when the signal = 0 (high impedance state), the device such as the CS switch 17 or the chip of the V-RAM 7 is designed to be active.

【００４３】まず、デコーダ１１からの信号ＣＳ-NがＣ
Ｓ-N＝０の状態で出力され、ＣＰＵ１からの信号ＲＤ-N
及び信号ＷＲ-Nが、ＲＤ-N＝１、ＷＲ-N＝０の状態で出
力される。つまり、Ｖ−ＲＡＭのチップを選択してデー
タ・バスから画像データを書き込むことができる状態と
するよう動作する。First, the signal CS-N from the decoder 11 is C
The signal RD-N is output in the state of SN = 0, and the signal RD-N from the CPU 1 is output.
And WR-N are output with RD-N = 1 and WR-N = 0. That is, the operation is performed so that the V-RAM chip is selected and the image data can be written from the data bus.

【００４４】次に、ＣＰＵ１から符号データＤ0 ＝１の
状態で、また符号データＤ1 ＝０の状態で符号データＤ
0,Ｄ1 がラッチ回路１６に出力された場合、ラッチ回路
１６からの信号Ｒ-P及び信号Ｇ-Pは、Ｒ-P＝１、Ｇ-P＝
０の状態となるものの、ＣＳチップ17R に与えられる信
号ＳＷ−ＣＳ−ＲはＳＷ−ＣＳ−Ｒ＝１であり、かつＣ
Ｓチップ17G に与えられる信号ＳＷ−ＣＳ−ＧもＳＷ−
ＣＳ−Ｇ＝１となる。本実施例の特徴部分は、赤のライ
トを行う場合でも、Ｖ−ＲＡＭ(R)7R のみをイネーブル
状態で選択してデータ・バスから画像データを書き込ま
せるのではなく、Ｖ−ＲＡＭ(R)7R 及びＶ−ＲＡＭ(G)7
G の双方をイネーブル状態でチップセレクト行って、バ
ス・ドライバ４の制御によりＶ−ＲＡＭ(R)7R にデ−タ
・バスからＲデ−タの書き込みが行われ、更にＶ−ＲＡ
Ｍ(G)7G はグランドレベルに接続されてクリアとなるも
のである。Next, the CPU 1 outputs the code data D0 in a state where the code data D0 = 1 and in a state where the code data D1 = 0.
When 0 and D1 are output to the latch circuit 16, the signal RP and the signal GP from the latch circuit 16 are RP = 1 and GP =
0, but the signal SW-CS-R applied to the CS chip 17R is SW-CS-R = 1 and C
The signal SW-CS-G supplied to the S chip 17G is also SW-
CS-G = 1. The feature of this embodiment is that even when performing red writing, instead of selecting only the V-RAM (R) 7R in the enabled state and writing image data from the data bus, the V-RAM (R) 7R and V-RAM (G) 7
G is enabled while both chips are enabled, R data is written from the data bus to the V-RAM (R) 7R under the control of the bus driver 4, and V-RA
M (G) 7G is connected to the ground level and is cleared.

【００４５】一方、信号Ｒ-P及び信号Ｇ-Pに対応して、
スイッチコントローラ１５から信号ＳＷ−ＤＢ−Ｒと信
号ＳＷ−ＤＢ−Ｇが出力されるようになっている。例え
ば、信号Ｒ-P＝１の時に信号ＳＷ−ＤＢ−ＲがＳＷ−Ｄ
Ｂ−Ｒ＝１（このときデータ・バスに接続される）の状
態になり、信号Ｇ-P＝０の時に信号ＳＷ−ＤＢ−ＧがＳ
Ｗ−ＤＢ−Ｇ＝２（このときＧＮＤに接続される）の状
態で出力されるようになっている。On the other hand, corresponding to the signal RP and the signal GP,
The signal SW-DB-R and the signal SW-DB-G are output from the switch controller 15. For example, when the signal RP = 1, the signal SW-DB-R becomes SW-D
BR = 1 (at this time, connected to the data bus), and when the signal GP = 0, the signal SW-DB-G becomes S
The output is made in a state of W-DB-G = 2 (connected to GND at this time).

【００４６】従って、信号ＳＷ−ＤＢ−Ｒ＝１により、
バス・ドライバ(R)4R がデータ・バスに接続されるよう
になり、更にＣＳスイッチ17R がオンになって、Ｖ−Ｒ
ＡＭ(R)7R にチップセレクトの信号ＣＳ−Ｒ-Nが出力さ
れ、目的とする正しい画像データ（Ｒデ−タ）がＶ−Ｒ
ＡＭ(R)7R にデータ・バスから書き込まれる。Therefore, according to the signal SW-DB-R = 1,
The bus driver (R) 4R is connected to the data bus, the CS switch 17R is turned on, and the V-R
The chip select signal CS-RN is output to the AM (R) 7R, and the intended correct image data (R data) is output to the VR (R).
AM (R) 7R is written from the data bus.

【００４７】また、信号ＳＷ−ＤＢ−Ｇ＝２により、バ
ス・ドライバ(G)4G のスイッチがＧＮＤ側に切り替えら
れているため、ＣＳスイッチ17G がオンになって、Ｖ−
ＲＡＭ(G)7G にチップセレクトの信号ＣＳ−Ｒ-Nが出力
されると、Ｖ−ＲＡＭ(G)7GにはＧＮＤレベル状態が書
き込まれて、００ｈでＶ−ＲＡＭ(G)7G の内容がクリア
されることになる。Further, since the switch of the bus driver (G) 4G is switched to the GND side by the signal SW-DB-G = 2, the CS switch 17G is turned on and the V-
When the chip select signal CS-RN is output to the RAM (G) 7G, the GND level state is written to the V-RAM (G) 7G, and the contents of the V-RAM (G) 7G are written at 00h. Will be cleared.

【００４８】つまり、Ｖ−ＲＡＭ(R)7R には目的とする
画像データがライトされたことになるが、それと同時に
Ｖ−ＲＡＭ(G)7G にはそれまでライトされていた画像デ
ータがクリアされたことになる。これにより、画像デー
タがライトされなかったＶ−ＲＡＭ(G)7G に前の画像デ
ータが残ったままになることがなく、新しいデータを書
き込む前に新たにクリアの動作を行う必要がなくなる効
果がある。That is, the target image data has been written to the V-RAM (R) 7R, but at the same time, the image data which has been written so far is cleared to the V-RAM (G) 7G. It will be. As a result, the previous image data does not remain in the V-RAM (G) 7G where the image data has not been written, and there is no need to perform a new clear operation before writing new data. is there.

【００４９】次に、緑のデータをＣＰＵ１にリードする
場合について説明する。この場合は、デコーダ１１から
チップセレクト信号ＣＳ-NがＣＳ-N＝０で出力され、Ｃ
ＰＵ１から信号ＲＤ-N及び信号ＷＲ-Nが、ＲＤ-N＝０、
ＷＲ-N＝１で出力される。つまり、Ｖ−ＲＡＭ７のチッ
プを選択して、そのＶ−ＲＡＭ７から画像データの読み
出し（リード）ができる状態としている。Next, a case where green data is read into the CPU 1 will be described. In this case, the chip select signal CS-N is output from the decoder 11 at CS-N = 0, and
The signal RD-N and the signal WR-N from PU1 are RD-N = 0,
Output when WR-N = 1. That is, the chip of the V-RAM 7 is selected, and image data can be read (read) from the V-RAM 7.

【００５０】そして、ＣＰＵ１からの符号データがＤ0
＝０で、Ｄ1 ＝１で出力され、それに対応して信号Ｒ-P
＝０、Ｇ-P＝１で出力され、ＣＳスイッチ17R に与えら
れる信号ＳＷ−ＣＳ−ＲがＳＷ−ＣＳ−Ｒ＝０、ＣＳス
イッチ17G に与えられる信号ＳＷ−ＣＳ−ＧがＳＷ−Ｃ
Ｓ−Ｇ＝１となり、ＣＳスイッチ17R がオフで、ＣＳス
イッチ17G がオンとなる。従って、チップセレクト信号
ＣＳ-N（＝０）はＶ−ＲＡＭ(G)7G に信号ＣＳ−Ｇ-N
（＝０）として与えられ、Ｖ−ＲＡＭ(G)7G をイネーブ
ル状態にして選択する。The code data from CPU 1 is D0
= 0, D1 = 1 and the signal RP
= 0, GP = 1, the signal SW-CS-R given to the CS switch 17R is SW-CS-R = 0, and the signal SW-CS-G given to the CS switch 17G is SW-C
SG = 1, the CS switch 17R is turned off, and the CS switch 17G is turned on. Therefore, the chip select signal CS-N (= 0) is applied to the V-RAM (G) 7G by the signal CS-G-N.
(= 0), the V-RAM (G) 7G is enabled and selected.

【００５１】一方、バス・ドライバ(R)4R に信号ＳＷ−
ＤＢ−Ｒ＝０と、バス・ドライバ(G)4G に信号ＳＷ−Ｄ
Ｂ−Ｇ＝１が与えられると、Ｖ−ＲＡＭ(R)7R に対して
は何も動作が行われず、Ｖ−ＲＡＭ(G)7G には信号ＣＳ
−Ｇ-Nが出力されて、しかもバス・ドライバ(G)4G だけ
が信号ＳＷ−ＤＢ−Ｇ＝１によりデータ・バスに接続さ
れることになり、ＣＰＵ１にＶ−ＲＡＭ(G)7G の内容が
正しく読み込まれることとなる。On the other hand, the signal SW- is supplied to the bus driver (R) 4R.
When DB-R = 0, the signal SW-D is applied to the bus driver (G) 4G.
When BG = 1 is given, no operation is performed on the V-RAM (R) 7R, and the signal CS is supplied to the V-RAM (G) 7G.
-G-N is output, and only the bus driver (G) 4G is connected to the data bus by the signal SW-DB-G = 1, so that the CPU 1 outputs the contents of the V-RAM (G) 7G. Will be read correctly.

【００５２】尚、信号Ｒ-P＝１、Ｇ-P＝１を指定した場
合は、本来ならば信号ＳＷ−ＤＢ−Ｒ＝１、ＳＷ−ＤＢ
−Ｇ＝１となって出力されるべきであるが、データ・バ
ス上でＶ−ＲＡＭ(R)7R とＶ−ＲＡＭ(G)7G からのデー
タがぶつかり合ってＣＰＵ１に正しくデータが読み込ま
れないために、どちらのＶ−ＲＡＭに対しても何もしな
い無効状態となるよう信号ＳＷ−ＤＢ−Ｒ＝０、ＳＷ−
ＤＢ−Ｇ＝０として出力するようにした。When the signals RP = 1 and GP = 1 are specified, the signals SW-DB-R = 1 and SW-DB
-G = 1 should be output, but data from V-RAM (R) 7R and V-RAM (G) 7G collide on the data bus and the data is not correctly read by CPU1. Therefore, the signals SW-DB-R = 0, SW-
The output was made as DB-G = 0.

【００５３】結果として、ＣＰＵ１から信号ＷＲ-N又は
ＲＤ-N、それに信号ＣＳ-N及び符号データＤ0,Ｄ1 がリ
ード／ライトコントローラ１４に与えられると、スイッ
チコントローラ１５の状態により、Ｖ−ＲＡＭ(R)7R 又
はＶ−ＲＡＭ(G)7G のどちらか一方が選択されてＣＰＵ
１に読まれたり、若しくは一方のＶ−ＲＡＭ７にはデー
タ・バスから画像データが、他方のＶ−ＲＡＭ７にはク
リアとなる００ｈが書かれ、また両方のＶ−ＲＡＭ７に
データ・バスから画像データが書かれ、若しくは両方の
Ｖ−ＲＡＭ７がクリアになることになる。As a result, when the signal WR-N or RD-N, the signal CS-N, and the code data D0, D1 are given to the read / write controller 14 from the CPU 1, the V-RAM ( R) 7R or V-RAM (G) 7G is selected and the CPU
1, or one of the V-RAMs 7 is written with image data from the data bus, the other V-RAM 7 is written with a clear 00h, and both V-RAMs 7 are written with image data from the data bus. Is written, or both V-RAMs 7 are cleared.

【００５４】従来、ＬＥＤドットマトリックス表示装置
の表示をスクロールさせるような常にＶ−ＲＡＭ７の内
容を全て書き換えながら表示を行う性質のものでは、ク
リア動作を逐次行うことが不可欠であったが、本実施例
のＬＥＤドットマトリックス表示装置によれば、Ｖ−Ｒ
ＡＭ７に既に書き込まれているデータの如何に関わら
ず、１回の書き込み動作で完全なオーバーライトが可能
になり、特別にクリア処理を行う必要がなくなって、全
体の処理スピードを格段に向上させる効果がある。Conventionally, in the case where the display is performed while always rewriting the entire contents of the V-RAM 7 such that the display of the LED dot matrix display device is scrolled, it is indispensable to perform the clear operation sequentially. According to the example LED dot matrix display, V-R
Regardless of the data that has already been written to the AM7, complete overwriting is possible with a single write operation, eliminating the need for special clear processing, and significantly improving the overall processing speed. There is.

【００５５】次に、本実施例のＬＥＤドットマトリック
ス表示装置の全体の構成について図５の構成ブロック図
を使って説明する。更に、図６及び図７を使って特にリ
ード／ライトコントローラ１４の具体的な構成を説明す
る。尚、図６と図７は一体の図面であるが、紙面の制約
により全体の左半分を図６に、全体の右半分を図７に一
部を重複させて描いている。Next, the overall configuration of the LED dot matrix display device of this embodiment will be described with reference to the block diagram of FIG. Further, a specific configuration of the read / write controller 14 will be particularly described with reference to FIGS. Although FIGS. 6 and 7 are integrated drawings, the left half of the whole is shown in FIG. 6 and the right half of the whole is partially shown in FIG. 7 due to space limitations.

【００５６】本実施例のＬＥＤドットマトリックス表示
装置は、ＣＰＵ１からのアドレス・バス、データ・バス
に画面コントローラ２、ＭＰＸ３、デコーダ１１、リー
ド／ライトコントローラ１４、２つのバス・ドライバ
(R)4R,バス・ドライバ(G)4G 等が接続し、ＭＰＸ３とバ
ス・ドライバ(R)4R,バス・ドライバ(G)4G にそれぞれＶ
−ＲＡＭ(R)7R,Ｖ−ＲＡＭ(G)7G が接続されている。ま
たデコーダ１１とＭＰＸ３の間には本実施例の特徴部分
であるリード／ライトコントローラ１４が設けられてい
る。そしてＶ−ＲＡＭ７はドットイメージで使用するた
め、文字等を作成するためのキャラクタ・ジェネレータ
はこの図の中には存在せず、Ｖ−ＲＡＭ７には直接にパ
ラレル／シリアル変換器（Ｐ／Ｓ変換器）８が接続され
る。The LED dot matrix display device of this embodiment has a screen controller 2, an MPX3, a decoder 11, a read / write controller 14, two bus drivers on an address bus and a data bus from the CPU 1.
(R) 4R, bus driver (G) 4G etc. are connected, and MPX3 and bus driver (R) 4R, bus driver (G) 4G
-RAM (R) 7R and V-RAM (G) 7G are connected. A read / write controller 14, which is a feature of the present embodiment, is provided between the decoder 11 and the MPX3. Since the V-RAM 7 is used for a dot image, a character generator for creating characters and the like does not exist in this figure, and the V-RAM 7 has a parallel / serial converter (P / S converter) directly. Unit 8 is connected.

【００５７】ＬＥＤ表示部９は内部に表示ドット数に一
致する横１ラスタ分のシフト・レジスタを持っており、
これを全ラスタ分スキャンさせて全表示画面を構成す
る。画面コントローラ２は、このＬＥＤ表示部９のタイ
ミングに合わせてクロック、表示アドレス、ラッチ信号
を送り制御するものである。The LED display section 9 internally has a shift register for one horizontal raster corresponding to the number of display dots.
This is scanned for all rasters to form an entire display screen. The screen controller 2 sends and controls a clock, a display address, and a latch signal in accordance with the timing of the LED display unit 9.

【００５８】図６及び図７に示すように、リード／ライ
トコントローラ１４の内部は、Ｄフリップフロップ（Ｄ
−ｆｆ）Ａ1,Ａ2,Ａ4,Ａ5 とＡＮＤ回路Ａ3 とで構成さ
れ、バス・ドライバ４は、ＡＮＤ回路Ｃ1,Ｃ2,Ｃ3,Ｃ4,
Ｃ7,Ｃ8 とＮＯＴ回路Ｃ5,Ｃ6 とスリーステートバッフ
ァＣ9,Ｃ10，Ｃ11，Ｃ12，Ｃ13，Ｃ14で構成され、ＭＰ
Ｘ３は、Ｄ−ｆｆＢ1,Ｂ2 で構成されている。但し、そ
の他の部分の構成は、図６及び図７において、ブロック
図のまま示している。As shown in FIGS. 6 and 7, the read / write controller 14 has a D flip-flop (D
-Ff) The bus driver 4 comprises A1, A2, A4, A5 and an AND circuit A3, and the AND circuit C1, C2, C3, C4,
C7, C8, NOT circuits C5, C6, and three-state buffers C9, C10, C11, C12, C13, C14.
X3 is composed of D-ffB1 and B2. However, the configuration of the other parts is shown as a block diagram in FIGS.

【００５９】図２に示すラッチ回路１６はＤ−ｆｆＡ1,
Ａ2 であり、データ・バスより書き込まれる符号データ
Ｄ0,Ｄ1 は、（Ｄ0,Ｄ1 ）＝（００：ライトはクリア、
リードは無効）、（１０：ライトとリ−ドは赤）、（０
１：ライトとリ−ドは緑）、（１１：ライトは黄、リー
ドは無効）という意味付けを設定しておく。画面コント
ローラ２はＭＰＸ３へＶ−ＲＡＭ７に対してのアドレス
・バスの切り替えを行い、画面コントローラ２がＶ−Ｒ
ＡＭ７を占有する時はセレクト信号をＨｉｇｈにし、Ｍ
ＰＸ３のＤ−ｆｆＢ1,Ｂ2 をＢ側が有効となるようにす
る。The latch circuit 16 shown in FIG.
A2, the code data D0, D1 written from the data bus is (D0, D1) = (00: write is cleared,
(Read is invalid), (10: Write and read are red), (0
1: write and read are green), and (11: write is yellow, read is invalid). The screen controller 2 switches the address bus to the V-RAM 7 to the MPX 3, and the screen controller 2
When occupying AM7, the select signal is set to High,
D-ffB1, B2 of PX3 is set so that the B side becomes valid.

【００６０】ＭＰＸ３のＤ−ｆｆＢ1,Ｂ2 の切り替えが
Ａ側になっている時にバス・ドライバ４から赤色（Ｒ）
データを書き込む動作について説明すると、データ・バ
スから符号データＤ0,Ｄ1 がＤ0,Ｄ1 ＝１０（赤）とし
てラッチ回路１６のＤ−ｆｆＡ1,Ａ2 に与えられると、
Ｄ−ｆｆＡ4 に信号Ｒ-P＝１、Ｇ-P＝０が初期セットさ
れる。When switching of D-ffB1, B2 of MPX3 is on the A side, the bus driver 4 outputs a red (R) signal.
The operation of writing data will be described. When the code data D0, D1 is given to D-ffA1, A2 of the latch circuit 16 as D0, D1 = 10 (red) from the data bus,
Signals R-P = 1 and G-P = 0 are initially set in D-ffA4.

【００６１】次に、ＡＮＤ回路Ａ3 に信号ＣＳ-N＝０が
与えられると、Ｄ−ｆｆＡ5 のＧ-N入力端子に０が入り
Ｄ−ｆｆＡ5 のＹ出力がイネーブルになる。ここで、信
号ＷＲ-N＝０、ＲＤ-N＝１なのでＤ−ｆｆＡ5 の切り替
えはＢ側へ、そしてＹ1,Ｙ3,Ｙ4 出力は０、Ｙ2 出力は
１になる。Ｄ−ｆｆＢ1 はＡ側が有効であるので、Ｄ−
ｆｆＡ5 からＹ出力はＤ−ｆｆＢ1 をそのまま通ってＤ
−ｆｆＢ1 のＹ出力となる。これにより、Ｖ−ＲＡＭ
(R)7R,Ｖ−ＲＡＭ(G)7G の両方の端子ＣＳに０が与えら
れて両方のチップがアクティブとなって選択され、更に
両チップの端子ＷＲに０が与えられているので共にライ
ト状態になる。Next, when the signal CS-N = 0 is supplied to the AND circuit A3, 0 is input to the GN input terminal of D-ffA5, and the Y output of D-ffA5 is enabled. Here, since the signals WR-N = 0 and RD-N = 1, the D-ffA5 is switched to the B side, and the outputs of Y1, Y3 and Y4 are 0 and the outputs of Y2 are 1. D-ffB1 is effective on the A side.
The Y output from ffA5 passes through D-ffB1
-FfB1 Y output. Thereby, the V-RAM
(R) 7R, V-RAM (G) 7G, 0 is applied to both terminals CS, both chips become active and selected, and since 0 is applied to the terminals WR of both chips, both are written. State.

【００６２】他方、バス・ドライバ４での動作は、チッ
プ選択信号ＣＳ-N＝ＷＲ-N＝０（両チップ選択）なので
スリーステートバッファＣ13，Ｃ14の出力がイネーブル
になる。そして、信号Ｒ-P＝１でＧ-P＝０なのでスリー
ステートバッファＣ11はデータ・バスからの画像データ
を通過させ、スリーステートバッファＣ12はＹ出力がハ
イ・インピーダンスのままの状態となる。On the other hand, in the operation of the bus driver 4, since the chip selection signal CS-N = WR-N = 0 (both chips are selected), the outputs of the three-state buffers C13 and C14 are enabled. Then, since the signal R-P = 1 and G-P = 0, the three-state buffer C11 passes the image data from the data bus, and the three-state buffer C12 keeps the Y output at the high impedance.

【００６３】スリーステートバッファＣ13から出力され
る画像データはスリーステートバッファＣ11で一旦反転
したものを再び反転させるため、Ｖ−ＲＡＭ(R)7R には
画像データが書かれることになる。またスリーステート
バッファＣ14から出るデータはＭＲ４でプルアップした
Ｈｉｇｈ状態を反転したＬｏｗが出力されるため、Ｖ−
ＲＡＭ(G)7G には００ｈが書かれ、クリアされることに
なる。Since the image data output from the three-state buffer C13 is inverted once again in the three-state buffer C11, the image data is written in the V-RAM (R) 7R. Since the data output from the three-state buffer C14 is output as Low, which is the inverted High state pulled up by MR4, V-
00h is written in the RAM (G) 7G and is cleared.

【００６４】Ｖ−ＲＡＭ７の状態を読むリード時は、信
号ＣＳ-Nと信号ＷＲ-Nが１、信号ＲＤ-Nが０になると、
ＡＮＤ回路Ａ3 が０になり、Ｄ−ｆｆＡ4 のＹ1 が０
で、Ｙ0,Ｙ2,Ｙ3 が１となる。信号ＲＤ-N＝０なので、
Ｄ−ｆｆＡ5 の切り替えはＡ側になり、Ｄ−ｆｆＡ5 の
出力はＹ1 ＝１，Ｙ2 ＝０，Ｙ3 ＝０，Ｙ4 ＝１とな
り、この状態でＤ−ｆｆＢ1 を通過してＶ−ＲＡＭ(R)7
R の端子ＯＥ、端子ＣＳに０が与えられて、Ｖ−ＲＡＭ
(R)7R だけがリード状態になる。At the time of reading for reading the state of the V-RAM 7, when the signal CS-N and the signal WR-N become 1 and the signal RD-N becomes 0,
AND circuit A3 becomes 0, and Y1 of D-ffA4 becomes 0.
Thus, Y0, Y2, and Y3 become 1. Since the signal RD-N = 0,
D-ffA5 is switched to the A side, and the output of D-ffA5 is Y1 = 1, Y2 = 0, Y3 = 0, Y4 = 1. In this state, D-ffA5 passes through D-ffB1 and passes through V-RAM (R). 7
When 0 is given to the terminal OE and the terminal CS of the R, the V-RAM
Only (R) 7R enters the read state.

【００６５】他方、バス・ドライバ４は、Ｄ−ｆｆＡ4
からの出力Ｙ1 ＝０，Ｙ2 ＝１であるので、ＡＮＤ回路
Ｃ2 のみが有効となってスリーステートバッファＣ9 だ
けがイネーブル状態になり、Ｖ−ＲＡＭ(R)7R の画像デ
ータがデータ・バス上に出力され、ＣＰＵ１はこのデー
タを読み込むようになっている。On the other hand, the bus driver 4 has a D-ffA4
= 0, Y2 = 1, only the AND circuit C2 is enabled, only the three-state buffer C9 is enabled, and the image data of the V-RAM (R) 7R is placed on the data bus. The data is output, and the CPU 1 reads the data.

【００６６】次に、別の実施例のＬＥＤドットマトリッ
クス表示装置について、図８の構成ブロック図を使って
説明する。但し、図１の本実施例では、Ｖ−ＲＡＭ７へ
の画像データはＣＰＵ１から書き込まれるデータがその
まま書き込まれることになるが、図８の別の実施例は、
Ｖ−ＲＡＭ７とデータ・バスの間に双方向反転バッファ
１８があることが相違点である。つまり、Ｖ−ＲＡＭ７
にはＣＰＵ１から送られたデータの反転を書き込むよう
になっている。Next, an LED dot matrix display device of another embodiment will be described with reference to the block diagram of FIG. However, in the present embodiment of FIG. 1, the image data to be written into the V-RAM 7 is the data written from the CPU 1 as it is. However, another embodiment of FIG.
The difference is that there is a bidirectional inversion buffer 18 between the V-RAM 7 and the data bus. That is, the V-RAM 7
Is written with an inversion of the data sent from the CPU 1.

【００６７】更に、図９及び図１０の回路図を使って、
上記別の実施例のＬＥＤドットマトリックス表示装置の
具体的構成を説明する。上記別の実施例のＬＥＤドット
マトリックス表示装置は、基本的には図１に示した実施
例と同様の構成となっている。尚、図９と図１０は一体
の図面であるが、紙面の制約により全体の左半分を図９
に、全体の右半分を図１０に一部を重複させて描いてい
る。Further, using the circuit diagrams of FIGS. 9 and 10,
A specific configuration of the LED dot matrix display device of another embodiment will be described. The LED dot matrix display device of the above another embodiment has basically the same configuration as that of the embodiment shown in FIG. Although FIGS. 9 and 10 are integrated drawings, the left half of the whole is shown in FIG. 9 due to space limitations.
10, and the right half of the whole is partially illustrated in FIG.

【００６８】上記別の実施例のリード／ライトコントロ
ーラ１４内部は、Ｄフリップフロップ（Ｄ−ｆｆ）Ａ1,
Ａ2,Ａ4,Ａ5 とＡＮＤ回路Ａ3 とで構成され、バス・ド
ライバ４は、ＡＮＤ回路Ｃ1,Ｃ2,Ｃ3,Ｃ4,Ｃ7,Ｃ8 とＮ
ＯＴ回路Ｃ5,Ｃ6 とスリ−ステ−トバッファＣ9,Ｃ10，
Ｃ11，Ｃ12とで構成され、ＭＰＸ３はＤ−ｆｆＢ1,Ｂ2
で構成されている。但し、他の構成部分はブロック図の
まま示している。In the read / write controller 14 of the other embodiment, D flip-flops (D-ff) A1,
A2, A4, A5 and an AND circuit A3, the bus driver 4 comprises AND circuits C1, C2, C3, C4, C7, C8 and N
OT circuits C5, C6 and three-state buffers C9, C10,
MPX3 is composed of D-ffB1, B2
It is composed of However, other components are shown in a block diagram.

【００６９】上記別の実施例におけるＭＰＸ３を切り替
えてＶ−ＲＡＭ(R)7R に画像デ−タを書き込ませる動作
は、図６及び図７の回路図で説明したものと同様である
が、相違するバス・ドライバ４での動作について、以下
説明する。The operation of switching the MPX3 and writing image data to the V-RAM (R) 7R in the above another embodiment is the same as that described with reference to the circuit diagrams of FIGS. The operation of the bus driver 4 will be described below.

【００７０】バス・ドライバ４での動作は、信号ＣＳ-N
＝ＷＲ-N＝０、信号Ｒ-P＝１で信号Ｇ-P＝０なのでスリ
−ステ−トバッファＣ11はデータ・バスからの画像デー
タを通過させ、またスリ−ステ−トバッファＣ12はＹ出
力がハイ・インピーダンスのままになる。The operation of the bus driver 4 is based on the signal CS-N
= WR-N = 0, signal RP = 1 and signal GP = 0, so three-state buffer C11 passes image data from the data bus, and three-state buffer C12 has Y output. Remains high impedance.

【００７１】スリ−ステ−トバッファＣ11から出るデー
タはスリ−ステ−トバッファＣ11で一旦反転されて出力
されるため、Ｖ−ＲＡＭ(R)7R には反転したデータが書
かれることになる。またスリ−ステ−トバッファＣ12は
Ｙ出力がハイ・インピーダンスであるためデータはＭＲ
４でプルアップしたＨｉｇｈ状態になる。結果としてＶ
−ＲＡＭ(G)7G にはＦＦｈが書かれることになる。The data output from the three-state buffer C11 is once inverted and output by the three-state buffer C11, so that the inverted data is written in the V-RAM (R) 7R. Since the Y output of the three-state buffer C12 is high impedance, the data is MR.
The state becomes a high state pulled up by 4. As a result V
-FFh will be written in RAM (G) 7G.

【００７２】また、Ｖ−ＲＡＭ７のリ−ド時は、信号Ｃ
Ｓ-Nと信号ＷＲ-Nが１で、信号ＲＤ-Nが０であると、Ａ
ＮＤ回路Ａ3 が０になり、Ｄ−ｆｆＡ4 の出力Ｙ1 ＝
０，Ｙ0,Ｙ2,Ｙ3 ＝１となる。信号ＲＤ-N＝０なので、
Ｄ−ｆｆＡ5 の切り替えはＡ側になり、Ｄ−ｆｆＡ5 の
出力は、Ｙ1 ＝１，Ｙ2 ＝０，Ｙ3 ＝０，Ｙ4 ＝１とな
り、この状態でＤ−ｆｆＢ1 を通過してＶ−ＲＡＭ(R)7
R だけがリ−ド状態になる。When the V-RAM 7 is read, the signal C
If SN and signal WR-N are 1 and signal RD-N is 0, A
The ND circuit A3 becomes 0, and the output Y1 of D-ffA4 =
0, Y0, Y2, Y3 = 1. Since the signal RD-N = 0,
The switching of D-ffA5 is on the A side, and the output of D-ffA5 is Y1 = 1, Y2 = 0, Y3 = 0, Y4 = 1. In this state, the signal passes through D-ffB1 and V-RAM (R ) 7
Only R is in the lead state.

【００７３】バス・ドライバ４はスリ−ステ−トバッフ
ァＣ9 だけがイネーブル状態になり、Ｖ−ＲＡＭ(R)7R
のデータがデータ・バス上現れるが、このデータはＶ−
ＲＡＭ(R)7R から出たデータがスリ−ステ−トバッファ
Ｃ9 で反転するためＣＰＵ１は本来書き込んだ正しい画
像データを読み込むことができる。．In the bus driver 4, only the three-state buffer C9 is enabled, and the V-RAM (R) 7R
Appears on the data bus, and this data is
Since the data output from the RAM (R) 7R is inverted by the three-state buffer C9, the CPU 1 can read the originally written correct image data. .

【００７４】また、Ｐ／Ｓ変換器８とＬＥＤ表示部９と
の間に反転バッファＤ1,Ｄ2 が接続してあるので、ＬＥ
Ｄ表示部９へ送るデータは、ＣＰＵ１が本来Ｖ−ＲＡＭ
７の書き込んだ正しいデータを得ることになり、ＬＥＤ
表示部９には本来の画像デ−タが表示されることにな
る。Further, since the inversion buffers D1 and D2 are connected between the P / S converter 8 and the LED display section 9, the LE
The data to be sent to the D display unit 9 is originally stored in the V-RAM by the CPU 1.
7 will get the correct data written, LED
The display section 9 displays the original image data.

【００７５】上記図８、図９及び図１０の別の実施例
は、図５、図６及び図７のＬＥＤドットマトリクス表示
装置と同様の動作を行わせるものであるが、双方向反転
バッファ18R,18G,Ｄ1,Ｄ2 を設けることにより、図６及
び図７の実施例に比べてスリ−ステ−トバッファの数を
少なくすることができるものである。The other embodiment of FIGS. 8, 9 and 10 operates in the same manner as the LED dot matrix display of FIGS. 5, 6 and 7 except that the bidirectional inversion buffer 18R is used. , 18G, D1 and D2, the number of three-state buffers can be reduced as compared with the embodiment of FIGS.

【００７６】本実施例及び別の実施例の多重化表示ＲＡ
Ｍへの書き込み方式を用いることにより、ＬＥＤドット
マトリクス表示装置又はその他のマトリクス構造を持つ
表示装置で、Ｖ−ＲＡＭ構造が表示ドット１ドットに１
ビット対応するビットマップ形式でＲ、Ｇのその他の配
色や、アトリビュート毎にＶ−ＲＡＭが１個対応し、し
かもそれら複数のＶ−ＲＡＭがＣＰＵ１から多重化され
ている構造について、画像データの書き込み時間が色及
びアトリビュートの多重化されていない単色の表示装置
のＶ−ＲＡＭへのドットデータ書き込み時間とほぼ同じ
にでき、しかも前のデータの如何にかかわらず１回の書
き込み動作で完全なオーバーライトが可能になり、無駄
な処理が不要になり、全体の処理スピードを格段に向上
させる効果がある。Multiplex display RA of this embodiment and another embodiment
By using the writing method for M, in a LED dot matrix display device or a display device having another matrix structure, the V-RAM structure is one for each display dot.
Writing of image data for a structure in which one V-RAM corresponds to each of the other color schemes of R and G and each attribute in the bitmap format corresponding to bits, and the plurality of V-RAMs are multiplexed from the CPU 1 The time can be made almost the same as the dot data writing time to the V-RAM of a single color display device in which color and attributes are not multiplexed, and complete overwriting can be performed by one writing operation regardless of the previous data. This makes unnecessary processing unnecessary, and has the effect of significantly improving the overall processing speed.

【００７７】[0077]

【発明の効果】請求項１記載の発明によれば、複数の多
重化表示ＲＡＭに画像デ−タが選択的に書き込まれる場
合に、ＣＰＵから複数の多重化表示ＲＡＭに画像デ−タ
の書き込み可能状態を示す符号デ−タが与えられると、
書き込み可能状態の表示ＲＡＭに接続するバス・ドライ
バをオンしてデ−タ・バスに接続し、書き込み可能状態
でない表示ＲＡＭに接続するバス・ドライバを切り替え
て書き込み可能状態でない表示ＲＡＭに一定電位を与
え、そして全ての多重化表示ＲＡＭに画像デ−タの書き
込み可能指示信号を出力するリ−ド／ライトコントロ−
ラを有するドットマトリクス表示装置としているので、
書き込み可能状態の表示ＲＡＭには画像デ−タがデ−タ
・バスから書き込まれ、書き込み可能状態でない表示Ｒ
ＡＭには一定電位が与えられてクリアされることにな
り、１回の書き込み動作でオ−バ−ライトが可能とな
り、スクロ−ル表示のように常に表示ＲＡＭの内容を全
て書き換えながら表示させる場合に処理速度を向上させ
ることができる効果がある。According to the first aspect of the present invention, when image data is selectively written into a plurality of multiplexed display RAMs, the CPU writes the image data into the plurality of multiplexed display RAMs. When code data indicating a possible state is given,
The bus driver connected to the display RAM in the writable state is turned on, connected to the data bus, and the bus driver connected to the display RAM in the non-writable state is switched to apply a certain potential to the display RAM in the non-writable state. And a read / write control for outputting a write enable signal for image data to all multiplexed display RAMs.
Because it is a dot matrix display device with
Image data is written from the data bus to the display RAM in the writable state, and the display R is not in the writable state.
When a certain potential is applied to AM and it is cleared, overwriting becomes possible by one writing operation, and display is performed while always rewriting the entire contents of the display RAM like scroll display. This has the effect that the processing speed can be improved.

【００７８】請求項２記載の発明によれば、請求項１記
載のドットマトリクス表示装置において、複数の多重化
表示ＲＡＭに画像デ−タが選択的に書き込まれる場合
に、ＣＰＵから複数の多重化表示ＲＡＭに画像デ−タの
書き込み可能状態を示す符号デ−タが与えられると、リ
−ド／ライトコントロ−ラが動作して、書き込み可能状
態の表示ＲＡＭに接続するバス・ドライバをオンしてデ
−タ・バスに接続し、書き込み可能状態でない表示ＲＡ
Ｍに接続するバス・ドライバを切り替えて書き込み可能
状態でない表示ＲＡＭに一定電位を与え、そして全ての
多重化表示ＲＡＭに画像デ−タの書き込み可能指示信号
を出力するドットマトリクス表示装置における多重化表
示ＲＡＭへの書き込み方式としているので、書き込み可
能状態の表示ＲＡＭには画像デ−タがデ−タ・バスから
書き込まれ、書き込み可能状態でない表示ＲＡＭには一
定電位が与えられてクリアされることになり、１回の書
き込み動作でオ−バ−ライトが可能となり、スクロ−ル
表示のように常に表示ＲＡＭの内容を全て書き換えなが
ら表示させる場合に処理速度を向上させることができる
効果がある。According to the second aspect of the present invention, in the dot matrix display device according to the first aspect, when image data is selectively written into a plurality of multiplexed display RAMs, a plurality of multiplexed signals are sent from the CPU. When code data indicating a writable state of image data is given to the display RAM, the read / write controller operates to turn on the bus driver connected to the writable display RAM. Connected to the data bus to indicate that it is not in a writable state.
A multiplexed display in a dot matrix display device that switches a bus driver connected to M to apply a constant potential to a display RAM that is not in a writable state, and outputs a write enable instruction signal for image data to all multiplexed display RAMs. Since the writing method to the RAM is adopted, image data is written from the data bus to the display RAM in the writable state, and a constant potential is applied to the display RAM in the non-writable state to be cleared. That is, overwriting can be performed by one writing operation, and there is an effect that the processing speed can be improved in the case where the contents of the display RAM are always rewritten and displayed as in the scroll display.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例のＬＥＤドットマトリクス表
示装置の回路構成ブロック図である。FIG. 1 is a circuit configuration block diagram of an LED dot matrix display device according to one embodiment of the present invention.

【図２】図１のリード／ライトコントローラの概念図で
ある。FIG. 2 is a conceptual diagram of the read / write controller of FIG.

【図３】リード／ライト・コントローラ動作時の真理値
を表わす図である。FIG. 3 is a diagram showing truth values at the time of a read / write controller operation.

【図４】図１のメモリ・マッピング図である。FIG. 4 is a memory mapping diagram of FIG. 1;

【図５】本実施例のＬＥＤドットマトリクス表示装置の
回路構成ブロック図である。FIG. 5 is a circuit block diagram of the LED dot matrix display device of the present embodiment.

【図６】図５の具体的回路図の右半分の図である。6 is a diagram of the right half of the specific circuit diagram of FIG. 5;

【図７】図５の具体的回路図の左半分の図である。7 is a diagram of the left half of the specific circuit diagram of FIG. 5;

【図８】別の実施例のＬＥＤドットマトリクス表示装置
の回路構成ブロック図である。FIG. 8 is a circuit configuration block diagram of an LED dot matrix display device of another embodiment.

【図９】図８の具体的回路図の右半分の図である。FIG. 9 is a diagram of the right half of the specific circuit diagram of FIG. 8;

【図１０】図８の具体的回路図の左半分の図である。FIG. 10 is a diagram of the left half of the specific circuit diagram of FIG. 8;

【図１１】一般的なＬＥＤドットマトリクス表示装置の
表示部周辺の回路構成ブロック図である。FIG. 11 is a block diagram of a circuit configuration around a display unit of a general LED dot matrix display device.

【図１２】２色発光（赤：Ｒ、緑：Ｇ、黄：ＲＧ同時点
灯）のＬＥＤドットマトリックス表示装置の表示部周辺
の回路構成ブロック図である。FIG. 12 is a block diagram of a circuit configuration around a display unit of an LED dot matrix display device that emits two colors (red: R, green: G, yellow: RG simultaneously).

【図１３】図１１のメモリ・マッピング図である。FIG. 13 is a memory mapping diagram of FIG. 11;

【図１４】図１２のメモリ・マッピング図である。FIG. 14 is a memory mapping diagram of FIG. 12;

【図１５】符号式多重ＣＳ出力器を用いたＬＥＤドット
マトリクス表示装置の回路構成ブロック図である。FIG. 15 is a circuit configuration block diagram of an LED dot matrix display device using a coded CS output device.

【図１６】図１５における符号式多重ＣＳ出力器の概念
図である。FIG. 16 is a conceptual diagram of the coded CS output unit in FIG.

【図１７】図１５のメモリ・マッピング図である。FIG. 17 is a memory mapping diagram of FIG. 15;

【符号の説明】[Explanation of symbols]

１…ＣＰＵ、 ２…画面コントローラ、 ３…マルチプ
レクサ、 ４…バス・ドライバ、 ５…発振器、 ６…
画面コントローラ用分周器、 ７…画面ＲＡＭ、 ８…
Ｐ／Ｓ変換器、 ９…ＬＥＤ表示部、 １０…伝送用分
周器、 １１…デコーダ、 １２…符号式多重ＣＳ出力
器、 １３…エンコード部、 １４…リード／ライトコ
ントローラ、 １５…スイッチコントロ−ラ、 １６…
ラッチ回路、 １７…ＣＳスイッチ、 １８…双方向反
転バッファDESCRIPTION OF SYMBOLS 1 ... CPU, 2 ... Screen controller, 3 ... Multiplexer, 4 ... Bus driver, 5 ... Oscillator, 6 ...
Divider for screen controller 7 Screen RAM 8
P / S converter, 9 LED display unit, 10 frequency divider for transmission, 11 decoder, 12 coded multiplex CS output unit, 13 encoder unit, 14 read / write controller, 15 switch control La, 16 ...
Latch circuit, 17: CS switch, 18: Bidirectional inversion buffer

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 画像データがデータ・バスを介して書き
込まれる複数の多重化表示ＲＡＭと、前記複数の多重化
表示ＲＡＭに前記画像データと前記画像デ−タの書き込
み指示信号を与え、前記複数の多重化表示ＲＡＭの中で
前記画像デ−タを書き込む表示ＲＡＭを選択する選択信
号を出力するＣＰＵと、前記選択信号を解読して前記複
数の多重化表示ＲＡＭの内一つの表示ＲＡＭに前記画像
データの書き込み可能を指示する書き込み可能指示信号
を与えるデコーダとを有するドットマトリクス表示装置
において、前記デ−タ・バスと前記複数の多重化表示Ｒ
ＡＭとの接続のオン・オフをそれぞれ行い、前記デ−タ
・バスとの接続オフ時に前記表示ＲＡＭを一定電位に接
続するよう動作する複数のバス・ドライバと、前記ＣＰ
Ｕからの前記画像デ−タの書き込み指示信号と前記複数
の多重化表示ＲＡＭへの前記画像デ−タの書き込み可能
状態を示す符号デ−タが与えられると、前記画像デ−タ
の書き込み可能状態の表示ＲＡＭに接続するバス・ドラ
イバをオンにして前記デ−タ・バスに接続し、前記画像
デ−タの書き込み可能状態でない表示ＲＡＭに接続する
バス・ドライバを切り替えて前記書き込み可能状態でな
い表示ＲＡＭに一定電位を接続し、前記デコ−ダからの
書き込み可能指示信号を前記全ての多重化表示ＲＡＭに
出力するリ−ド／ライトコントロ−ラとを設けたことを
特徴とするドットマトリクス表示装置。A plurality of multiplexed display RAMs to which image data is written via a data bus; and a command to write the image data and the image data to the plurality of multiplexed display RAMs. And a CPU for outputting a selection signal for selecting a display RAM in which the image data is to be written, among the multiplexed display RAMs, and decoding the selection signal into one of the plurality of multiplexed display RAMs. In a dot matrix display device having a decoder for giving a writable instruction signal for instructing writability of image data, the data bus and the plurality of multiplexed displays R are provided.
A plurality of bus drivers for turning on / off the connection to the AM, and operating to connect the display RAM to a constant potential when the connection to the data bus is turned off;
When a write instruction signal of the image data from U and code data indicating a writable state of the image data to the plurality of multiplexed display RAMs are given, the image data can be written. The bus driver connected to the display RAM of the state is turned on to connect to the data bus, and the bus driver connected to the display RAM that is not in the writable state of the image data is switched to not in the writable state. A dot matrix display comprising a read / write controller for connecting a constant potential to the display RAM and outputting a writable instruction signal from the decoder to all the multiplexed display RAMs. apparatus. 【請求項２】 請求項１記載のドットマトリクス表示装
置において、ＣＰＵから画像デ−タの書き込み指示信号
と複数の多重化表示ＲＡＭの中で前記画像デ−タを書き
込む表示ＲＡＭを選択する選択信号と前記複数の多重化
表示ＲＡＭへの書き込み可能状態を示す符号デ−タが出
力され、前記選択信号はデコ−ダから前記画像デ−タの
書き込み可能を指示する書き込み可能指示信号として出
力され、前記画像デ−タの書き込み指示信号と前記符号
デ−タと前記書き込み可能指示信号とがリ−ド／ライト
コントロ−ラに与えられると、前記リ−ド／ライトコン
トロ−ラは前記画像デ−タの書き込み可能状態の表示Ｒ
ＡＭに接続するバス・ドライバをデ−タ・バスに接続す
るよう動作し、前記画像デ−タの書き込み可能状態でな
い表示ＲＡＭに接続するバス・ドライバを一定電位に接
続するよう動作し、前記リ−ド／ライトコントロ−ラか
ら前記全ての多重化表示ＲＡＭに書き込み可能指示信号
を出力して、前記画像デ−タの書き込み可能状態の表示
ＲＡＭに前記デ−タ・バスから前記画像デ−タを書き込
み、前記画像デ−タの書き込み可能状態でない表示ＲＡ
Ｍに書き込まれている画像デ−タをクリアすることを特
徴とするドットマトリクス表示装置における多重化表示
ＲＡＭへの書き込み方式。2. The dot matrix display device according to claim 1, wherein a write instruction signal for writing image data from the CPU and a selection signal for selecting a display RAM to write the image data among a plurality of multiplexed display RAMs. And code data indicating a writable state to the plurality of multiplexed display RAMs are output, and the selection signal is output from a decoder as a writable instruction signal for instructing writability of the image data, When the write instruction signal for the image data, the code data, and the write enable instruction signal are given to a read / write controller, the read / write controller causes the read / write controller to output the image data. Display R of the data writable state
The bus driver connected to the AM operates to connect to the data bus, the bus driver connected to the display RAM that is not in a writable state for the image data operates to connect to a constant potential, A write / write instruction signal is output from the data / write controller to all the multiplexed display RAMs, and the image data is sent from the data bus to the display RAM in a writable state of the image data. Is written to indicate that the image data is not in a writable state.
A method for writing to a multiplexed display RAM in a dot matrix display device, wherein image data written in M is cleared.