JP2773637B2 - 回線試験パルス発生回路 - Google Patents
回線試験パルス発生回路Info
- Publication number
- JP2773637B2 JP2773637B2 JP6066753A JP6675394A JP2773637B2 JP 2773637 B2 JP2773637 B2 JP 2773637B2 JP 6066753 A JP6066753 A JP 6066753A JP 6675394 A JP6675394 A JP 6675394A JP 2773637 B2 JP2773637 B2 JP 2773637B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- unit
- control pulse
- pulse
- test control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明は回線試験パルス発生回路
に関し、特にディジタル通信やデータ伝送等の分野にお
いて伝送装置内及び装置間のデータ伝送における回線試
験機能に関する。
に関し、特にディジタル通信やデータ伝送等の分野にお
いて伝送装置内及び装置間のデータ伝送における回線試
験機能に関する。
【０００２】
【従来の技術】従来、回線試験回路においては、図２に
示すように、制御部１１からテスト（ＴＳＴ）部１２と
インタフェースユニット（ＩＦ−Ｕ）１３−１〜１３−
ｉとに対する制御を夫々独立に行っている。
示すように、制御部１１からテスト（ＴＳＴ）部１２と
インタフェースユニット（ＩＦ−Ｕ）１３−１〜１３−
ｉとに対する制御を夫々独立に行っている。
【０００３】すなわち、テスト部１２内の試験制御パル
ス生成部１２ａは制御部１１から試験器設定情報１１１
を受けて試験回線の位置を指定する試験制御パルス１１
３を生成し、各インタフェースユニット１３−１〜１３
−ｉ内の各インタフェース部（ＩＦ）１４−１〜１４−
ｈに夫々出力する。
ス生成部１２ａは制御部１１から試験器設定情報１１１
を受けて試験回線の位置を指定する試験制御パルス１１
３を生成し、各インタフェースユニット１３−１〜１３
−ｉ内の各インタフェース部（ＩＦ）１４−１〜１４−
ｈに夫々出力する。
【０００４】また、各インタフェース部１４−１〜１４
−ｈ内のテスト（ＴＳＴ）制御部１５−１〜１５−ｈ
（テスト制御部１５−２〜１５−ｈは図示せず）は制御
部１１からのユニット設定情報１１２を受け、試験制御
パルス生成部１２ａからの試験制御パルス１１３が有効
か無効かを判断する。
−ｈ内のテスト（ＴＳＴ）制御部１５−１〜１５−ｈ
（テスト制御部１５−２〜１５−ｈは図示せず）は制御
部１１からのユニット設定情報１１２を受け、試験制御
パルス生成部１２ａからの試験制御パルス１１３が有効
か無効かを判断する。
【０００５】テスト制御部１５−１〜１５−ｈは試験制
御パルス生成部１２ａからの試験制御パルス１１３が有
効と判断すると、試験実行パルス１１４を送出して回線
試験を実行する。
御パルス生成部１２ａからの試験制御パルス１１３が有
効と判断すると、試験実行パルス１１４を送出して回線
試験を実行する。
【０００６】
【発明が解決しようとする課題】上述した従来の回線試
験回路では、テスト部とインタフェースユニットとに対
する制御を夫々独立に行っているので、試験設定を行う
ときに制御部によるテスト部への制御と、インタフェー
スユニットの試験状態の管理及び制御とが必要である。
この場合、インタフェース部の処理を考慮しなければな
らないため、制御部におけるファームウェア処理が複雑
になる。
験回路では、テスト部とインタフェースユニットとに対
する制御を夫々独立に行っているので、試験設定を行う
ときに制御部によるテスト部への制御と、インタフェー
スユニットの試験状態の管理及び制御とが必要である。
この場合、インタフェース部の処理を考慮しなければな
らないため、制御部におけるファームウェア処理が複雑
になる。
【０００７】また、試験制御パルスへのノイズの混入等
が発生すると、正規以外の試験制御パルスが各インタフ
ェースユニットに入力されることとなり、試験回線に対
する誤り制御が行われることがある。
が発生すると、正規以外の試験制御パルスが各インタフ
ェースユニットに入力されることとなり、試験回線に対
する誤り制御が行われることがある。
【０００８】そこで、本発明の目的は上記の問題点を解
消し、制御部におけるファームウェア処理を簡素化する
ことができ、試験回線に対する誤り制御を防止すること
ができる回線試験パルス発生回路を提供することにあ
る。
消し、制御部におけるファームウェア処理を簡素化する
ことができ、試験回線に対する誤り制御を防止すること
ができる回線試験パルス発生回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明による回線試験パ
ルス発生回路は、各々試験制御パルス列の入力に応答し
て試験実行パルスを出力する複数のインタフェースユニ
ットを含む回線試験パルス発生回路であって、前記試験
制御パルス列に少なくとも前記複数のインタフェースユ
ニット各々を特定するユニット情報を挿入する挿入手段
と、前記複数のインタフェースユニット各々に設けられ
かつ前記ユニット情報を基に前記試験制御パルス列が自
ユニット宛てか否かを判別する判別手段と、前記複数の
インタフェースユニット各々に設けられかつ前記判別手
段によって自ユニット宛てと判別された試験制御パルス
列が予め設定された所定数だけ連続した時にのみ前記試
験実行パルスの出力を行う保護手段とを備えている。
ルス発生回路は、各々試験制御パルス列の入力に応答し
て試験実行パルスを出力する複数のインタフェースユニ
ットを含む回線試験パルス発生回路であって、前記試験
制御パルス列に少なくとも前記複数のインタフェースユ
ニット各々を特定するユニット情報を挿入する挿入手段
と、前記複数のインタフェースユニット各々に設けられ
かつ前記ユニット情報を基に前記試験制御パルス列が自
ユニット宛てか否かを判別する判別手段と、前記複数の
インタフェースユニット各々に設けられかつ前記判別手
段によって自ユニット宛てと判別された試験制御パルス
列が予め設定された所定数だけ連続した時にのみ前記試
験実行パルスの出力を行う保護手段とを備えている。
【００１０】
【作用】テスト部は制御部からの試験設定情報及び設定
完了情報を基に試験制御パルス列を生成し、この試験制
御パルス列に試験設定情報を挿入して各インタフェース
ユニットに送出する。
完了情報を基に試験制御パルス列を生成し、この試験制
御パルス列に試験設定情報を挿入して各インタフェース
ユニットに送出する。
【００１１】各インタフェースユニットのインタフェー
ス部において、試験設定情報デコード回路は試験制御パ
ルス列に挿入された情報をデコードし、試験制御パルス
列を有効と判別したときにのみ、試験実行制御パルスを
保護回路に送出する。保護回路は試験実行制御パルスが
所定数だけ連続して入力されると、試験実行パルスを生
成して送出する。
ス部において、試験設定情報デコード回路は試験制御パ
ルス列に挿入された情報をデコードし、試験制御パルス
列を有効と判別したときにのみ、試験実行制御パルスを
保護回路に送出する。保護回路は試験実行制御パルスが
所定数だけ連続して入力されると、試験実行パルスを生
成して送出する。
【００１２】これによって、制御部によるインタフェー
ス部の制御が不要となるので、制御部におけるファーム
ウェア処理を簡素化することができ、試験回線に対する
誤り制御を防止することができる。
ス部の制御が不要となるので、制御部におけるファーム
ウェア処理を簡素化することができ、試験回線に対する
誤り制御を防止することができる。
【００１３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、テスト（ＴＳＴ）部２の試
験制御パルス生成部２ａは制御部１から試験設定情報１
０１及び設定完了情報１０２を受信すると、試験制御パ
ルス列を生成し、その試験制御パルス列を試験制御パル
ス１０３として各インタフェースユニット（ＩＦ−Ｕ）
３−１〜３−ｎに送出する。
ック図である。図において、テスト（ＴＳＴ）部２の試
験制御パルス生成部２ａは制御部１から試験設定情報１
０１及び設定完了情報１０２を受信すると、試験制御パ
ルス列を生成し、その試験制御パルス列を試験制御パル
ス１０３として各インタフェースユニット（ＩＦ−Ｕ）
３−１〜３−ｎに送出する。
【００１５】ここで、試験設定情報１０１は各インタフ
ェースユニット３−１〜３−ｎを特定するインタフェー
スユニット情報と、各インタフェース部４−１〜４−ｍ
を特定するインタフェース情報と、回線試験における種
別を示す試験種別情報と、試験実行パルスのタイムスロ
ットを示すタイムスロット情報とからなっている。設定
完了情報１０２は試験設定情報１０１による試験設定の
完了、つまり試験設定情報１０１の区切りを示す情報で
ある。
ェースユニット３−１〜３−ｎを特定するインタフェー
スユニット情報と、各インタフェース部４−１〜４−ｍ
を特定するインタフェース情報と、回線試験における種
別を示す試験種別情報と、試験実行パルスのタイムスロ
ットを示すタイムスロット情報とからなっている。設定
完了情報１０２は試験設定情報１０１による試験設定の
完了、つまり試験設定情報１０１の区切りを示す情報で
ある。
【００１６】また、試験制御パルス生成部２ａは生成し
た試験制御パルス列の先頭の空きタイムスロットにイン
タフェースユニット情報とインタフェース情報と試験種
別情報とタイムスロット情報とを挿入し、その試験制御
パルス列を試験制御パルス１０３として各インタフェー
スユニット３−１〜３−ｎに送出する。
た試験制御パルス列の先頭の空きタイムスロットにイン
タフェースユニット情報とインタフェース情報と試験種
別情報とタイムスロット情報とを挿入し、その試験制御
パルス列を試験制御パルス１０３として各インタフェー
スユニット３−１〜３−ｎに送出する。
【００１７】各インタフェースユニット３−１〜３−ｎ
には複数のインタフェース部（ＩＦ）４−１〜４−ｍが
配設されており、各インタフェース４−１〜４−ｍは試
験設定情報デコード回路５−１〜５−ｍ（試験設定情報
デコード回路５−２〜５−ｍは図示せず）と、保護回路
６−１〜６−ｍ（保護回路６−２〜６−ｍは図示せず）
とを有している。
には複数のインタフェース部（ＩＦ）４−１〜４−ｍが
配設されており、各インタフェース４−１〜４−ｍは試
験設定情報デコード回路５−１〜５−ｍ（試験設定情報
デコード回路５−２〜５−ｍは図示せず）と、保護回路
６−１〜６−ｍ（保護回路６−２〜６−ｍは図示せず）
とを有している。
【００１８】試験設定情報デコード回路５−１〜５−ｍ
は試験制御パルス１０３に挿入されたインタフェースユ
ニット情報とインタフェース情報と試験種別情報とタイ
ムスロット情報とをデコードし、そのデコード結果に応
じて試験制御パルス１０３が有効か無効かを判別する。
は試験制御パルス１０３に挿入されたインタフェースユ
ニット情報とインタフェース情報と試験種別情報とタイ
ムスロット情報とをデコードし、そのデコード結果に応
じて試験制御パルス１０３が有効か無効かを判別する。
【００１９】試験設定情報デコード回路５−１〜５−ｍ
はデコード結果によって試験制御パルス１０３を有効と
判別したときのみ、試験実行制御パルス１０４を保護回
路６−１〜６−ｍに送出する。
はデコード結果によって試験制御パルス１０３を有効と
判別したときのみ、試験実行制御パルス１０４を保護回
路６−１〜６−ｍに送出する。
【００２０】保護回路６−１〜６−ｍは試験設定情報デ
コード回路５−１〜５−ｍから試験実行制御パルス１０
４が入力されると、試験制御パルス１０３を図示せぬフ
リップフロップ回路に保持する。
コード回路５−１〜５−ｍから試験実行制御パルス１０
４が入力されると、試験制御パルス１０３を図示せぬフ
リップフロップ回路に保持する。
【００２１】保護回路６−１〜６−ｍは試験実行制御パ
ルス１０４が予め設定された所定数ｋだけ連続して入力
されると、フリップフロップ回路に保持した試験制御パ
ルス１０３を基に試験実行パルス１０５を生成して送出
することで、回線試験を実行する。
ルス１０４が予め設定された所定数ｋだけ連続して入力
されると、フリップフロップ回路に保持した試験制御パ
ルス１０３を基に試験実行パルス１０５を生成して送出
することで、回線試験を実行する。
【００２２】また、保護回路６−１〜６−ｍは試験実行
制御パルス１０４が所定数ｋだけ連続して入力されなけ
れば、フリップフロップ回路に保持した試験制御パルス
１０３を廃棄するので、試験実行パルス１０５を生成し
て送出することはない。
制御パルス１０４が所定数ｋだけ連続して入力されなけ
れば、フリップフロップ回路に保持した試験制御パルス
１０３を廃棄するので、試験実行パルス１０５を生成し
て送出することはない。
【００２３】よって、試験設定情報デコード回路５−１
〜５−ｍがデコード結果によって試験制御パルス１０３
を無効と判別した場合には、保護回路６−１〜６−ｍに
試験実行制御パルス１０４が所定数ｋだけ連続して入力
されることがないので、試験実行パルス１０５が生成さ
れて送出されることはなく、回線試験が即座に中止され
る。
〜５−ｍがデコード結果によって試験制御パルス１０３
を無効と判別した場合には、保護回路６−１〜６−ｍに
試験実行制御パルス１０４が所定数ｋだけ連続して入力
されることがないので、試験実行パルス１０５が生成さ
れて送出されることはなく、回線試験が即座に中止され
る。
【００２４】このように、試験制御パルス生成部２ａが
試験制御パルス１０３に挿入したインタフェースユニッ
ト情報とインタフェース情報と試験種別情報とタイムス
ロット情報とを試験設定情報デコード回路５−１〜５−
ｍでデコードし、試験制御パルス１０３が有効か無効か
を判定し、有効と判定されたときにのみ試験実行パルス
１０５を生成して送出することによって、インタフェー
ス部４−１〜４−ｍ各々の制御をテスト部２に従属した
処理とすることができる。
試験制御パルス１０３に挿入したインタフェースユニッ
ト情報とインタフェース情報と試験種別情報とタイムス
ロット情報とを試験設定情報デコード回路５−１〜５−
ｍでデコードし、試験制御パルス１０３が有効か無効か
を判定し、有効と判定されたときにのみ試験実行パルス
１０５を生成して送出することによって、インタフェー
ス部４−１〜４−ｍ各々の制御をテスト部２に従属した
処理とすることができる。
【００２５】よって、制御部１からのコマンドによる制
御をテスト部２に集中させることで、インタフェース部
４−１〜４−ｍに対する制御部１からのコマンドによる
制御が不要となるので、制御部２におけるファームウェ
ア処理を簡素化することができる。
御をテスト部２に集中させることで、インタフェース部
４−１〜４−ｍに対する制御部１からのコマンドによる
制御が不要となるので、制御部２におけるファームウェ
ア処理を簡素化することができる。
【００２６】また、試験設定情報デコード回路５−１〜
５−ｍからの試験実行制御パルス１０４が所定数ｋだけ
連続して入力されたときにのみ試験実行パルス１０５を
生成して送出する保護回路６−１〜６−ｍを付加するこ
とによって、試験制御パルス１０３へのノイズの混入等
が発生した場合に即座に回線試験を中止することができ
るので、回線試験に対する誤り制御を防止することがで
きる。
５−ｍからの試験実行制御パルス１０４が所定数ｋだけ
連続して入力されたときにのみ試験実行パルス１０５を
生成して送出する保護回路６−１〜６−ｍを付加するこ
とによって、試験制御パルス１０３へのノイズの混入等
が発生した場合に即座に回線試験を中止することができ
るので、回線試験に対する誤り制御を防止することがで
きる。
【００２７】
【発明の効果】以上説明したように本発明によれば、入
力される試験制御パルス列に挿入された少なくとも複数
のインタフェースユニット各々を特定するユニット情報
を基に試験制御パルス列が自ユニット宛てか否かを判別
し、自ユニット宛てと判別された試験制御パルス列が予
め設定された所定数だけ連続した時にのみ試験実行パル
スの出力を行うことによって、制御部におけるファーム
ウェア処理を簡素化することができ、試験回線に対する
誤り制御を防止することができるという効果がある。
力される試験制御パルス列に挿入された少なくとも複数
のインタフェースユニット各々を特定するユニット情報
を基に試験制御パルス列が自ユニット宛てか否かを判別
し、自ユニット宛てと判別された試験制御パルス列が予
め設定された所定数だけ連続した時にのみ試験実行パル
スの出力を行うことによって、制御部におけるファーム
ウェア処理を簡素化することができ、試験回線に対する
誤り制御を防止することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来例の構成を示すブロック図である。
１ 制御部 ２ テスト部 ２ａ 試験制御パルス生成部 ３−１〜３−ｎ インタフェースユニット ４−１〜４−ｍ インタフェース部 ５−１ 試験設定情報デコード回路 ６−１ 保護回路
Claims (4)
- 【請求項１】 各々試験制御パルス列の入力に応答して
試験実行パルスを出力する複数のインタフェースユニッ
トを含む回線試験パルス発生回路であって、前記試験制
御パルス列に少なくとも前記複数のインタフェースユニ
ット各々を特定するユニット情報を挿入する挿入手段
と、前記複数のインタフェースユニット各々に設けられ
かつ前記ユニット情報を基に前記試験制御パルス列が自
ユニット宛てか否かを判別する判別手段と、前記複数の
インタフェースユニット各々に設けられかつ前記判別手
段によって自ユニット宛てと判別された試験制御パルス
列が予め設定された所定数だけ連続した時にのみ前記試
験実行パルスの出力を行う保護手段とを有することを特
徴とする回線試験パルス発生回路。 - 【請求項２】 前記挿入手段は、前記ユニット情報を前
記試験制御パルス列の先頭の空きタイムスロットに挿入
するよう構成されたことを特徴とする請求項１記載の回
線試験パルス発生回路。 - 【請求項３】 前記挿入手段は、前記ユニット情報と、
自ユニット内のインタフェースを特定するインタフェー
ス情報と、回線試験の種別を示す種別情報と、前記試験
実行パルスのタイムスロットを示すタイムスロット情報
とを前記試験制御パルス列に挿入するよう構成されたこ
とを特徴とする請求項１または請求項２記載の回線試験
パルス発生回路。 - 【請求項４】 前記保護手段は、前記判別手段によって
自ユニット宛てと判別された試験制御パルス列を保持す
る保持手段と、前記試験制御パルスが前記所定数だけ連
続して入力されたときに前記保持手段に保持された試験
制御パルスに応じた試験実行パルスを出力する手段とを
含むことを特徴とする請求項１から請求項３のいずれか
記載の回線試験パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066753A JP2773637B2 (ja) | 1994-03-09 | 1994-03-09 | 回線試験パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6066753A JP2773637B2 (ja) | 1994-03-09 | 1994-03-09 | 回線試験パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07250130A JPH07250130A (ja) | 1995-09-26 |
| JP2773637B2 true JP2773637B2 (ja) | 1998-07-09 |
Family
ID=13324968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6066753A Expired - Lifetime JP2773637B2 (ja) | 1994-03-09 | 1994-03-09 | 回線試験パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773637B2 (ja) |
-
1994
- 1994-03-09 JP JP6066753A patent/JP2773637B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07250130A (ja) | 1995-09-26 |
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