JP2770811B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にサリサイド構造を有するＭＯＳトランジ
スタの製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a MOS transistor having a salicide structure.
【０００２】[0002]
【従来の技術】従来のサリサイド構造を有するＭＯＳト
ランジスタの製造には、チタンが用いられてきた。これ
は他のシリサイド膜に比べて２ケイ化チタン（ＴｉＳｉ
2 ）膜（特にＣ５４構造の２ケイ化チタン膜）の電気抵
抗率が最も低いためである。2. Description of the Related Art Conventionally, titanium has been used for manufacturing a MOS transistor having a salicide structure. This is because titanium disilicide (TiSi
2 ) This is because the film (especially a titanium disilicide film having a C54 structure) has the lowest electric resistivity.
【０００３】半導体装置の製造工程の断面図である図９
を参照すると、従来のチタンを用いたサリサイド構造を
有するＣＭＯＳトランジスタの製造方法は、次のように
なっている。FIG. 9 is a sectional view of a manufacturing process of a semiconductor device.
, A conventional method for manufacturing a CMOS transistor having a salicide structure using titanium is as follows.
【０００４】Ｐ型シリコン基板２０１表面の所定の領域
にＮウェル２０２を形成し、Ｐ型シリコン基板２０１表
面の素子分離領域に選択酸化法によりフィールド酸化膜
２０３を形成し、Ｐ型シリコン基板２０１表面の素子形
成領域にゲート酸化膜２０４を形成する。全面に多結晶
シリコン膜を堆積し、燐を添加してＮ+ 型多結晶シリコ
ン膜にする。このＮ+ 型多結晶シリコン膜をパターニン
グして、ＮチャネルＭＯＳトランジスタとＰチャネルＭ
ＯＳトランジスタとのゲート電極形成予定領域にそれぞ
れＮ+ 型多結晶シリコン膜パターン２１５ａ，２１５ｂ
を形成する。ＰチャネルＭＯＳトランジスタ形成予定領
域を覆うフォト・レジスト膜（図示せず）とＮ+ 型多結
晶シリコン膜パターン２１５ａとをマスクにしたＮ型不
純物のイオン注入、ＮチャネルＭＯＳトランジスタ形成
予定領域を覆うフォト・レジスト膜（図示せず）とＮ+
型多結晶シリコン膜パターン２１５ｂとをマスクにした
Ｐ型不純物のイオン注入等により、Ｎ- 型拡散層２１
７、Ｐ- 型拡散層２１８を形成する。全面に例えば酸化
シリコン膜からなる絶縁膜を堆積する。この絶縁膜を異
方性のドライエッチングによりエッチバックして、Ｎ+
型多結晶シリコン膜パターン２１５ａ，２１５ｂの側面
にこの絶縁膜からなるサイドウォール・スペーサ２０６
を形成する〔図９（ａ）〕。An N-well 202 is formed in a predetermined region on the surface of a P-type silicon substrate 201, and a field oxide film 203 is formed in a device isolation region on the surface of the P-type silicon substrate 201 by a selective oxidation method. A gate oxide film 204 is formed in the element formation region of FIG. A polycrystalline silicon film is deposited on the entire surface, and phosphorus is added to form an N + type polycrystalline silicon film. This N + -type polycrystalline silicon film is patterned to form an N-channel MOS transistor and a P-channel M
N + -type polycrystalline silicon film patterns 215a and 215b are respectively formed in regions where gate electrodes for forming OS transistors are to be formed.
To form N-type impurity ion implantation using a photo-resist film (not shown) covering the region where the P-channel MOS transistor is to be formed and the N + -type polycrystalline silicon film pattern 215a as a mask, and a photo covering the region where the N-channel MOS transistor is to be formed・ Resist film (not shown) and N +
The N − type diffusion layer 21 is formed by ion implantation of a P type impurity using the type polycrystalline silicon film pattern 215 b as a mask.
7, a P − type diffusion layer 218 is formed. An insulating film made of, for example, a silicon oxide film is deposited on the entire surface. This insulating film is etched back by anisotropic dry etching to obtain N +
Sidewall spacers 206 made of this insulating film on the side surfaces of the polycrystalline silicon film patterns 215a and 215b.
Is formed (FIG. 9A).
【０００５】次に、ＰチャネルＭＯＳトランジスタ形成
予定領域を覆うフォト・レジスト膜（図示せず）とＮ+
型多結晶シリコン膜パターン２１５ａとサイドウォール
・スペーサ２０６とをマスクにしたＮ型不純物のイオン
注入、ＮチャネルＭＯＳトランジスタ形成予定領域を覆
うフォト・レジスト膜（図示せず）とＮ+ 型多結晶シリ
コン膜パターン２１５ｂとサイドウォール・スペーサ２
０６とをマスクにしたＰ型不純物のイオン注入等と活性
化処理とにより、Ｎ+ 型拡散層２２７、Ｐ+ 型拡散層２
２８を形成する。ウェット・エッチングにより、Ｎ+ 型
多結晶シリコン膜パターン２１５ａ，２１５ｂの上面お
よびＮ+ 型拡散層２２７、Ｐ+ 型拡散層２２８の表面の
自然酸化膜を除去する。スパッタリングにより、全面に
チタン膜２３１を堆積する〔図９（ｂ）〕。Next, a photoresist film (not shown) covering a region where a P-channel MOS transistor is to be formed and N +
Implantation of N-type impurities using the polysilicon film pattern 215a and the sidewall spacers 206 as a mask, a photoresist film (not shown) covering a region where an N-channel MOS transistor is to be formed, and an N + -type polysilicon film Film pattern 215b and sidewall spacer 2
In addition, N + -type diffusion layers 227 and P + -type diffusion layers 2
28 are formed. The natural oxide film on the upper surfaces of the N + -type polycrystalline silicon film patterns 215a and 215b and the surfaces of the N + -type diffusion layers 227 and P + -type diffusion layers 228 is removed by wet etching. A titanium film 231 is deposited on the entire surface by sputtering [FIG. 9B].
【０００６】次に、７００℃以下の窒素雰囲気で第１の
急速熱処理（ＲＴＡ）が行なわれ、単結晶もしくは多結
晶シリコンと直接に接するチタン膜２３１がシリサイド
化され、Ｎ+ 型多結晶シリコン膜パターン２１５ａ，２
１５ｂの上面およびＮ+ 型拡散層２２７、Ｐ+ 型拡散層
２２８の表面にはそれぞれＣ４９構造の２ケイ化チタン
膜２３４が選択的に形成される。また、フィールド酸化
膜２０３、サイドウォール・スペーサ２０６表面を覆っ
ていたチタン膜２３１は窒化チタン膜２３２になる。な
お、成膜時のチタン膜２３１の膜厚および第１の急速熱
処理の条件に依存するが、２ケイ化チタン膜２３４の表
面も窒化チタン膜２３２により覆われる〔図９
（ｃ）〕。Next, a first rapid thermal process (RTA) is performed in a nitrogen atmosphere at a temperature of 700 ° C. or less to silicide the titanium film 231 which is in direct contact with single crystal or polycrystalline silicon, and to form an N + type polycrystalline silicon film. Pattern 215a, 2
A titanium disilicide film 234 having a C49 structure is selectively formed on the upper surface of the layer 15b and the surfaces of the N + -type diffusion layer 227 and the P + -type diffusion layer 228. Further, the titanium film 231 covering the surface of the field oxide film 203 and the side wall / spacer 206 becomes a titanium nitride film 232. Note that the surface of the titanium disilicide film 234 is also covered with the titanium nitride film 232 depending on the thickness of the titanium film 231 at the time of the film formation and the condition of the first rapid thermal treatment [FIG.
(C)].
【０００７】次に、アンモニア水（ＮＨ4 ＯＨ）と過酸
化水素水（Ｈ2 Ｏ2 ）との混合液等を用いたウェット・
エッチングにより、上記窒化チタン膜２３２を除去す
る。上記第１の急速熱処理より高い温度で第２の急速熱
処理が行なわれ、Ｎ+ 型多結晶シリコン膜パターン２１
５ａ，２１５ｂの上面およびＮ+ 型拡散層２２７、Ｐ+
型拡散層２２８の表面のＣ４９構造の２ケイ化チタン膜
２３４がそれぞれＣ５４構造の２ケイ化チタン膜２３５
ａ，２３５ｂおよび２ケイ化チタン膜２３７，２３８に
変換（相転移）される。これにより、サリサイド構造の
ＣＭＯＳトランジスタが形成される。このＣＭＯＳトラ
ンジスタを構成する（サリサイド構造の）ＮチャネルＭ
ＯＳトランジスタは、Ｎ+ 型多結晶シリコン膜パターン
２１５ａおよび２ケイ化チタン膜２３５ａからなるゲー
ト電極２０５ａと、Ｎ- 型拡散層２１７、Ｎ+ 型拡散層
２２７および２ケイ化チタン膜２３７からなるソース・
ドレイン領域２０７とを有している。また、このＣＭＯ
Ｓトランジスタを構成する（サリサイド構造の）Ｐチャ
ネルＭＯＳトランジスタは、Ｎ+ 型多結晶シリコン膜パ
ターン２１５ｂおよび２ケイ化チタン膜２３５ｂからな
るゲート電極２０５ｂと、Ｐ- 型拡散層２１８、Ｐ+ 型
拡散層２２８および２ケイ化チタン膜２３８からなるソ
ース・ドレイン領域２０８とを有している〔図９
（ｄ）〕。Next, a wet process using a mixed solution of ammonia water (NH 4 OH) and hydrogen peroxide solution (H 2 O 2 ) is used.
The titanium nitride film 232 is removed by etching. The second rapid heat treatment is performed at a higher temperature than the first rapid heat treatment, and the N + -type polycrystalline silicon film pattern 21 is formed.
5a, 215b and N + type diffusion layer 227, P +
The titanium disilicide film 234 having a C49 structure on the surface of the diffusion layer 228 is a titanium disilicide film 235 having a C54 structure.
a, 235b and titanium disilicide films 237, 238 (phase transition). Thus, a CMOS transistor having a salicide structure is formed. An N-channel M (having a salicide structure) constituting this CMOS transistor
The OS transistor has a gate electrode 205a composed of an N + type polycrystalline silicon film pattern 215a and a titanium disilicide film 235a, and a source composed of an N − type diffusion layer 217, an N + type diffusion layer 227 and a titanium disilicide film 237.・
And a drain region 207. Also, this CMO
The P-channel MOS transistor (having a salicide structure) constituting the S transistor includes a gate electrode 205b composed of an N + type polysilicon film pattern 215b and a titanium disilicide film 235b, a P − type diffusion layer 218, and a P + type diffusion layer. And a source / drain region 208 comprising a layer 228 and a titanium disilicide film 238 [FIG.
(D)].
【０００８】なお、上記製造方法において、チタン膜を
１回のシリサイド化反応によりいきなりＣ５４構造の２
ケイ化チタン膜にせずにシリサイド化反応を２段階に分
けて行なうのは、急激なシリサイド化反応により引き起
される次の現象を回避するためである。このように１回
のシリサイド化反応によりＣ５４構造の２ケイ化チタン
膜を形成する急激なシリサイド化反応では、まず、サイ
ドウォール・スペーサ表面での２ケイ化チタン膜の局部
的な成長（ブリッジング現象）により、ゲート電極とソ
ース・ドレイン領域とのリーク電流の増大や短絡が生じ
やすくなる。また、ゲート電極表面を構成する２ケイ化
チタン膜が凝集し易くなり、ゲート電極のシート抵抗の
上昇傾向が強くなる。In the above-described manufacturing method, the titanium film is suddenly subjected to a single silicidation reaction to form a C54-structured titanium film.
The reason why the silicidation reaction is performed in two stages without using the titanium silicide film is to avoid the next phenomenon caused by the rapid silicidation reaction. In such a rapid silicidation reaction in which a titanium silicide film having a C54 structure is formed by a single silicidation reaction, first, local growth (bridging) of the titanium disilicide film on the surface of the sidewall spacer is performed. Phenomenon) increases the leakage current and short circuit between the gate electrode and the source / drain region. Further, the titanium disilicide film forming the surface of the gate electrode is easily aggregated, and the sheet resistance of the gate electrode tends to increase.
【０００９】[0009]
【発明が解決しようとする課題】ジャーナル・オブ・ア
プライド・フィジックス，第６３巻，第１０号，５１１
０−５１１４，１９８８年（Ｊｏｕｎａｌ−ｏｆ−Ａｐ
ｐｌｉｅｄ−Ｐｈｙｓｉｃｓ，Ｖｏｌ．６３，Ｎｏ．１
０，ｐｐ５１１０−５１１４，１９８８）の報告による
と、全面にチタン膜を形成した後、熱処理により（Ｎ+
型）多結晶シリコン膜パターン上面、高濃度拡散層表面
へ２ケイ化チタン膜を形成するとき、フィールド酸化膜
表面および酸化シリコンからなるサイドウォール・スペ
ーサ表面にも、膜厚の薄いチタン過剰なケイ化チタン
（Ｔｉ5 Ｓｉ3 ）膜が形成される。このチタン過剰なケ
イ化チタン膜が最終的に除去されてないと、ゲート電極
とソース・ドレイン領域との間のリーク電流の増大、短
絡の発生等が起り易くなる。[Problems to be Solved by the Invention] Journal of Applied Physics, Vol. 63, No. 10, 511
0-5114, 1988 (Journal-of-Ap
plied-Physics, Vol. 63, No. 1
0, pp 5110-5114, 1988), a titanium film is formed on the entire surface and then heat treated to form (N +
(Type) When a titanium disilicide film is formed on the upper surface of the polycrystalline silicon film pattern and the surface of the high-concentration diffusion layer, a thin titanium-excess silicon film is also formed on the surface of the field oxide film and the surface of the sidewall spacer made of silicon oxide. titanium (Ti 5 Si 3) film is formed. Unless this titanium excess titanium silicide film is finally removed, an increase in leakage current between the gate electrode and the source / drain region, a short circuit, and the like are likely to occur.
【００１０】この問題を解決する方法としては、特開平
４−３４９３３号公報に開示された方法がある。この方
法では、全面にチタン膜を形成し、熱処理により（Ｎ+
型）多結晶シリコン膜パターン上面、高濃度拡散層表面
へＣ４９構造の２ケイ化チタン（ＴｉＳｉ2 ）膜を選択
的に形成した後、まず、２ケイ化チタン膜（およびチタ
ン過剰なケイ化チタン膜）に対してチタン膜や窒化チタ
ン（ＴｉＮ）膜を優先的に除去する選択比の高い第１の
エッチング液で、チタン膜や窒化チタン膜のみを除去す
る。その後、アンモニア水と過酸化水素水との混合水溶
液のように上記第１のエッチング液よりも選択比の低い
第２のエッチング液で、フィールド酸化膜表面およびサ
イドウォール・スペーサ表面に形成された（チタン過剰
な）ケイ化チタン膜を除去する。例えば、第２のエッチ
ング液がＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５と
いう組成の場合、この第２のエッチング液に３０秒〜２
分程度浸漬すれば上記ケイ化チタン膜が除去され、電気
的なリーク等の問題は解決できるとしている。As a method for solving this problem, there is a method disclosed in Japanese Patent Application Laid-Open No. 4-34933. In this method, a titanium film is formed on the entire surface, and (N +
(Type) After a titanium disilicide (TiSi 2 ) film having a C49 structure is selectively formed on the upper surface of the polycrystalline silicon film pattern and the surface of the high concentration diffusion layer, first, a titanium disilicide film (and titanium excess titanium silicide) is formed. The first etchant having a high selectivity for removing the titanium film and the titanium nitride (TiN) film preferentially with respect to the film) removes only the titanium film and the titanium nitride film. Thereafter, a second etchant having a lower selectivity than the first etchant, such as a mixed aqueous solution of ammonia water and hydrogen peroxide, was formed on the surface of the field oxide film and the surface of the sidewall spacer ( The titanium silicide film (excess titanium) is removed. For example, the second etching solution NH 4 OH: H 2 O 2 : H 2 O = 1: 1: If a composition of 5, to the second etchant 30 seconds to 2
It is stated that the titanium silicide film is removed by immersion for about a minute, so that problems such as electric leakage can be solved.
【００１１】本発明者等は、図９に示した製造方法にお
いて、上記公開公報記載の方法の適用の可能性の検討を
行なった。ゲート酸化膜２０４の膜厚を１０ｎｍとし、
Ｎ+型多結晶シリコン膜パターン２１５ａ，２１５ｂの
膜厚およびゲート酸化膜２０４上での幅（ゲーと長）を
２００ｎｍおよび０．３５μｍとし、サイドウォール・
スペーサ２０６の幅を１５０ｎｍとし、Ｎ+ 型拡散層２
２７およびＰ+ 型拡散層２２８の接合の深さをそれぞれ
０．２μｍとする。膜厚３５ｎｍのチタン膜２３１をス
パッタリングし、６９０℃の窒素雰囲気で３０秒の第１
の急速熱処理を行なう。Ｃ４９構造の２ケイ化チタン膜
２３４の膜厚は５０ｎｍ程度となる。その後、ＮＨ4 Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５という組成のエッチ
ング液に室温のもとで時間を変化させて浸漬する。８５
０℃の窒素雰囲気で１０秒の第２の急速熱処理を行な
い、２ケイ化チタン膜２３４をＣ５４構造の２ケイ化チ
タン膜２３７等に相転移させる。The present inventors have studied the possibility of applying the method described in the above publication in the manufacturing method shown in FIG. The thickness of the gate oxide film 204 is set to 10 nm,
The film thickness of the N + type polycrystalline silicon film patterns 215a and 215b and the width (gate and length) on the gate oxide film 204 are 200 nm and 0.35 μm.
The width of the spacer 206 is set to 150 nm, and the N + type diffusion layer 2 is formed.
27, and the junction depth of the P + type diffusion layer 228 is set to 0.2 μm. A 35 nm-thick titanium film 231 is sputtered, and the first film is formed in a nitrogen atmosphere at 690 ° C. for 30 seconds.
Is subjected to rapid heat treatment. The thickness of the titanium disilicide film 234 having the C49 structure is about 50 nm. Then, NH 4 O
It is immersed in an etching solution having a composition of H: H 2 O 2 : H 2 O = 1: 1: 5 at room temperature with changing time. 85
A second rapid heat treatment is performed for 10 seconds in a nitrogen atmosphere at 0 ° C. to cause a phase transition of the titanium disilicide film 234 to a titanium disilicide film 237 having a C54 structure.
【００１２】合計のゲート幅が２５ｃｍになるように得
られた複数のＮチャネルＭＯＳトランジスタを並列に接
続し、ゲート電極２０５とソース・ドレイン領域２０７
との間のリーク電流を測定する。上記公開公報では、上
記組成のアンモニア水と過酸化水素水との混合水溶液で
３分程度エッチングすれば充分であるとしていたが、ゲ
ート電極とソース・ドレイン領域との間のリーク電流の
ヒストグラムである図１０に示すように、本発明者等の
得た結果では、２０分のエッチングでもゲート電極２０
５とソース・ドレイン領域２０７との間のリーク電流の
増大（およびばらつき）が生じており、このリーク電流
の増大を概ね抑制するには３０分以上のエッチングが必
要である。ところが、３０分程度の長時間のエッチング
を行なうと、２ケイ化チタン膜２３４の膜厚は６ｎｍ程
度薄くなり、その結果、ゲート電極２０５、ソース・ド
レイン領域２０７のシート抵抗が上昇する。特にゲート
電極のように微細幅の配線では、これの高抵抗化が回路
動作速度の低下に直接に結びつく。以上の結論として、
従来技術を駆使しても、ゲート電極とソース・ドレイン
領域との間のリーク電流の増大と、ゲート電極（および
ソース・ドレイン領域）のシート抵抗の上昇との間に
は、トレード・オフの関係がある。A plurality of N-channel MOS transistors obtained so that the total gate width becomes 25 cm are connected in parallel, and a gate electrode 205 and source / drain regions 207 are connected.
And measure the leakage current between them. In the above-mentioned publication, it is sufficient to perform etching for about 3 minutes with a mixed aqueous solution of aqueous ammonia and aqueous hydrogen peroxide having the above composition. However, this is a histogram of the leak current between the gate electrode and the source / drain region. As shown in FIG. 10, the results obtained by the present inventors show that the gate electrode 20 can be etched even after etching for 20 minutes.
An increase (and variation) in the leak current occurs between the gate electrode 5 and the source / drain region 207, and etching for at least 30 minutes is required to substantially suppress the increase in the leak current. However, when etching is performed for a long time of about 30 minutes, the thickness of the titanium disilicide film 234 is reduced by about 6 nm, and as a result, the sheet resistance of the gate electrode 205 and the source / drain regions 207 is increased. Particularly, in the case of a wiring having a fine width such as a gate electrode, the increase in the resistance directly leads to a reduction in the circuit operation speed. In conclusion,
Even with the use of conventional techniques, there is a trade-off between the increase in leakage current between the gate electrode and the source / drain region and the increase in the sheet resistance of the gate electrode (and the source / drain region). There is.
【００１３】一方、前記サイドウォール・スペーサが窒
化シリコンからなる場合、熱処理により多結晶シリコン
膜パターン上面、高濃度拡散層表面へ２ケイ化チタン膜
を形成するときに、サイドウォール・スペーサ表面に
は、チタン過剰なケイ化チタン（Ｔｉ5 Ｓｉ3 ）と窒化
チタンの混合膜が形成される。前記チタン過剰なケイ化
チタン（Ｔｉ5 Ｓｉ3 ）と窒化チタンの混合膜は、ＮＨ
4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2Ｏ＝１：１：５の組成のアンモ
ニア水と過酸化水素水の混合液で、室温にて、３０分間
エッチングを行っても完全に除去されず、サイドウォー
ル・スペーサ上に残留し、ゲート電極とソース・ドレイ
ン領域とを短絡してしまうという問題がある。On the other hand, when the sidewall spacer is made of silicon nitride, when a titanium disilicide film is formed on the upper surface of the polycrystalline silicon film pattern and the surface of the high-concentration diffusion layer by heat treatment, the surface of the sidewall spacer becomes Then, a mixed film of titanium silicide (Ti 5 Si 3 ) and titanium nitride in excess of titanium is formed. The mixed film of the titanium excess titanium silicide (Ti 5 Si 3 ) and titanium nitride is formed of NH 3
A mixture of ammonia water and hydrogen peroxide having a composition of 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 was not completely removed even after etching at room temperature for 30 minutes. There is a problem that it remains on the wall spacer and short-circuits the gate electrode and the source / drain region.
【００１４】したがって、本発明の目的は、チタンを用
いたサリサイド構造を有するＭＯＳトランジスタの製造
方法において、ゲート電極とソース・ドレイン領域との
間のリーク電流の増大と、ゲート電極（およびソース・
ドレイン領域）のシート抵抗の上昇とを同時に抑制する
製造方法を提供することにある。Therefore, an object of the present invention is to provide a method of manufacturing a MOS transistor having a salicide structure using titanium, in which a leakage current between a gate electrode and a source / drain region is increased and a gate electrode (and a source / drain region) are increased.
An object of the present invention is to provide a manufacturing method for simultaneously suppressing an increase in sheet resistance of the drain region).
【００１５】[0015]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、少なくとも所定の領域に一導電型領域を有す
るシリコン基板の表面の素子分離領域にフィールド酸化
膜を形成し、このシリコン基板の表面の素子形成領域に
ゲート酸化膜を形成し、このシリコン基板の表面のゲー
ト電極形成予定領域に高濃度で所望導電型の多結晶シリ
コン膜パターンを形成し、これらの多結晶シリコン膜パ
ターンの側面に絶縁膜からなるサイドウォール・スペー
サを形成し、これらの一導電型領域の表面にこれらのサ
イドウォール・スペーサに自己整合的に高濃度の逆導電
型拡散層を形成する工程と、全面にチタン膜を形成し、
窒素雰囲気での第１の急速熱処理により上記多結晶シリ
コン膜パターンの上面および上記逆導電型拡散層の表面
に選択的にＣ４９構造の２ケイ化チタン膜を形成し、第
１のウェット・エッチングにより窒化チタン膜を選択的
に除去する工程と、第２の急速熱処理により上記Ｃ４９
構造の２ケイ化チタン膜をＣ５４構造の２ケイ化チタン
膜に変換し、第２のウェット・エッチングにより上記フ
ィールド酸化膜の表面および上記サイドウォール・スペ
ーサの表面に形成されたケイ化チタン膜を除去する工程
と含んでいる。According to a method of manufacturing a semiconductor device of the present invention, a field oxide film is formed in an element isolation region on a surface of a silicon substrate having at least a predetermined region of one conductivity type. A gate oxide film is formed in an element formation region on the surface, and a polycrystalline silicon film pattern of a desired conductivity type is formed at a high concentration in a region where a gate electrode is to be formed on the surface of the silicon substrate, and side surfaces of these polycrystalline silicon film patterns are formed. Forming a sidewall spacer made of an insulating film on the surface, forming a high-concentration reverse conductivity type diffusion layer on the surface of the one conductivity type region in a self-aligned manner with the sidewall spacer, and forming titanium on the entire surface. Forming a film,
A titanium disilicide film having a C49 structure is selectively formed on the upper surface of the polycrystalline silicon film pattern and the surface of the reverse conductivity type diffusion layer by a first rapid heat treatment in a nitrogen atmosphere, and the first wet etching is performed. A step of selectively removing the titanium nitride film, and a second rapid thermal processing for the above C49.
The titanium disilicide film having the structure is converted into a titanium disilicide film having a C54 structure, and the titanium silicide film formed on the surface of the field oxide film and the surface of the sidewall spacer by the second wet etching is formed. Removing step.
【００１６】好ましくは、上記第１のウェット・エッチ
ングがアンモニア水と過酸化水素水との混合液あるいは
硫酸と過酸化水素水との混合液により行なわれ、上記第
２のウェット・エッチングがアンモニア水と過酸化水素
水との混合液により行なわれる。Preferably, the first wet etching is performed with a mixed solution of ammonia water and hydrogen peroxide solution or a mixed solution of sulfuric acid and hydrogen peroxide solution, and the second wet etching is performed with ammonia water. And a hydrogen peroxide solution.
【００１７】さらに好ましくは、サイドウォール・スペ
ーサが、窒化シリコン膜であって、第１のウェット・エ
ッチングが、硫酸と過酸化水素水との混合液により行わ
れ、第２のウェット・エッチングが、アンモニア水と過
酸化水素水との混合液により行われることを特徴とす
る。More preferably, the side wall spacer is a silicon nitride film, the first wet etching is performed by using a mixed solution of sulfuric acid and hydrogen peroxide, and the second wet etching is performed. It is performed by a mixed solution of ammonia water and hydrogen peroxide solution.
【００１８】また、本発明の別な半導体装置の製造方法
は、シリコン層の上にチタン膜を堆積する工程と、第１
の熱処理を行い前記チタン膜及び前記シリコン膜を反応
させてＣ４９構造の第１のチタンシリサイド層を形成す
る工程と、第１のウェット・エッチングを行いシリコン
と未反応なチタンを除去する工程と、第２の熱処理を行
い前記第１のチタンシリサイド層をＣ５４構造のチタン
シリサイド層に変換する工程と、第２のウェット・エッ
チングを行い前記Ｃ５４構造に変換してないチタンを除
去する工程とを有することを特徴とする。According to another method of manufacturing a semiconductor device of the present invention, a step of depositing a titanium film on a silicon layer includes the steps of:
Forming a first titanium silicide layer having a C49 structure by reacting the titanium film and the silicon film with each other, and performing first wet etching on the silicon film.
Removing unreacted titanium with titanium, performing a second heat treatment to convert the first titanium silicide layer into a titanium silicide layer having a C54 structure, and a second wet etching.
To remove titanium not converted to the C54 structure.
Removing step .
【００１９】好ましくは、少なくとも第１の熱処理は、
窒素ガス雰囲気での急速熱処理であることを特徴とす
る。Preferably, at least the first heat treatment comprises:
It is characterized by rapid heat treatment in a nitrogen gas atmosphere.
【００２０】[0020]
【００２１】[0021]
【発明の実施の形態】本発明の前記ならびにその他の目
的、特徴及び効果をより明確にすべく、以下図面を用い
て本発明の実施例につき詳述する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to clarify the above and other objects, features and effects of the present invention, embodiments of the present invention will be described in detail with reference to the drawings.
【００２２】半導体装置の製造工程の断面図である図１
を参照して、本発明の第１の実施例によるチタンを用い
たサリサイド構造を有するＣＭＯＳトランジスタの製造
方法の要旨を説明する。FIG. 1 is a sectional view of a semiconductor device manufacturing process.
A summary of a method of manufacturing a CMOS transistor having a salicide structure using titanium according to a first embodiment of the present invention will be described with reference to FIG.
【００２３】Ｐ型シリコン基板１０１表面の所定の領域
にＮウェル１０２を形成し、Ｐ型シリコン基板１０１表
面の素子分離領域に選択酸化法により膜厚５００ｎｍ程
度のフィールド酸化膜１０３を形成し、Ｐ型シリコン基
板１０１表面の素子形成領域に熱酸化法により膜厚１０
ｎｍ程度のゲート酸化膜１０４を形成する。ＣＶＤ法に
より全面に膜厚２００ｎｍ程度の多結晶シリコン膜を堆
積し、燐を添加してＮ+ 型多結晶シリコン膜にする。こ
のＮ+ 型多結晶シリコン膜をパターニングして、Ｎチャ
ネルＭＯＳトランジスタとＰチャネルＭＯＳトランジス
タとのゲート電極形成予定領域にそれぞれＮ+ 型多結晶
シリコン膜パターン１１５ａ，１１５ｂを形成する。Ｐ
チャネルＭＯＳトランジスタ形成予定領域を覆うフォト
・レジスト膜（図示せず）とＮ+ 型多結晶シリコン膜パ
ターン１１５ａとをマスクにしたＮ型不純物のイオン注
入、ＮチャネルＭＯＳトランジスタ形成予定領域を覆う
フォト・レジスト膜（図示せず）とＮ+ 型多結晶シリコ
ン膜パターン１１５ｂとをマスクにしたＰ型不純物のイ
オン注入等により、Ｎ- 型拡散層１１７、Ｐ- 型拡散層
１１８を形成する。ＣＶＤ法により、全面に例えば膜厚
１５０ｎｍ程度の酸化シリコン膜からなる絶縁膜を堆積
する。この絶縁膜を異方性のドライエッチングによりエ
ッチバックして、Ｎ+ 型多結晶シリコン膜パターン１１
５ａ，１１５ｂの側面にこの絶縁膜からなるサイドウォ
ール・スペーサ１０６を形成する〔図１（ａ）〕。An N well 102 is formed in a predetermined region on the surface of the P-type silicon substrate 101, and a field oxide film 103 having a thickness of about 500 nm is formed in a device isolation region on the surface of the P-type silicon substrate 101 by selective oxidation. In the element formation region on the surface of the silicon substrate 101, a film thickness of 10
A gate oxide film 104 of about nm is formed. A polycrystalline silicon film having a thickness of about 200 nm is deposited on the entire surface by a CVD method, and phosphorus is added to form an N + type polycrystalline silicon film. The N + -type polycrystalline silicon film is patterned to form N + -type polycrystalline silicon film patterns 115a and 115b in regions where gate electrodes of the N-channel MOS transistor and the P-channel MOS transistor are to be formed. P
Ion implantation of N-type impurities using a photo resist film (not shown) covering the region where the channel MOS transistor is to be formed and the N + type polycrystalline silicon film pattern 115a as masks, An N − type diffusion layer 117 and a P − type diffusion layer 118 are formed by ion implantation of P type impurities using a resist film (not shown) and the N + type polycrystalline silicon film pattern 115b as a mask. An insulating film made of, for example, a silicon oxide film having a thickness of about 150 nm is deposited on the entire surface by the CVD method. This insulating film is etched back by anisotropic dry etching to obtain an N + -type polycrystalline silicon film pattern 11.
Sidewall spacers 106 made of this insulating film are formed on the side surfaces of 5a and 115b (FIG. 1A).
【００２４】次に、ＰチャネルＭＯＳトランジスタ形成
予定領域を覆うフォト・レジスト膜（図示せず）とＮ+
型多結晶シリコン膜パターン１１５ａとサイドウォール
・スペーサ１０６とをマスクにしたＮ型不純物のイオン
注入、ＮチャネルＭＯＳトランジスタ形成予定領域を覆
うフォト・レジスト膜（図示せず）とＮ+ 型多結晶シリ
コン膜パターン１１５ｂとサイドウォール・スペーサ１
０６とをマスクにしたＰ型不純物のイオン注入等とシリ
コン結晶の回復と不純物の活性化のための例えば９００
℃の窒素雰囲気での２０分間の熱処理とにより、Ｎ+ 型
拡散層１２７、Ｐ+ 型拡散層１２８を形成する。Ｎ+ 型
拡散層１２７、Ｐ+ 型拡散層１２８の接合の深さは、そ
れぞれ０．２μｍ程度である。稀弗酸により、Ｎ+ 型多
結晶シリコン膜パターン１１５ａ，１１５ｂの上面およ
びＮ+ 型拡散層１２７、Ｐ+ 型拡散層１２８の表面の自
然酸化膜を除去する。スパッタリングにより、全面に膜
厚３５ｎｍ程度のチタン膜１３１を堆積する〔図１
（ｂ）〕。Next, a photoresist film (not shown) covering a region where a P-channel MOS transistor is to be formed and N +
Implantation of N-type impurities using the polysilicon film pattern 115a and the sidewall spacers 106 as a mask, a photoresist film (not shown) covering a region where an N-channel MOS transistor is to be formed, and N + -type polysilicon. Film pattern 115b and sidewall spacer 1
For example, 900 is used for ion implantation of P-type impurities and the like for recovering silicon crystals and activating the impurities by using the mask 06 as a mask.
By heat treatment in a nitrogen atmosphere at 20 ° C. for 20 minutes, an N + type diffusion layer 127 and a P + type diffusion layer 128 are formed. The junction depth of the N + type diffusion layer 127 and the P + type diffusion layer 128 is about 0.2 μm each. The natural oxide film on the upper surfaces of the N + -type polycrystalline silicon film patterns 115a and 115b and the surfaces of the N + -type diffusion layers 127 and the P + -type diffusion layers 128 is removed by dilute hydrofluoric acid. A titanium film 131 having a thickness of about 35 nm is deposited on the entire surface by sputtering [FIG.
(B)].
【００２５】次に、６９０℃の窒素雰囲気で３０秒間の
第１の急速熱処理（ＲＴＡ）が行なわれ、単結晶もしく
は多結晶シリコンと直接に接するチタン膜１３１がシリ
サイド化され、Ｎ+ 型多結晶シリコン膜パターン１１５
ａ，１１５ｂの上面およびＮ+ 型拡散層１２７、Ｐ+ 型
拡散層１２８の表面にはそれぞれＣ４９構造の２ケイ化
チタン膜１３４が選択的に形成される。例えば、Ｎ+ 型
拡散層１２７に形成される２ケイ化チタン膜１３４の膜
厚は５０ｎｍ程度である。また、フィールド酸化膜１０
３、サイドウォール・スペーサ１０６表面には、１ｎｍ
に満たない膜厚の薄いチタン過剰なケイ化チタン（Ｔｉ
5 Ｓｉ3 ）膜１３３が形成される。さらに、このケイ化
チタン膜１３３は、窒化チタン膜１３２に覆われる姿態
を有している。なお、成膜時のチタン膜１３１の膜厚お
よび第１の急速熱処理の条件に依存するが、２ケイ化チ
タン膜１３４の表面も主として窒化チタン膜１３２（こ
の外に、酸化チタン膜が形成されることもあり、未反応
のチタン膜が残留することもある）により覆われる〔図
１（ｃ）〕。Next, a first rapid thermal process (RTA) is performed in a nitrogen atmosphere at 690 ° C. for 30 seconds to silicide the titanium film 131 which is in direct contact with the single crystal or polycrystalline silicon, and to form an N + type polycrystal. Silicon film pattern 115
A titanium disilicide film 134 having a C49 structure is selectively formed on the upper surfaces of the a and 115b and the surfaces of the N + -type diffusion layer 127 and the P + -type diffusion layer 128, respectively. For example, the thickness of the titanium disilicide film 134 formed in the N + type diffusion layer 127 is about 50 nm. The field oxide film 10
3. 1 nm on the surface of the sidewall spacer 106
Excessive titanium silicide (Ti
5 Si 3 ) film 133 is formed. Further, the titanium silicide film 133 has a form covered with the titanium nitride film 132. Although it depends on the thickness of the titanium film 131 at the time of film formation and the conditions of the first rapid heat treatment, the surface of the titanium disilicide film 134 is mainly composed of the titanium nitride film 132 (in addition to the above, a titanium oxide film is formed). In some cases, an unreacted titanium film may remain) (FIG. 1C).
【００２６】次に、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝
１：１：５の組成のアンモニア水と過酸化水素水との混
合液を用いた第１のウェット・エッチングが室温で１０
分間行なわれ、上記窒化チタン膜１３２（および未反応
チタン膜、酸化チタン膜等）が除去される。この際、ケ
イ化チタン（Ｔｉ5 Ｓｉ3 ）膜１３３およびＣ４９構造
の２ケイ化チタン膜１３４もそれぞれエッチングが進行
するが、この条件ではこれらの膜が完全に除去されな
い。続いて、８５０℃の窒素雰囲気で１０秒間の第２の
急速熱処理が行なわれ、Ｎ+ 型多結晶シリコン膜パター
ン１１５ａ，１１５ｂの上面およびＮ+ 型拡散層１２
７、Ｐ+ 型拡散層１２８の表面のＣ４９構造の２ケイ化
チタン膜１３４がそれぞれＣ５４構造の２ケイ化チタン
膜１３５ａ，１３５ｂおよび２ケイ化チタン膜１３７，
１３８に変換（相転移）される。これにより、サリサイ
ド構造のＣＭＯＳトランジスタの該形が形成される。こ
のＣＭＯＳトランジスタを構成する（サリサイド構造
の）ＮチャネルＭＯＳトランジスタは、Ｎ+ 型多結晶シ
リコン膜パターン１１５ａおよび２ケイ化チタン膜１３
５ａからなるゲート電極１０５ａと、Ｎ- 型拡散層１１
７、Ｎ+ 型拡散層１２７および２ケイ化チタン膜１３７
からなるソース・ドレイン領域１０７とを有している。
また、このＣＭＯＳトランジスタを構成する（サリサイ
ド構造の）ＰチャネルＭＯＳトランジスタは、Ｎ+ 型多
結晶シリコン膜パターン１１５ｂおよび２ケイ化チタン
膜１３５ｂからなるゲート電極１０５ｂと、Ｐ- 型拡散
層１１８、Ｐ+型拡散層１２８および２ケイ化チタン膜
１３８からなるソース・ドレイン領域１０８とを有して
いる〔図１（ｄ）〕。なおこの第２の急速熱処理では、
ケイ化チタン膜１３３における組成変化、相転移等は起
らない。Next, NH 4 OH: H 2 O 2 : H 2 O =
First wet etching using a mixed solution of aqueous ammonia and aqueous hydrogen peroxide having a composition of 1: 1: 5 is performed at room temperature for 10 hours.
Then, the titanium nitride film 132 (and the unreacted titanium film, titanium oxide film, etc.) is removed. At this time, the titanium silicide (Ti 5 Si 3 ) film 133 and the titanium disilicide film 134 having the C49 structure are also etched, but under these conditions, these films are not completely removed. Subsequently, a second rapid thermal annealing for 10 seconds in a nitrogen atmosphere at 850 ° C. is performed, the N + -type polycrystalline silicon film pattern 115a, the upper surface of the 115b and the N + -type diffusion layer 12
7. The titanium disilicide film 134 having a C49 structure on the surface of the P + type diffusion layer 128 has titanium disilicide films 135a and 135b having a C54 structure and titanium disilicide films 137 and 137, respectively.
138 (phase transition). Thereby, the shape of the CMOS transistor having the salicide structure is formed. An N-channel MOS transistor (having a salicide structure) constituting this CMOS transistor includes an N + type polysilicon film pattern 115 a and a titanium disilicide film 13.
The gate electrode 105a made of 5a and the N − type diffusion layer 11
7. N + type diffusion layer 127 and titanium disilicide film 137
And a source / drain region 107 made of.
The P-channel MOS transistor (having a salicide structure) constituting this CMOS transistor has a gate electrode 105b composed of an N + type polysilicon film pattern 115b and a titanium disilicide film 135b, and a P − type diffusion layer 118, P A source / drain region 108 composed of a + type diffusion layer 128 and a titanium disilicide film 138 is provided (FIG. 1D). In this second rapid heat treatment,
No composition change, phase transition, or the like occurs in the titanium silicide film 133.
【００２７】次に、上記第１のウェット・エッチング
（ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５）と同じ
組成のアンモニア水と過酸化水素水との混合液を用いて
第２のウェット・エッチングが室温で２０分間行なわ
れ、残置したケイ化チタン膜１３３が選択的に除去され
る。これにより、本実施例によるサリサイド構造のＣＭ
ＯＳトランジスタの形成が完了する〔図１（ｅ）〕。そ
の後、公知の製造方法により、層間絶縁膜の堆積、コン
タクト孔の開口、金属配線の形成等が行なわれ、本実施
例の採用による半導体装置が形成される。Next, a mixed solution of ammonia water and hydrogen peroxide having the same composition as that of the first wet etching (NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5) is used. Then, the second wet etching is performed at room temperature for 20 minutes, and the remaining titanium silicide film 133 is selectively removed. Thereby, the CM having the salicide structure according to the present embodiment is obtained.
The formation of the OS transistor is completed (FIG. 1E). Thereafter, deposition of an interlayer insulating film, opening of a contact hole, formation of a metal wiring, and the like are performed by a known manufacturing method, and a semiconductor device according to the present embodiment is formed.
【００２８】なお、上記第１の実施例では、Ｐ型シリコ
ン基板１０１にＮウェル１０２を設け、ＰチャネルＭＯ
Ｓトランジスタのゲート電極１０５ｂを構成する多結晶
シリコン膜パターンがＮ+ 型多結晶シリコン膜パターン
１１５ｂであったが、本実施例はこれに限定されるもの
ではない。ツイン・ウェルを用いてもよいし、Ｐ型シリ
コン基板１０１の代りにＮ型シリコン基板を用いてもよ
い。また、ＰチャネルＭＯＳトランジスタのゲート電極
１０５ｂを構成する多結晶シリコン膜パターンがＰ+ 型
多結晶シリコン膜パターンであってもよい。また、第
１、第２の急速熱処理の条件は、上記の数値に限定され
るものではない。さらに、第１、第２のウェット・エッ
チングの条件も、上記の数値に限定されるものではな
い。In the first embodiment, an N well 102 is provided in a P-type silicon substrate 101, and a P-channel MO substrate is provided.
Although the polycrystalline silicon film pattern constituting the gate electrode 105b of the S transistor is the N + type polycrystalline silicon film pattern 115b, the present embodiment is not limited to this. A twin well may be used, or an N-type silicon substrate may be used instead of the P-type silicon substrate 101. Further, the polycrystalline silicon film pattern forming the gate electrode 105b of the P-channel MOS transistor may be a P + type polycrystalline silicon film pattern. Further, the conditions of the first and second rapid heat treatments are not limited to the above numerical values. Further, the conditions of the first and second wet etching are not limited to the above numerical values.
【００２９】エッチング時間に対するコンダクタンスの
相対的変化を示すグラフである第２、ゲート電極やソー
ス・ドレイン領域を形成するために用いるフォト・マス
クのフォト・マスク設計値幅とシート抵抗との関係を示
すグラフである図３およびゲート電極とソース・ドレイ
ン領域との間のリーク電流のヒストグラムである図４を
参照して、上記第１の実施例の作用効果を説明する。2 is a graph showing the relative change in conductance with respect to the etching time. 2nd is a graph showing the relationship between the photomask design value width of the photomask used to form the gate electrode and the source / drain regions and the sheet resistance. 3 and FIG. 4 which is a histogram of a leak current between the gate electrode and the source / drain region, the operation and effect of the first embodiment will be described.
【００３０】まず、上記第１の実施例において、第１お
よび第２のウェット・エッチングを行なった理由につい
て述べる。First, the reason why the first and second wet etchings are performed in the first embodiment will be described.
【００３１】ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：
５の組成のアンモニア水と過酸化水素水との混合液によ
りＣ４９構造の２ケイ化チタン膜はエッチングされる。
第１の急速熱処理により形成された窒化チタン膜等は、
この混合液により数分で除去される。一方、本発明者等
が得た実験結果では、この混合液ではＣ５４構造の２ケ
イ化チタン膜はほとんどエッチングされない〔図２〕。
上記第１の実施例では、Ｃ５４構造の２ケイ化チタン膜
のこの混合液に対するエッチング耐性を利用している。
すなわち、第１の急速熱処理によりフィールド酸化膜、
サイドウォール・スペーサ表面形成される（膜厚の薄
い）チタン過剰なケイ化チタン（Ｔｉ5 Ｓｉ3 ）膜の除
去は、主として第２の急速熱処理によりＣ４９構造の２
ケイ化チタン膜をＣ５４構造の２ケイ化チタン膜に相転
移させた後に行なうならば、残置するＣ５４構造の２ケ
イ化チタン膜の膜厚の減少が低く抑えられる。第１の急
速熱処理により形成された窒化チタン膜（未反応のチタ
ン膜、酸化チタン膜）等が完全に除去されるように、第
１のウェット・エッチングの時間設定が行なわれる。す
なわち、マージンを見込んで１０分間にしてある。この
１０分間の第１のウェット・エッチングにより、Ｃ４９
構造の２ケイ化チタン膜の膜厚は４ｎｍ弱程度薄くな
る。なお、この時間が３分間程度であると、完全に除去
されなかった窒化チタン膜等の存在のため、第２の急速
熱処理の結果サイドウォール・スペーサ表面でのブリッ
ジング現象を回避することが困難になる。前述したよう
に、上記混合液による３０分間程度のエッチングにより
ケイ化チタン（Ｔｉ5 Ｓｉ3 ）膜がほぼ完全に除去され
ることから、第２のウェット・エッチングの時間は（３
０分間−１０分間＝）２０分間程度が好ましい。NH 4 OH: H 2 O 2 : H 2 O = 1: 1:
The titanium disilicide film having the C49 structure is etched by the mixed solution of the aqueous ammonia and the hydrogen peroxide having the composition of No. 5.
The titanium nitride film and the like formed by the first rapid heat treatment are:
The mixture is removed in a few minutes. On the other hand, according to the experimental results obtained by the present inventors, the titanium disilicide film having the C54 structure is hardly etched by this liquid mixture (FIG. 2).
In the first embodiment, the etching resistance of the titanium disilicide film having the C54 structure to the mixed solution is utilized.
That is, the field oxide film by the first rapid heat treatment,
Removal of the titanium thin (thin film) excess titanium silicide (Ti 5 Si 3 ) film formed on the side wall spacer surface is mainly performed by the second rapid thermal processing to remove the C49 structure.
If the step is performed after the phase transition of the titanium silicide film to the titanium disilicide film having the C54 structure, the decrease in the thickness of the remaining titanium disilicide film having the C54 structure can be suppressed to be low. The first wet etching time is set so that the titanium nitride film (unreacted titanium film, titanium oxide film) and the like formed by the first rapid heat treatment are completely removed. That is, the time is set to 10 minutes in consideration of the margin. The first wet etching for 10 minutes allows C49
The thickness of the titanium disilicide film having the structure is reduced to about 4 nm or less. If this time is about 3 minutes, it is difficult to avoid a bridging phenomenon on the side wall / spacer surface as a result of the second rapid heat treatment due to the presence of the titanium nitride film or the like that has not been completely removed. become. As described above, since the titanium silicide (Ti 5 Si 3 ) film is almost completely removed by the etching with the above-mentioned mixed solution for about 30 minutes, the time of the second wet etching is (3
0 minutes-10 minutes =) about 20 minutes is preferable.
【００３２】次に、上記第１の実施例による効果につい
て述べる。上記混合液により２０分間の第１のウェット
・エッチングのみを行なった前述の従来の方法と比較す
ると、例えばＮチャネルＭＯＳトランジスタにおけるゲ
ート電極のシート抵抗およびソース・ドレイン領域のシ
ート抵抗は、どのような値のフォト・マスク設計値幅に
対しても本実施例の方が低くなっている〔図３（ａ），
（ｂ）〕。また、ゲート幅の合計が２５ｃｍになるよう
に本実施例により得られるゲート長０．３５μｍの複数
のＮチャネルＭＯＳトランジスタを並列接続し、ゲート
電極とソース・ドレイン領域との間のリーク電流を測定
すると、リーク電流のヒストグラムはほぼ１０-11 Ａ台
に分布し、従来の方法に依るもの（図９参照）に比較し
てばらつきが少なく、かつ低い値に分布することが明白
になる〔図４〕。Next, the effect of the first embodiment will be described. Compared with the above-mentioned conventional method in which only the first wet etching is performed for 20 minutes with the above-mentioned mixed solution, for example, what is the sheet resistance of the gate electrode and the sheet resistance of the source / drain region in the N-channel MOS transistor? This embodiment is also lower than the photomask design value width of the value [FIG.
(B)]. Further, a plurality of N-channel MOS transistors having a gate length of 0.35 μm obtained by the present embodiment are connected in parallel so that the total gate width becomes 25 cm, and the leak current between the gate electrode and the source / drain region is measured. Then, it becomes clear that the leak current histogram is distributed on the order of 10 −11 A, and has a smaller variation and a lower value than the conventional method (see FIG. 9) [FIG. ].
【００３３】以上の結果、上記第１の実施例によれば、
チタンを用いたサリサイド構造を有するＭＯＳトランジ
スタの製造方法において、ゲート電極とソース・ドレイ
ン領域との間のリーク電流の増大と、ゲート電極（およ
びソース・ドレイン領域）のシート抵抗の上昇とを同時
に抑制することが容易になる。また、本実施例は、ゲー
ト長、拡散層の接合の深さ等がさらに縮小された場合、
それに伴なってＣ４９構造の２ケイ化チタン膜の膜厚も
薄くなることから、従来の製造方法よりさらに有効にな
る。As a result, according to the first embodiment,
In a method of manufacturing a MOS transistor having a salicide structure using titanium, an increase in leakage current between a gate electrode and a source / drain region and an increase in sheet resistance of a gate electrode (and a source / drain region) are simultaneously suppressed. It becomes easier to do. Further, in this embodiment, when the gate length, the junction depth of the diffusion layer, and the like are further reduced,
Accompanying this, the thickness of the titanium disilicide film having the C49 structure becomes thinner, which is more effective than the conventional manufacturing method.
【００３４】エッチング時間に対するコンダクタンスの
相対的変化を示すグラフである図５、ゲート電極やソー
ス・ドレイン領域を形成するために用いるフォト・マス
クのフォト・マスク設計値幅とシート抵抗との関係を示
すグラフである図６およびゲート電極とソース・ドレイ
ン領域との間のリーク電流のヒストグラムである図７を
参照して、本発明の第２の実施例の構成および効果を説
明する。FIG. 5 is a graph showing a relative change in conductance with respect to an etching time. FIG. 5 is a graph showing a relationship between a photomask design value width of a photomask used for forming a gate electrode and a source / drain region and sheet resistance. 6 and FIG. 7, which is a histogram of a leakage current between the gate electrode and the source / drain region, the configuration and effect of the second embodiment of the present invention will be described.
【００３５】まず、本実施例と上記第１の実施例との相
違点は、第１のウェット・エッチングがアンモニア水と
過酸化水素水との混合液でないことと、第２のウェット
・エッチング（アンモニア水と過酸化水素水との混合液
を用いている）のエッチング時間が異なることとにあ
る。上記第１の実施例では第１のウェット・エッチング
にＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５の組成の
アンモニア水と過酸化水素水との混合液を採用していた
が、この混合液ではＣ４９構造の２ケイ化チタン膜のエ
ッチングを回避することが出来ない。First, the difference between this embodiment and the first embodiment is that the first wet etching is not a mixed solution of ammonia water and hydrogen peroxide water, and that the second wet etching ( (A mixed solution of aqueous ammonia and aqueous hydrogen peroxide is used). In the first embodiment, a mixed solution of ammonia water and hydrogen peroxide having a composition of NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 is used for the first wet etching. However, this mixed solution cannot prevent the etching of the titanium disilicide film having the C49 structure.
【００３６】本実施例では、第１のウェット・エッチン
グは、Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１の組成の硫酸と過
酸化水素水との混合液により、液温１４０℃で２０分間
行なう。この混合液によるＣ４９構造の２ケイ化チタン
膜の第１のエッチングは、上記組成のアンモニア水と過
酸化水素水との混合液によるＣ４９構造の２ケイ化チタ
ン膜の第１のエッチングに比較して、（この条件では１
ｎｍ程度エッチングされる）極めて少ない〔図５〕。こ
の硫酸と過酸化水素水との混合液による第１のエッチン
グでは、第１の急速熱処理により形成された窒化チタン
膜等は、この混合液により１０分弱で除去される。この
ため、本実施例ではマージンを見込んで第１のウェット
・エッチングは２０分間行なっている。ここで、この第
１のウェット・エッチングにおいては、１４０℃でエッ
チングを行なう等のことから、混合液の組成の維持に留
意することが必要となる。なお、この第１のウェット・
エッチングでは、チタン過剰なケイ化チタン（Ｔｉ5 Ｓ
ｉ3 ）膜はほとんど除去されない。このことから、本実
施例では、第２のウェット・エッチングは、ＮＨ4Ｏ
Ｈ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５の組成のアンモニア
水と過酸化水素水との混合液により、室温で３０分間行
なう。In this embodiment, the first wet etching is performed at a liquid temperature of 140 ° C. for 20 hours by using a mixed solution of sulfuric acid and hydrogen peroxide having a composition of H 2 SO 4 : H 2 O 2 = 5: 1. Do for a minute. The first etching of the titanium disilicide film of the C49 structure with this mixture is compared with the first etching of the titanium disilicide film of the C49 structure with the mixture of the aqueous ammonia and the hydrogen peroxide having the above composition. And (in this condition 1
(etched on the order of nm) (FIG. 5). In the first etching using the mixed solution of sulfuric acid and hydrogen peroxide, the titanium nitride film and the like formed by the first rapid heat treatment are removed by the mixed solution in less than 10 minutes. Therefore, in this embodiment, the first wet etching is performed for 20 minutes in consideration of the margin. Here, in the first wet etching, since the etching is performed at 140 ° C., it is necessary to pay attention to maintaining the composition of the mixed solution. In addition, this first wet
In the etching, titanium silicide (Ti 5 S
i 3 ) The film is hardly removed. For this reason, in the present embodiment, the second wet etching is performed using NH 4 O.
The reaction is performed at room temperature for 30 minutes using a mixed solution of ammonia water and hydrogen peroxide having a composition of H: H 2 O 2 : H 2 O = 1: 1: 5.
【００３７】次に、上記第２の実施例による効果につい
て述べる。上記組成のアンモニア水と過酸化水素水との
混合液により（第２のウェット・エッチングは行なわず
に）２０分間の第１のウェット・エッチングのみを行な
った前述の従来の方法と比較すると、例えばＮチャネル
ＭＯＳトランジスタにおけるゲート電極のシート抵抗お
よびソース・ドレイン領域のシート抵抗は、どのような
値のフォト・マスク設計値幅に対しても本実施例の方が
低くなっている。さらにこれらの値は、それぞれ上記第
１の実施例の結果（図３（ａ），（ｂ）参照）より低く
なっている〔図６（ａ），（ｂ）〕。また、ゲート幅の
合計が２５ｃｍになるように本実施例により得られるゲ
ート長０．３５μｍの複数のＮチャネルＭＯＳトランジ
スタを並列接続し、ゲート電極とソース・ドレイン領域
との間のリーク電流を測定すると、上記第１の実施例の
結果（図４参照）と同様に、リーク電流のヒストグラム
はほぼ１０-11 Ａ台に分布し、従来の方法に依るもの
（図９参照）に比較してばらつきが少なく、かつ低い値
に分布することが明白になる〔図７（ｂ）〕。なお、本
実施例において、第２のウェット・エッチングを行なわ
ないならば、（上述したように）チタン過剰なケイ化チ
タン（Ｔｉ5 Ｓｉ3 ）膜はほとんど除去されないことか
ら、上記リーク電流は高い値でさらに広くばらつくこと
になる〔図７（ａ）〕。Next, the effect of the second embodiment will be described. Compared to the above-described conventional method in which only the first wet etching for 20 minutes was performed using the mixed solution of the aqueous ammonia and the aqueous hydrogen peroxide having the above composition (without performing the second wet etching), for example, The sheet resistance of the gate electrode and the sheet resistance of the source / drain regions in the N-channel MOS transistor are lower in this embodiment for any photomask design value width. Furthermore, these values are respectively lower than the results of the first embodiment (see FIGS. 3A and 3B) [FIGS. 6A and 6B]. Further, a plurality of N-channel MOS transistors having a gate length of 0.35 μm obtained by the present embodiment are connected in parallel so that the total gate width becomes 25 cm, and the leak current between the gate electrode and the source / drain region is measured. Then, similarly to the result of the first embodiment (see FIG. 4), the histogram of the leak current is distributed in the order of 10 −11 A, and the variation is smaller than that of the conventional method (see FIG. 9). It is clear that the distribution is low and the distribution is low (FIG. 7B). In this embodiment, if the second wet etching is not performed, the titanium-excess titanium silicide (Ti 5 Si 3 ) film is hardly removed (as described above), so that the leak current is high. The values vary more widely [FIG. 7 (a)].
【００３８】以上の結果、上記第２の実施例によれば、
チタンを用いたサリサイド構造を有するＭＯＳトランジ
スタの製造方法において、ゲート電極とソース・ドレイ
ン領域との間のリーク電流の増大の抑制に関しては上記
第１の実施例と同等の効果を有し、ゲート電極（および
ソース・ドレイン領域）のシート抵抗の上昇の抑制に関
しては上記第１の実施例よりさらに効果がある。As a result, according to the second embodiment,
In the method for manufacturing a MOS transistor having a salicide structure using titanium, the same effect as that of the first embodiment is obtained with respect to suppression of increase in leakage current between a gate electrode and a source / drain region. The suppression of the increase in the sheet resistance of the source (and the source / drain regions) is more effective than the first embodiment.
【００３９】なお、上記第２の実施例では、第１のウェ
ット・エッチングに硫酸と過酸化水素水との混合液を用
いたが、これの代りに塩酸と過酸化水素水との混合液、
硝酸と過酸化水素水との混合液あるいは燐酸と過酸化水
素水との混合液を用いてもよい。これらの場合、本実施
例と同程度の効果を有する。In the second embodiment, a mixture of sulfuric acid and hydrogen peroxide is used for the first wet etching. Instead of this, a mixture of hydrochloric acid and hydrogen peroxide is used.
A mixed solution of nitric acid and hydrogen peroxide or a mixed solution of phosphoric acid and hydrogen peroxide may be used. In these cases, the same effects as in the present embodiment are obtained.
【００４０】続いて、本発明の第３の実施例の構成及び
効果を説明する。本実施例と上記第１、第２の実施例の
相違点は、サイドウォール・スペーサが、窒化シリコン
膜であり、なおかつ、第１のウェット・エッチングが、
硫酸と過酸化水素水との混合液により行われ、前記第２
のウェット・エッチングが、アンモニア水と過酸化水素
水との混合液により行われることにある。サイドウォー
ル・スペーサが、窒化シリコン膜である場合には、サイ
ドウォール・スペーサの表面には、チタン過剰なケイ化
チタン（Ｔｉ5 Ｓｉ3 ）と窒化チタンとの混合膜により
覆われる。この混合膜は、硫酸と過酸化水素水との混合
液で除去することはできるが、アンモニア水と過酸化水
素水との混合液では、完全に除去することはできない。
即ち、サイドウォール・スペーサが、窒化シリコン膜で
ある場合、第１の実施例のように、ＮＨ4 ＯＨ：Ｈ2 Ｏ
2 ：Ｈ2 Ｏ＝１：１：５の組成のアンモニア水と過酸化
水素水との混合液で、室温にて、第１のウェット・エッ
チングを１０分間、第２のウェット・エッチングを２０
分間行って形成した場合、ゲート幅の合計が、２５ｃｍ
になるようにゲート長０．３５μｍの複数のＮチャネル
ＭＯＳトランジスタを並列接続し、ゲート電極とソース
・ドレイン領域のリーク電流を測定すると、リーク電流
は、高い値で、広くばらつく〔図８（ａ）〕。一方、第
２の実施例のように、第１のウェット・エッチングをＨ
2 ＳＯ4 ：Ｈ2 Ｏ2 ＝５：１の組成の硫酸と過酸化水素
水との混合液で、液温１４０℃で２０分間行い、第２の
ウェット・エッチングを、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2
Ｏ＝１：１：５の組成のアンモニア水と過酸化水素水と
の混合液で、室温にて、３０分間行った場合、上記リー
ク電流値は、１０-11 Ａ台に分布し、前記、アンモニア
水と過酸化水素水との混合液のみによるエッチングに比
較して、ばらつきが少なく、かつ低い値に分布する〔図
８（ｂ）〕。また、サイドウォール・スペーサが、窒化
シリコン膜である場合、前記第２の実施例で、第２のア
ンモニア水と過酸化水素水との混合液によるウェット・
エッチングを行わなくても、第１の硫酸と過酸化水素水
との混合液によるウェット・エッチングだけでも、上記
リーク電流値は、１０-11 Ａ台にのみ分布する。しかし
ながら、前記フィールド酸化膜上に形成された、チタン
過剰なケイ化チタン（Ｔｉ5 Ｓｉ3 ）は、第１の硫酸と
過酸化水素水との混合液によるウェット・エッチングだ
けでは、完全に除去することはできないので、本層を除
去するために、第２のアンモニア水と過酸化水素水との
混合液によるウェット・エッチングが必要となる。Next, the configuration and effects of the third embodiment of the present invention will be described. The difference between this embodiment and the first and second embodiments is that the side wall spacer is a silicon nitride film and the first wet etching is
The second step is performed using a mixed solution of sulfuric acid and a hydrogen peroxide solution.
Is performed with a mixed solution of ammonia water and hydrogen peroxide solution. When the sidewall spacer is a silicon nitride film, the surface of the sidewall spacer is covered with a mixed film of titanium-excess titanium silicide (Ti 5 Si 3 ) and titanium nitride. This mixed film can be removed with a mixed solution of sulfuric acid and hydrogen peroxide solution, but cannot be completely removed with a mixed solution of ammonia water and hydrogen peroxide solution.
That is, when the sidewall spacer is a silicon nitride film, NH 4 OH: H 2 O as in the first embodiment.
The first wet etching is performed for 10 minutes and the second wet etching is performed for 20 minutes at room temperature using a mixed solution of ammonia water and hydrogen peroxide having a composition of 2 : H 2 O = 1: 1: 5.
Minutes, the total gate width is 25 cm
When a plurality of N-channel MOS transistors each having a gate length of 0.35 μm are connected in parallel and the leakage current of the gate electrode and the source / drain regions is measured, the leakage current has a high value and widely varies [FIG. )]. On the other hand, as in the second embodiment, the first wet etching is
The second wet etching is performed by using a mixed solution of sulfuric acid and hydrogen peroxide having a composition of 2 SO 4 : H 2 O 2 = 5: 1 at a liquid temperature of 140 ° C. for 20 minutes, and performing a second wet etching with NH 4 OH: H 2. O 2 : H 2
When a mixture of ammonia water and hydrogen peroxide having a composition of O = 1: 1: 5 is used at room temperature for 30 minutes, the leak current value is distributed on the order of 10 −11 A. Compared to the etching using only the mixed solution of the ammonia water and the hydrogen peroxide solution, the dispersion is smaller and distributed to a lower value (FIG. 8B). In the case where the sidewall spacer is a silicon nitride film, in the second embodiment, the wet spacer is formed by a mixed solution of the second ammonia water and the hydrogen peroxide solution.
Even if etching is not performed, the leak current value is distributed only in the order of 10 −11 A even by wet etching using only the first sulfuric acid / hydrogen peroxide mixture. However, titanium silicide (Ti 5 Si 3 ) formed on the field oxide film in excess of titanium is completely removed only by wet etching using a mixed solution of the first sulfuric acid and hydrogen peroxide solution. Therefore, in order to remove this layer, it is necessary to perform wet etching using a mixed solution of a second aqueous ammonia and a hydrogen peroxide solution.
【００４１】また、前記窒化シリコンのサイドウォール
・スペーサ上に形成したチタン過剰なケイ化チタン（Ｔ
ｉ5 Ｓｉ3 ）と窒化チタンとの混合液が、前記アンモニ
ア水と過酸化水素水との混合液では除去できずに、前記
硫酸と過酸化水素水との混合液で除去できる原因として
は、窒化シリコン膜自体は、前記アンモニア水と過酸化
水素水との混合液では、ほとんどエッチングされない
が、前記硫酸と過酸化水素水との混合液では、１Ａ／ｍ
ｉｎなる速度で、エッチングが行われるので、前記窒化
シリコンのサイドウォール・スペーサ上に形成したチタ
ン過剰なケイ化チタン（Ｔｉ5 Ｓｉ3 ）と窒化チタンと
の混合膜は、窒化シリコンがエッチングされることで、
窒化シリコンと一緒に除去できているのではないかと考
えられる。The titanium-excess titanium silicide (T) formed on the silicon nitride sidewall spacers
The reason why the mixed solution of i 5 Si 3 ) and titanium nitride cannot be removed by the mixed solution of the ammonia water and the hydrogen peroxide solution but can be removed by the mixed solution of the sulfuric acid and the hydrogen peroxide solution is as follows. The silicon nitride film itself is hardly etched by the mixed solution of the ammonia water and the hydrogen peroxide solution, but is 1 A / m2 in the mixed solution of the sulfuric acid and the hydrogen peroxide solution.
In in becomes rate, the etching is performed, a mixed film of the titanium formed in the sidewall on the spacer of the silicon nitride excess titanium silicide (Ti 5 Si 3) and titanium nitride, silicon nitride is etched By that
It is thought that it could have been removed together with the silicon nitride.
【００４２】以上、上記第３の実施例によれば、チタン
を用いたサリサイド構造を有するＭＯＳトランジスタの
製造方法において、ゲート電極とソース・ドレイン領域
との間のリーク電流の増大に関しては、上記第１の実施
例と同等の効果を有し、ゲート電極（及びソース・ドレ
イン領域）のシート抵抗の上昇抑制に関しては、上記第
２の実施例と同等の効果を有す。また、窒化シリコン膜
をサイドウォール・スペーサに用いることで、前記、チ
タン膜のスパッタリングによる堆積の前に、稀弗酸によ
りシリコン上の自然酸化膜を除去する工程において、酸
化シリコン膜をサイドウォール・スペーサに用いた場
合、しばしば問題であった、サイドウォール・スペーサ
が稀弗酸によりエッチングされ、後退するという現象も
回避できる利点がある。As described above, according to the third embodiment, in the method of manufacturing a MOS transistor having a salicide structure using titanium, the increase in the leak current between the gate electrode and the source / drain region is not increased. The second embodiment has the same effect as the first embodiment, and has the same effect as the second embodiment in terms of suppressing the increase in the sheet resistance of the gate electrode (and the source / drain region). Further, by using the silicon nitride film as the sidewall spacer, in the step of removing the natural oxide film on the silicon with dilute hydrofluoric acid before depositing the titanium film by sputtering, the silicon oxide film is used as the sidewall spacer. When used as a spacer, there is an advantage that the phenomenon that the side wall spacer is etched by dilute hydrofluoric acid and recedes, which is often a problem, can be avoided.
【００４３】[0043]
【発明の効果】本発明の半導体装置の製造方法は、チタ
ンを用いたサリサイド構造を有するＭＯＳトランジスタ
の製造方法において、ゲート電極形成予定領域に高濃度
で所望導電型の多結晶シリコン膜パターンを形成し、こ
れらの多結晶シリコン膜パターンの側面に絶縁膜からな
るサイドウォール・スペーサを形成し、ソース・ドレイ
ン形成予定領域にサイドウォール・スペーサに自己整合
的に高濃度の拡散層を形成し、チタン膜を堆積した後、
窒素雰囲気での第１の急速熱処理により多結晶シリコン
膜パターンの上面および拡散層の表面に選択的にＣ４９
構造の２ケイ化チタン膜を形成し、第１のウェット・エ
ッチングにより窒化チタン膜を選択的に除去している。
さらに、第２の急速熱処理によりＣ４９構造の２ケイ化
チタン膜をＣ５４構造の２ケイ化チタン膜に変換し、第
２のウェット・エッチングによりサイドウォール・スペ
ーサ等の絶縁膜の表面に形成されたチタン過剰なケイ化
チタン膜を選択的に除去している。これにより、第１の
ウェット・エッチングによるＣ４９構造の２ケイ化チタ
ン膜の膜厚減少を最小限に押さえることが可能となり、
第２のウェット・エッチングにより完全にチタン過剰な
ケイ化チタン膜の除去が行なわれる。その結果、ゲート
電極とソース・ドレイン領域との間のリーク電流の増大
と、ゲート電極（およびソース・ドレイン領域）のシー
ト抵抗の上昇とを同時に抑制することが容易になる。According to the method of manufacturing a semiconductor device of the present invention, in a method of manufacturing a MOS transistor having a salicide structure using titanium, a polycrystalline silicon film pattern of a desired conductivity type is formed at a high concentration in a region where a gate electrode is to be formed. Then, a sidewall spacer made of an insulating film is formed on the side surface of the polycrystalline silicon film pattern, and a high-concentration diffusion layer is formed in a self-aligned manner on the sidewall spacer in a region where a source / drain is to be formed. After depositing the film,
C49 is selectively formed on the upper surface of the polycrystalline silicon film pattern and the surface of the diffusion layer by the first rapid heat treatment in a nitrogen atmosphere.
A titanium disilicide film having a structure is formed, and the titanium nitride film is selectively removed by first wet etching.
Further, a titanium disilicide film having a C49 structure was converted into a titanium disilicide film having a C54 structure by a second rapid thermal treatment, and formed on the surface of an insulating film such as a sidewall spacer by a second wet etching. Titanium excess titanium silicide film is selectively removed. This makes it possible to minimize the decrease in the thickness of the titanium disilicide film having the C49 structure due to the first wet etching,
By the second wet etching, the titanium silicide film excessive in titanium is completely removed. As a result, it is easy to simultaneously suppress an increase in the leak current between the gate electrode and the source / drain region and an increase in the sheet resistance of the gate electrode (and the source / drain region).
【図１】本発明の第１の実施例の製造工程の断面図であ
る。FIG. 1 is a sectional view of a manufacturing process according to a first embodiment of the present invention.
【図２】上記第１の実施例の効果を説明するための図で
あり、エッチング時間に対するコンダクタンスの相対的
変化を示すグラフである。FIG. 2 is a diagram for explaining the effect of the first embodiment, and is a graph showing a relative change in conductance with respect to an etching time.
【図３】上記第１の実施例の効果を説明するための図で
あり、ゲート電極やソース・ドレイン領域を形成するた
めに用いるフォト・マスクのフォト・マスク設計値幅と
シート抵抗との関係を示すグラフである。FIG. 3 is a diagram for explaining an effect of the first embodiment, and shows a relationship between a photomask design value width of a photomask used for forming a gate electrode and a source / drain region and a sheet resistance. It is a graph shown.
【図４】上記第１の実施例の効果を説明するための図で
あり、ゲート電極とソース・ドレイン領域との間のリー
ク電流のヒストグラムである。FIG. 4 is a diagram for explaining an effect of the first embodiment, and is a histogram of a leak current between a gate electrode and a source / drain region.
【図５】本発明の第２の実施例の効果を説明するための
図であり、エッチング時間に対するコンダクタンスの相
対的変化を示すグラフである。FIG. 5 is a graph for explaining the effect of the second embodiment of the present invention, and is a graph showing a relative change in conductance with respect to an etching time.
【図６】上記第２の実施例の効果を説明するための図で
あり、ゲート電極やソース・ドレイン領域を形成するた
めに用いるフォト・マスクのフォト・マスク設計値幅と
シート抵抗との関係を示すグラフである。FIG. 6 is a diagram for explaining an effect of the second embodiment, and shows a relationship between a photomask design value width of a photomask used for forming a gate electrode and a source / drain region and a sheet resistance. It is a graph shown.
【図７】上記第２の実施例の効果を説明するための図で
あり、ゲート電極とソース・ドレイン領域との間のリー
ク電流のヒストグラムである。FIG. 7 is a diagram for explaining the effect of the second embodiment, and is a histogram of a leak current between a gate electrode and a source / drain region.
【図８】上記第３の実施例の効果を説明するための図で
あり、ゲート電極とソース・ドレイン領域との間のリー
ク電流のヒストグラムである。FIG. 8 is a diagram for explaining the effect of the third embodiment, and is a histogram of a leak current between a gate electrode and a source / drain region.
【図９】従来の半導体装置の製造方法を説明するための
図であり、半導体装置の製造工程の断面図である。FIG. 9 is a view for explaining a conventional method for manufacturing a semiconductor device, and is a cross-sectional view showing a step of manufacturing the semiconductor device.
【図１０】従来の半導体装置の問題点を説明するための
図であり、ゲート電極とソース・ドレイン領域との間の
リーク電流のヒストグラムである。FIG. 10 is a diagram for explaining a problem of the conventional semiconductor device, and is a histogram of a leak current between a gate electrode and a source / drain region.
１０１，１０２ Ｐ型シリコン基板 １０２，２０２ Ｎウェル １０３，２０３ フィールド酸化膜 １０４，２０４ ゲート酸化膜 １０５ａ，１０５ｂ，２０５ａ，２０５ｂ ゲート電
極 １０６ サイドウォール・スペーサ １０７，１０８，２０７，２０８ ソース・ドレイン
領域 １１５ａ，１１５ｂ，２１５ａ，２１５ｂ Ｎ+ 型多
結晶シリコン膜パターン １１７，２１７ Ｎ- 型拡散層 １１８，２１８ Ｐ- 型拡散層 １２７，２２７ Ｎ+ 型拡散層 １２８，２２８ Ｐ+ 型拡散層 １３１，２３１ チタン膜 １３２，２３２ 窒化チタン膜 １３３ ケイ化チタン膜 １３４，１３５ａ，１３５ｂ，１３７，１３８，２３
４，２３５ａ，２３５ｂ，２３７，２３８ ２ケイ化
チタン膜101, 102 P-type silicon substrate 102, 202 N well 103, 203 Field oxide film 104, 204 Gate oxide film 105a, 105b, 205a, 205b Gate electrode 106 Sidewall spacer 107, 108, 207, 208 Source / drain region 115a , 115b, 215a, 215b N + -type polycrystalline silicon film pattern 117, 217 N - -type diffusion layer 118, 218 P - -type diffusion layer 127, 227 N + -type diffusion layer 128, 228 P + -type diffusion layer 131, 231 of titanium Film 132,232 Titanium nitride film 133 Titanium silicide film 134,135a, 135b, 137,138,23
4,235a, 235b, 237,238 Titanium silicide film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 identification code FI H01L 29/78 (58) Investigated field (Int.Cl. 6 , DB name) H01L 21/28-21/288 H01L 21/44 -21/445 H01L 29/40-29/51 H01L 29/872
Claims (6)
有するシリコン基板の表面の素子分離領域にフィールド
酸化膜を形成し、該シリコン基板の表面の素子形成領域
にゲート酸化膜を形成し、該シリコン基板の表面のゲー
ト電極形成予定領域に高濃度で所望導電型の多結晶シリ
コン膜パターンを形成し、該多結晶シリコン膜パターン
の側面に絶縁膜からなるサイドウォール・スペーサを形
成し、該一導電型領域の表面に該サイドウォール・スペ
ーサに自己整合的に高濃度の逆導電型拡散層を形成する
工程と、 全面にチタン膜を形成し、窒素雰囲気での第１の急速熱
処理により前記多結晶シリコン膜パターンの上面および
前記逆導電型拡散層の表面に選択的にＣ４９構造の２ケ
イ化チタン膜を形成し、第１のウェット・エッチングに
より窒化チタン膜を選択的に除去する工程と、 第２の急速熱処理により前記Ｃ４９構造の２ケイ化チタ
ン膜をＣ５４構造の２ケイ化チタン膜に変換し、第２の
ウェット・エッチングにより前記フィールド酸化膜の表
面および前記サイドウォール・スペーサの表面に形成さ
れたケイ化チタン膜を除去する工程とを含むことを特徴
とする半導体装置の製造方法。A field oxide film is formed in an element isolation region on a surface of a silicon substrate having a region of at least one conductivity type in at least a predetermined region; a gate oxide film is formed in an element formation region on a surface of the silicon substrate; Forming a polycrystalline silicon film pattern of a desired conductivity type at a high concentration in a region where a gate electrode is to be formed on the surface of the silicon substrate; forming sidewall spacers made of an insulating film on side surfaces of the polycrystalline silicon film pattern; Forming a high-concentration reverse-conductivity-type diffusion layer on the surface of the conductivity-type region in a self-aligned manner with the sidewall spacers; forming a titanium film on the entire surface; and performing a first rapid heat treatment in a nitrogen atmosphere. A titanium disilicide film having a C49 structure is selectively formed on the upper surface of the crystalline silicon film pattern and the surface of the reverse conductivity type diffusion layer, and is nitrided by first wet etching. Selectively removing the tan film; and converting the titanium silicide film having the C49 structure into a titanium disilicide film having a C54 structure by a second rapid heat treatment, and forming the field oxide film by a second wet etching. Removing the titanium silicide film formed on the surface of the substrate and the surface of the sidewall spacer.
ンモニア水と過酸化水素水との混合液あるいは硫酸と過
酸化水素水との混合液により行なわれることを特徴とす
る請求項１記載の半導体装置の製造方法。2. The semiconductor according to claim 1, wherein said first wet etching is performed by a mixed solution of ammonia water and hydrogen peroxide solution or a mixed solution of sulfuric acid and hydrogen peroxide solution. Device manufacturing method.
モニア水と過酸化水素水との混合液により行なわれるこ
とを特徴とする請求項１もしくは請求項２記載の半導体
装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein said second wet etching is performed by using a mixed solution of aqueous ammonia and aqueous hydrogen peroxide.
シリコン膜であって、前記第１のウェット・エッチング
が、硫酸と過酸化水素水との混合液により行われ、前記
第２のウェット・エッチングが、アンモニア水と過酸化
水素水との混合液により行われることを特徴とする請求
項１，２，３記載の半導体装置の製造方法。4. The method according to claim 1, wherein the side wall spacer is a silicon nitride film, the first wet etching is performed using a mixture of sulfuric acid and hydrogen peroxide, and the second wet etching is performed. 4. The method of manufacturing a semiconductor device according to claim 1, wherein the method is performed using a mixed solution of aqueous ammonia and aqueous hydrogen peroxide.
程と、第１の熱処理を行い前記チタン膜及び前記シリコ
ン膜を反応させてＣ４９構造の第１のチタンシリサイド
層を形成する工程と、第１のウェット・エッチングを行
いシリコンと未反応なチタンを除去する工程と、第２の
熱処理を行い前記第１のチタンシリサイド層をＣ５４構
造のチタンシリサイド層に変換する工程と、第２のウェ
ット・エッチングを行い前記Ｃ５４構造に変換してない
チタンを除去する工程とを有することを特徴とする半導
体装置の製造方法。5. A step of depositing a titanium film on a silicon layer, and a step of performing a first heat treatment to react the titanium film and the silicon film to form a first titanium silicide layer having a C49 structure. Perform first wet etch
Removing the silicon and the unreacted titanium have a step of converting the second the first titanium silicide layer by heat treatment of the titanium silicide layer of C54 structure, the second web
Not converted to C54 structure by cut etching
And a step of removing titanium .
ス雰囲気での急速熱処理であることを特徴とする請求項
５記載の半導体装置の製造方法。6. The method according to claim 5, wherein at least the first heat treatment is a rapid heat treatment in a nitrogen gas atmosphere.
Priority Applications (1)
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|---|---|---|---|
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| JP1314995 | 1995-01-30 | ||
| JP8009089A JP2770811B2 (en) | 1995-01-30 | 1996-01-23 | Method for manufacturing semiconductor device |
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