JP2770656B2 - 集積回路装置 - Google Patents
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Description
が要求される集積回路装置に関する。
集積回路装置(LSI)がクロックを共有して信号処理
を行う。現在のLSIプロセスによるLSIの処理速度
は、最高で20MHz〜50MHzであるが、近い将来
これが数百MHzになることが十分予想される。従って
たとえば、音声処理システムでは、サンプリング周波数
44.1kHzに対して、内部処理にはこれよりはるか
に高速の内部クロックが要求される。
ックとして用いられる水晶発振器は、100MHz程度
のものが実用化されているが、この様な高速のクロック
を複数のLSIが共有する場合、次のような問題が生じ
る。第1に、LSI搭載基板上でこの様な高速クロック
を引き回すことが困難である。第2に、高速クロックを
各LSIのクロック端子まで引き回せたとしても、これ
をLSI内部に取り込むことが困難である。第3に、シ
ステムを構成する各LSIでの外部クロックと内部クロ
ックの位相関係を一定に保つことが困難である。この発
明は、上記した点に鑑みなされたもので、高速の内部信
号処理が必要とされるシステムに有用な内部クロック発
生手段を持つ集積回路装置を提供することを目的とす
る。
装置は、サンプリングデータ信号のディジタル処理用集
積回路装置であって、外部同期信号に同期して外部クロ
ックによりデータの取り込みを行う入力インターフェイ
スと、この入力インターフェイスにより取り込まれたデ
ータを前記外部クロックより高速の内部クロックにより
処理する信号処理回路と、この信号処理回路により処理
されたデータを前記外部同期信号に同期して前記外部ク
ロックにより出力する出力インターフェイスと、クロッ
ク発振回路を内蔵して前記外部クロック信号に同期して
前記信号処理回路を駆動する前記内部クロックを発生す
るPLL回路と、前記入力インターフェイス及び出力イ
ンターフェイスと前記信号処理回路の間にそれぞれ介在
させたFIFOバッファとを有することを特徴とする。
数のLSIで共有する従来方式と異なって、LSI搭載
基板上で高速クロックを伝送する必要がなくなる。また
内蔵PLLの発振周波数を任意に選ぶことができ、各L
SIの処理内容に応じて好ましい発振周波数を使用する
ことができる。入出力データの位相は、入出力のサンプ
リング周波数の位相だけが問題であり、内部処理クロッ
クとの位相関係は、FIFOによって外部とは無関係に
することができる。
を説明する。図1は、この発明の一実施例に係るLSI
のブロック構成である。図において、1は音声信号のデ
ィジタル処理用LSIチップであり、入力インターフェ
イス2、FIFOバッファ3、信号処理論理回路4、F
IFOバッファ5、出力インターフェイス6、および内
部クロックを発生するPLL回路7を有する。入力イン
ターフェイス2および出力インターフェイス6は、外部
同期信号に同期してかつ外部クロックにより駆動され
て、外部とのデータのやり取りを行うものである。入力
インターフェイス2はたとえば、入力されたシリアルデ
ータをパラレルデータに変換するシリアル/パラレル変
換器であり、出力インターフェイス6は、処理されたパ
ラレルデータをシリアルデータに変換して外部に出力す
るためのパラレル/シリアル変換器である。ここで外部
クロックは、複数のLSIで共有される水晶発振器から
の基準クロック(たとえば44.1×n[kHz])で
あり、外部同期信号は他のLSIから供給されるサンプ
リングクロック(例えば44.1[kHz])である。
可変の局部発振器としてのクロック発振回路8、その出
力を分周する分周回路9、外部クロックを外部同期信号
に同期して分周する分周回路11、およびこれら分周回
路9,11の出力の位相比較を行って、位相ロックを行
うべくクロック発振回路8に電圧制御信号を供給する位
相比較器10により構成される。PLL回路7のクロッ
ク発振回路8は例えば、図2に示すようなリングオシレ
ータにより構成される。これは、pチャネルMOSトラ
ンジスタQi1(i=1,2,…,m)とnチャネルMO
SトランジスタQi2によるCMOSインバータチェーン
を用いたリングオシレータであり、各インバータには、
位相比較器10からの電圧制御信号によってインバータ
の電流を制御するnチャネルMOSトランジスタQi3が
Vss側に直列に挿入されている。このMOSトランジス
タQi3により、クロック発振回路8は発振周波数が可変
制御できるようになっており、外部同期信号に同期して
かつ外部クロックがn逓倍(nは任意の整数)された高
速内部クロックが得られることになる。
力インターフェイス2および出力インターフェイス6が
外部クロックにより動作し、信号処理回路4がこれより
高速の内部クロックにより動作することにより生じるジ
ッタを吸収するために設けられている。
はそれほど高速でない水晶発振器等による外部クロック
を共有して、LSI内部では高速の内部クロックによる
高速の信号処理が可能になる。PLL回路7により得ら
れる内部クロックは外部同期信号に同期しており、また
入出力インターフェイス2,6は、外部同期信号によっ
て外部回路との同期を取りながらデータの入出力を行う
から、各LSI間での同期関係は一定に保たれる。
高速内部クロックを発生するPLL回路を内蔵して、集
積回路搭載基板上での高速クロックの引回しを不要と
し、各集積回路間の同期関係を一定に保って高速内部信
号処理を可能とした集積回路装置を得ることができる。
成を示す図。
IFOバッファ、4…信号処理論理回路、5…FIFO
バッファ、6…出力インターフェイス、7…PLL回
路、8…クロック発振回路、9…分周回路、10…位相
比較器、11…分周回路。
Claims (1)
- 【請求項1】 サンプリングデータ信号のディジタル処
理用集積回路装置であって、 外部同期信号に同期して外部クロックによりデータの取
り込みを行う入力インターフェイスと、 この入力インターフェイスにより取り込まれたデータを
前記外部クロックより高速の内部クロックにより処理す
る信号処理回路と、 この信号処理回路により処理されたデータを前記外部同
期信号に同期して前記外部クロックにより出力する出力
インターフェイスと、 クロック発振回路を内蔵して前記外部クロック信号に同
期して前記信号処理回路を駆動する前記内部クロックを
発生するPLL回路と、前記入力インターフェイス及び出力インターフェイスと
前記信号処理回路の間にそれぞれ介在させたFIFOバ
ッファと を有することを特徴とする集積回路装置。
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