JP2767625B2 - ファジィ推論装置およびその動作方法 - Google Patents
ファジィ推論装置およびその動作方法Info
- Publication number
- JP2767625B2 JP2767625B2 JP1264051A JP26405189A JP2767625B2 JP 2767625 B2 JP2767625 B2 JP 2767625B2 JP 1264051 A JP1264051 A JP 1264051A JP 26405189 A JP26405189 A JP 26405189A JP 2767625 B2 JP2767625 B2 JP 2767625B2
- Authority
- JP
- Japan
- Prior art keywords
- inference
- rule
- input variables
- rules
- individual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Devices For Executing Special Programs (AREA)
- Feedback Control In General (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明はファジィ推論装置およびその動作方法に関
する。
する。
従来のファジィ推論装置においては，適用可能なファ
ジィ推論ルールの前件部における入力変数の種類数の最
大値がそのアーキテクチャによって定まっていた。した
がって，多数種類の入力変数をもつルールにしたがう推
論を実行できないという問題があった。
ジィ推論ルールの前件部における入力変数の種類数の最
大値がそのアーキテクチャによって定まっていた。した
がって，多数種類の入力変数をもつルールにしたがう推
論を実行できないという問題があった。
発明の概要 この発明はルールの前件部における入力変数の数が多
くてもファジィ推論実行可能なファジィ推論装置および
その動作方法を提供することを目的とする。
くてもファジィ推論実行可能なファジィ推論装置および
その動作方法を提供することを目的とする。
この発明によるファジィ推論装置は，所定数以下の入
力変数をもつルールのファジィ推論が実行可能な複数個
の個別推論手段，入力変数の数が上記所定数を超えてい
るルールを分解することにより作成された新ルールにし
たがうファジィ推論を実行する複数個の個別推論手段の
推論結果から元のルールの推論結果を導く結合演算手
段，および元ルールの分解により作成された新ルールに
したがうファジィ推論を実行する個別推論手段以外の個
別推論手段の推論結果と上記結合演算手段の演算結果と
を総合する総合演算手段を備えていることを特徴とす
る。
力変数をもつルールのファジィ推論が実行可能な複数個
の個別推論手段，入力変数の数が上記所定数を超えてい
るルールを分解することにより作成された新ルールにし
たがうファジィ推論を実行する複数個の個別推論手段の
推論結果から元のルールの推論結果を導く結合演算手
段，および元ルールの分解により作成された新ルールに
したがうファジィ推論を実行する個別推論手段以外の個
別推論手段の推論結果と上記結合演算手段の演算結果と
を総合する総合演算手段を備えていることを特徴とす
る。
この発明によるファジィ推論装置の動作方法は，推定
された各ルールについてその前件部における入力変数の
数が上記所定数を超えているかどうかをチェックし，入
力変数の数が上記所定数を超えているルールについては
それを分解することにより，入力変数の数が上記所定数
以内でかつ元のルールと同一の後件部をもつ新たな複数
のルールを作成し，この作成した新たなルールにしたが
って上記個別推論手段，結合演算手段および総合演算手
段を動作させるよう制御することを特徴とする。
された各ルールについてその前件部における入力変数の
数が上記所定数を超えているかどうかをチェックし，入
力変数の数が上記所定数を超えているルールについては
それを分解することにより，入力変数の数が上記所定数
以内でかつ元のルールと同一の後件部をもつ新たな複数
のルールを作成し，この作成した新たなルールにしたが
って上記個別推論手段，結合演算手段および総合演算手
段を動作させるよう制御することを特徴とする。
この発明によると，多数種類の入力変数を前件部にも
つルールが設定されたときには，これをファジィ推論装
置で取扱い可能な数の入力変数をもつ複数のルールに分
解し，分解されたルールごとにファジィ推論演算を行な
いかつその結果を結合させるようにしているので，複雑
なルールであってもこれを処理することができるように
なる。
つルールが設定されたときには，これをファジィ推論装
置で取扱い可能な数の入力変数をもつ複数のルールに分
解し，分解されたルールごとにファジィ推論演算を行な
いかつその結果を結合させるようにしているので，複雑
なルールであってもこれを処理することができるように
なる。
実施例の説明 第１図はこの発明によるファジィ推論装置の実施例を
示している。
示している。
ファジィ推論装置はＮ個の個別推論ユニットＲ1〜ＲN
を含んでいる。これらの個別推論ユニットＲi（ｉ＝１
〜Ｎ）の具体的構成例が第２図に示されている。個別推
論ユニットＲiは，原則的に,1つのファジィ推論ルール
についての推論演算を行なうものである。後に明らかに
なるようにこれらの個別推論ユニットＲiはその複数個
を用いて１つのルールの推論演算を行なうように編成さ
れる。
を含んでいる。これらの個別推論ユニットＲi（ｉ＝１
〜Ｎ）の具体的構成例が第２図に示されている。個別推
論ユニットＲiは，原則的に,1つのファジィ推論ルール
についての推論演算を行なうものである。後に明らかに
なるようにこれらの個別推論ユニットＲiはその複数個
を用いて１つのルールの推論演算を行なうように編成さ
れる。
まず個別推論ユニットＲiの構成および動作を，それ
ぞれが１つのルールの推論演算を行なう態様において説
明しておく。簡単のために前件部に入力変数の種類が３
個の場合について述べる。ファジィ推論のためのルール
は次のようにIf,then形式で表現される。
ぞれが１つのルールの推論演算を行なう態様において説
明しておく。簡単のために前件部に入力変数の種類が３
個の場合について述べる。ファジィ推論のためのルール
は次のようにIf,then形式で表現される。
If Ai1＝Ｌi1,Ai2＝Ｌi2,Ai3＝Ｌi3 then y＝Ｍi…（１） ここでＡi1〜Ａi3は入力変数,yは出力変数,Li1〜Ｌi3
は各入力変数に対応する前件部のファジィ集合またはメ
ンバーシップ関数,Miは出力変数に対応する後件部のフ
ァジィ集合またはメンバーシップ関数である。
は各入力変数に対応する前件部のファジィ集合またはメ
ンバーシップ関数,Miは出力変数に対応する後件部のフ
ァジィ集合またはメンバーシップ関数である。
第２図および第３図を参照して、入力Ａi1〜Ａi3（こ
れらをＡi1で総括する）はメンバーシップ関数回路（以
下MFCという）41〜43にそれぞれ与えられる。MFC41,42,
43には前件部のメンバーシップ関数Ｌi1,Li2,Li3がそれ
ぞれ設定されており,MFC41,42,43は入力Ａi1,Ai2,Ai3に
それぞれ対応するメンバーシップ関数Ｌi1,Li2,Li3の関
数値（グレード）ａi1,ai2,ai3を表わす信号をそれぞれ
出力する。これらのグレードａi1〜ａi3を表わす信号は
MIN回路44に入力し，それらのうち最小のもの（ここで
はａi3）がMIN回路44で選択されてトランケーション回
路46に与えられる。
れらをＡi1で総括する）はメンバーシップ関数回路（以
下MFCという）41〜43にそれぞれ与えられる。MFC41,42,
43には前件部のメンバーシップ関数Ｌi1,Li2,Li3がそれ
ぞれ設定されており,MFC41,42,43は入力Ａi1,Ai2,Ai3に
それぞれ対応するメンバーシップ関数Ｌi1,Li2,Li3の関
数値（グレード）ａi1,ai2,ai3を表わす信号をそれぞれ
出力する。これらのグレードａi1〜ａi3を表わす信号は
MIN回路44に入力し，それらのうち最小のもの（ここで
はａi3）がMIN回路44で選択されてトランケーション回
路46に与えられる。
一方，メンバーシップ関数発生回路（以下MFGとい
う）45には後件部のメンバーシップ関数Ｍiが設定され
ている。この実施例ではメンバーシップ関数Ｍiは多数
本（たとえば32本）のライン上における電圧分布として
表現され,MFG45はこのような電圧分布を発生するもので
ある（特開昭63-123177号公報参照）。図面においては
メンバーシップ関数を表わす電圧分布を構成する各電圧
の伝送ラインの集合がハッチングされたバス表現で示さ
れている。メンバーシップ関数Ｍiを表わす電圧分布は
トランケーション回路46に与えられ,MIN回路44の出力ａ
i3との間でMIN演算された。トランケーション回路46の
出力Ｂi（第３図にハッチングで示された台形状のメン
バーシップ関数）が個別推論ユニットＲiの出力とな
る。
う）45には後件部のメンバーシップ関数Ｍiが設定され
ている。この実施例ではメンバーシップ関数Ｍiは多数
本（たとえば32本）のライン上における電圧分布として
表現され,MFG45はこのような電圧分布を発生するもので
ある（特開昭63-123177号公報参照）。図面においては
メンバーシップ関数を表わす電圧分布を構成する各電圧
の伝送ラインの集合がハッチングされたバス表現で示さ
れている。メンバーシップ関数Ｍiを表わす電圧分布は
トランケーション回路46に与えられ,MIN回路44の出力ａ
i3との間でMIN演算された。トランケーション回路46の
出力Ｂi（第３図にハッチングで示された台形状のメン
バーシップ関数）が個別推論ユニットＲiの出力とな
る。
以上のように個別推論ユニットＲiは１つの推論ルー
ルについての推論演算を行ない，その結果Ｂiを出力す
る。一般にファジィ制御を含むファジィ推論の応用にお
いては複数個のルールが設定されるのでこれらのルール
についてのファジィ推論演算が個別推論ユニットＲ1〜
ＲNでそれぞれ実行される。第１図に戻って，複数個の
ルールが相互に独立であるならば，個別推論ユニットＲ
1〜ＲNの出力Ｂ1〜ＢNはそのままゲート回路11を通って
（ゲート回路11の出力をＦ1〜ＦNで表わす），コンスポ
ンディングMAX回路（以下CMAX回路という）12に与えら
れる。CMAX回路12は入力する複数のライン群の信号を対
応するラインごとにMAX演算するものである（上記公開
公報参照）。CMAX回路12の出力Ｅが複数のルールについ
て総合化された推論結果を表わす（第３図参照）。総合
推論結果Ｅは必要ならばデファジファイア13において，
たとえば重心演算により非ファジィ化されて出力される
（出力ｙw）。
ルについての推論演算を行ない，その結果Ｂiを出力す
る。一般にファジィ制御を含むファジィ推論の応用にお
いては複数個のルールが設定されるのでこれらのルール
についてのファジィ推論演算が個別推論ユニットＲ1〜
ＲNでそれぞれ実行される。第１図に戻って，複数個の
ルールが相互に独立であるならば，個別推論ユニットＲ
1〜ＲNの出力Ｂ1〜ＢNはそのままゲート回路11を通って
（ゲート回路11の出力をＦ1〜ＦNで表わす），コンスポ
ンディングMAX回路（以下CMAX回路という）12に与えら
れる。CMAX回路12は入力する複数のライン群の信号を対
応するラインごとにMAX演算するものである（上記公開
公報参照）。CMAX回路12の出力Ｅが複数のルールについ
て総合化された推論結果を表わす（第３図参照）。総合
推論結果Ｅは必要ならばデファジファイア13において，
たとえば重心演算により非ファジィ化されて出力される
（出力ｙw）。
個別推論ユニットＲiは上述のように前件部の入力変
数の種類数が３個以下のルールの推論演算を実行するも
のである。第１図に示すファジィ推論装置においては，
前件部の入力変数の種類数が４個以上のルールの推論演
算も可能となるように,1つのルールに対して複数個の個
別推論ユニットが編成される。
数の種類数が３個以下のルールの推論演算を実行するも
のである。第１図に示すファジィ推論装置においては，
前件部の入力変数の種類数が４個以上のルールの推論演
算も可能となるように,1つのルールに対して複数個の個
別推論ユニットが編成される。
今，下記のように９種類の入力変数を前件部にもつル
ールを考える。
ールを考える。
If A11＝Ｌ11,A12＝Ｌ12,A13＝Ｌ13， A21＝Ｌ21,A22＝Ｌ22,A23＝Ｌ23， A31＝Ｌ31,A32＝Ｌ32,A33＝Ｌ33 then y＝Ｂ…（２） 第（２）式はファジィ推論ルールの展開規則を用いて
第（３）式〜第（５）式のように展開可能である。
第（３）式〜第（５）式のように展開可能である。
If A11＝Ｌ11,A12＝Ｌ12,A13＝Ｌ13 then y＝Ｂ…（３） If A21＝Ｌ21,A22＝Ｌ22,A23＝Ｌ23 then y＝Ｂ…（４） If A31＝Ｌ31,A32＝Ｌ32,A33＝Ｌ33 then y＝Ｂ…（５） 展開規則から明らかなように，第（３）式から第
（５）式のルールの推論結果はMIN演算により合成され
る。
（５）式のルールの推論結果はMIN演算により合成され
る。
第１図において,3個の個別推論ユニットＲ1,R2,R3を
用いて第（２）式で表わされるルールにしたがう推論を
実行させるものとすると，ユニットＲ1,R2,R3はそれぞ
れ第（３），（４），（５）式で表わされるルールにし
たがう推論を実行するように，それらのMFC,MFGのメン
バーシップ関数が設定される。個別推論ユニットＲ1〜
Ｒ3の出力Ｂ1〜Ｂ3はゲート回路21を経てコレスポンデ
ィングMIN回路（以下CMIN回路という）31に与えられ，
それらのMIN演算が行なわれる。MIN演算結果Ｄ1はゲー
ト回路11を経て（ゲート回路11の出力をＧ1で表わす）C
MAX回路12に入力する。CMIN回路は入力する複数のライ
ン群の信号を対応するラインごとにMIN演算するもので
ある（上記公開公報参照）。
用いて第（２）式で表わされるルールにしたがう推論を
実行させるものとすると，ユニットＲ1,R2,R3はそれぞ
れ第（３），（４），（５）式で表わされるルールにし
たがう推論を実行するように，それらのMFC,MFGのメン
バーシップ関数が設定される。個別推論ユニットＲ1〜
Ｒ3の出力Ｂ1〜Ｂ3はゲート回路21を経てコレスポンデ
ィングMIN回路（以下CMIN回路という）31に与えられ，
それらのMIN演算が行なわれる。MIN演算結果Ｄ1はゲー
ト回路11を経て（ゲート回路11の出力をＧ1で表わす）C
MAX回路12に入力する。CMIN回路は入力する複数のライ
ン群の信号を対応するラインごとにMIN演算するもので
ある（上記公開公報参照）。
個別推論ユニットＲ1〜Ｒ3の出力Ｂ1〜Ｂ3に対してゲ
ート回路11は非接続状態となっており，ゲート回路11の
対応する出力Ｆ1〜Ｆ3をオール・ゼロ（最小値を意味す
る）として出力する。出力Ｂ1〜Ｂ3を除く出力Ｂ4〜ＢN
およびＤ1がゲート11を通ってCMAX回路12に与えられる
ことになる。また，ゲート回路21は入力Ｂ1〜Ｂ3のみの
通過を許し（ゲート回路21の対応する出力をＣ1〜Ｃ3と
する），他の入力Ｂ4〜ＢNについては非接続状態とし，
かつそれらに対応する出力Ｃ4〜ＣNをすべて電源電圧Ｖ
CC（最大値を意味する）として出力する。
ート回路11は非接続状態となっており，ゲート回路11の
対応する出力Ｆ1〜Ｆ3をオール・ゼロ（最小値を意味す
る）として出力する。出力Ｂ1〜Ｂ3を除く出力Ｂ4〜ＢN
およびＤ1がゲート11を通ってCMAX回路12に与えられる
ことになる。また，ゲート回路21は入力Ｂ1〜Ｂ3のみの
通過を許し（ゲート回路21の対応する出力をＣ1〜Ｃ3と
する），他の入力Ｂ4〜ＢNについては非接続状態とし，
かつそれらに対応する出力Ｃ4〜ＣNをすべて電源電圧Ｖ
CC（最大値を意味する）として出力する。
ゲート回路21とCMIN回路31以外に，ゲート回路とCMIN
回路の組合せが符号22,32で示すように１または複数個
設けられている。そして，前件部に４個以上の入力変数
をもつルールがさらに存在すれば，同じように複数個の
個別類論ユニットとゲート回路とCMIN回路の組合せによ
ってそのルールにしたがう推論演算が実行されることに
なる。
回路の組合せが符号22,32で示すように１または複数個
設けられている。そして，前件部に４個以上の入力変数
をもつルールがさらに存在すれば，同じように複数個の
個別類論ユニットとゲート回路とCMIN回路の組合せによ
ってそのルールにしたがう推論演算が実行されることに
なる。
ルールの前件部における入力変数の種類数が４〜６の
場合には２個の個別推論ユニットが,7〜９個の場合には
３個の個別推論ユニットが、以下同じように入力変数の
種類数に応じた数の個別推論ユニットが上述のように編
成されることになる。そして，個別推論ユニットの編成
に応じてゲート11,21,22の制御が行なわれることにな
る。
場合には２個の個別推論ユニットが,7〜９個の場合には
３個の個別推論ユニットが、以下同じように入力変数の
種類数に応じた数の個別推論ユニットが上述のように編
成されることになる。そして，個別推論ユニットの編成
に応じてゲート11,21,22の制御が行なわれることにな
る。
コンピュータ・システム10はファジィ推論装置の動作
を設定されたルールを演算処理するように制御するもの
で、入力変数を４種類以上含むルールが存在する場合に
おける個別推論ユニットの編成，各個別推論ユニットの
MFCおよびMFGへのルールにしたがうメンバーシップ関数
の設定，ゲート11,21,22の制御等を行なう。
を設定されたルールを演算処理するように制御するもの
で、入力変数を４種類以上含むルールが存在する場合に
おける個別推論ユニットの編成，各個別推論ユニットの
MFCおよびMFGへのルールにしたがうメンバーシップ関数
の設定，ゲート11,21,22の制御等を行なう。
第４図はゲート回路21の構成例を示している。個別推
論ユニットＲiの出力Ｂiは32本の信号ライン上における
電圧分布として表わされる。出力Ｂ1〜ＢNに対して切替
スイッチ群31〜3Nが設けられている。各切替スイッチ群
には32個の切替スイッチが含まれており，バスを経てコ
ンピュータ・システム10から与えられ，レジスタ30に一
時記憶されたデータｄi（ｉ＝１〜Ｎ）によって制御さ
れる。たとえばデータｄiが１の場合には切替スイッチ
群3iの切替スイッチは入力Ｂi01〜Ｂi32をそのまま出力
Ｃi01〜Ｃi32として出力するように左側に接続され，デ
ータｄiが０の場合には電源電圧ＶCCを出力Ｃi01〜Ｃ
i32として出力するように右側に接続される。
論ユニットＲiの出力Ｂiは32本の信号ライン上における
電圧分布として表わされる。出力Ｂ1〜ＢNに対して切替
スイッチ群31〜3Nが設けられている。各切替スイッチ群
には32個の切替スイッチが含まれており，バスを経てコ
ンピュータ・システム10から与えられ，レジスタ30に一
時記憶されたデータｄi（ｉ＝１〜Ｎ）によって制御さ
れる。たとえばデータｄiが１の場合には切替スイッチ
群3iの切替スイッチは入力Ｂi01〜Ｂi32をそのまま出力
Ｃi01〜Ｃi32として出力するように左側に接続され，デ
ータｄiが０の場合には電源電圧ＶCCを出力Ｃi01〜Ｃ
i32として出力するように右側に接続される。
上記実施例では個別推論ユニットとしてアナログ・タ
イプの回路を用いているが，ディジタル・タイプの回路
を用いることができるのはいうまでもない。
イプの回路を用いているが，ディジタル・タイプの回路
を用いることができるのはいうまでもない。
次にコンピュータ・システム10による制御処理につい
て説明する。
て説明する。
第（２）式に示すように設定されたルールに４個以上
の入力変数が含まれているときには個別推論ユニットの
編成が必要である。そこでコンピュータ・システム10は
与えられたルールを第（３）〜（５）式のように展開す
る処理を行なう。第６図は与えられた（設定された）ル
ールを，第７図はルール展開の様子を，第８図は最終的
に得られた新ルールを，第９図はルール展開処理手順を
それぞれ示している。
の入力変数が含まれているときには個別推論ユニットの
編成が必要である。そこでコンピュータ・システム10は
与えられたルールを第（３）〜（５）式のように展開す
る処理を行なう。第６図は与えられた（設定された）ル
ールを，第７図はルール展開の様子を，第８図は最終的
に得られた新ルールを，第９図はルール展開処理手順を
それぞれ示している。
設定されたルールは，そのデータが第６図に示すよう
な形で，磁気ディスク，半導体メモリ，その他の記憶装
置に記憶されている。第６図において設定ルール番号
（Ｉ）のルール・データは次のようなIf,thenルールを
表わしている。
な形で，磁気ディスク，半導体メモリ，その他の記憶装
置に記憶されている。第６図において設定ルール番号
（Ｉ）のルール・データは次のようなIf,thenルールを
表わしている。
If x11＝Ｌ11,x12＝Ｌ12,x13＝Ｌ13， x14＝Ｌ14,x15＝Ｌ15,x16＝Ｌ16， x17＝Ｌ17,x18＝Ｌ18 then y1＝Ｋ1…（６） 混乱を避けるために第（６）式では第（２）式と異な
る記号が用いられている。ｘ11〜ｘ18は入力変数を表わ
すコード,L11〜Ｌ18は前件部のメンバーシップ関数を表
わすコード,y1は出力変数を表わすコード,K1は後件部の
メンバーシップ関数を表わすコードである。
る記号が用いられている。ｘ11〜ｘ18は入力変数を表わ
すコード,L11〜Ｌ18は前件部のメンバーシップ関数を表
わすコード,y1は出力変数を表わすコード,K1は後件部の
メンバーシップ関数を表わすコードである。
第６図に示すように設定されたルールには入力変数の
種類数が多いものと少ないものとがある。一方，上述の
ようにファジィ推論装置のアーキテクチャ上の制約から
ルールの前件部における入力変数の種類は３以下でなけ
ればならない。そこで入力変数の種類数が４以上のルー
ルについてはルールの展開が必要となる。
種類数が多いものと少ないものとがある。一方，上述の
ようにファジィ推論装置のアーキテクチャ上の制約から
ルールの前件部における入力変数の種類は３以下でなけ
ればならない。そこで入力変数の種類数が４以上のルー
ルについてはルールの展開が必要となる。
ルールの展開処理はコンピュータ・システム10内にお
いて次のように行なわれる。第９図を参照して記憶装置
に記憶されている設定された１つのルールが取込まれ
（ステップ51），そのルールの前件部における入力変数
の数が計数される。入力変数の種類数が４以上の場合に
は（ステップ52でNO），ルールの前件部を入力変数の数
が３個ずつまたはそれ以下のグループに分割する（ステ
ップ53）。後件部には同じものが用いられる。たとえば
第（６）式で表わされる設定ルール番号（Ｉ）のルール
についてば次の３つの新ルールが作成される。
いて次のように行なわれる。第９図を参照して記憶装置
に記憶されている設定された１つのルールが取込まれ
（ステップ51），そのルールの前件部における入力変数
の数が計数される。入力変数の種類数が４以上の場合に
は（ステップ52でNO），ルールの前件部を入力変数の数
が３個ずつまたはそれ以下のグループに分割する（ステ
ップ53）。後件部には同じものが用いられる。たとえば
第（６）式で表わされる設定ルール番号（Ｉ）のルール
についてば次の３つの新ルールが作成される。
If x11＝Ｌ11,x12＝Ｌ12,x13＝Ｌ13 then y1＝Ｋ1…（７） If x14＝Ｌ14,x15＝Ｌ15,x16＝Ｌ16 then y1＝Ｋ1…（８） If x17＝Ｌ17,x18＝Ｌ18 then y1＝Ｋ1…（９） 第（９）式で表わされるように新ルールには前件部の
入力変数が３未満のものがあってもよい。このような展
開の様子と展開されルール・データが第７図に示されて
いる。
入力変数が３未満のものがあってもよい。このような展
開の様子と展開されルール・データが第７図に示されて
いる。
設定されたルールの前件部における入力変数の数が３
以下の場合にはルールの展開は行なわれない（ステップ
52でYES）。
以下の場合にはルールの展開は行なわれない（ステップ
52でYES）。
最後に，ステップ53の処理によって展開された新ルー
ルには制御コード１が割当てられ，ルールの展開が行な
われなかったものについては制御コード０が割当てられ
る（ステップ54）。
ルには制御コード１が割当てられ，ルールの展開が行な
われなかったものについては制御コード０が割当てられ
る（ステップ54）。
以上の処理が記憶装置内のすべての設定ルールについ
て行なわれ（ステップ55），第８図に示すような新ルー
ル・データが作成される。
て行なわれ（ステップ55），第８図に示すような新ルー
ル・データが作成される。
このような新ルール・データに基づいて，個別推論ユ
ニットＲ1〜ＲNにおけるMFC,MFGのメンバーシップ関数
が設定されるのは上述した通りである。また，制御コー
ドに基づいてゲート回路11,21,22の制御が行なわれる。
すなわち，ゲート回路11は制御コード０のルールに基づ
く個別推論結果の通過を許す。またゲート回路21,22等
は，制御コードが１である新ルールのグループごとにそ
の個別推論結果の通過を許すように制御される。
ニットＲ1〜ＲNにおけるMFC,MFGのメンバーシップ関数
が設定されるのは上述した通りである。また，制御コー
ドに基づいてゲート回路11,21,22の制御が行なわれる。
すなわち，ゲート回路11は制御コード０のルールに基づ
く個別推論結果の通過を許す。またゲート回路21,22等
は，制御コードが１である新ルールのグループごとにそ
の個別推論結果の通過を許すように制御される。
上記の例ではすべての入力変数にｘ11〜ｘm3までの異
なる記号が用いられているが，これらの入力変数のうち
で共通のものが多い。たとえばｘ11とｘ21とｘj1とｘm1
は同じ入力変数ｘ1を表わしている場合が多い。
なる記号が用いられているが，これらの入力変数のうち
で共通のものが多い。たとえばｘ11とｘ21とｘj1とｘm1
は同じ入力変数ｘ1を表わしている場合が多い。
そこで第５図に示すように，個別推論ユニットの各MF
C41,42,43の入力側にマルチプレクサ47,48,49を設け，
第８図に示すルール・データに基づいて，すべての入力
変数ｘ1〜ｘlのうち対応する入力変数のみが入力するよ
うにこれを制御するとよい。コンピュータ・システム10
はルール・データに基づいて選択すべき入力変数を表わ
すコードを各マルチプレクサ47〜49に付属するレジスタ
47A〜49Aに設定する。各マルチプレクサは設定された入
力変数の入力を選択して対応するMFCに与える。
C41,42,43の入力側にマルチプレクサ47,48,49を設け，
第８図に示すルール・データに基づいて，すべての入力
変数ｘ1〜ｘlのうち対応する入力変数のみが入力するよ
うにこれを制御するとよい。コンピュータ・システム10
はルール・データに基づいて選択すべき入力変数を表わ
すコードを各マルチプレクサ47〜49に付属するレジスタ
47A〜49Aに設定する。各マルチプレクサは設定された入
力変数の入力を選択して対応するMFCに与える。
第１図はファジィ推論装置の全体の構成を示すブロック
図，第２図は個別推論ユニットの構成例を示すブロック
図，第３図はファジィ推論過程の説明図，第４図はゲー
ト回路の例を示す回路図，第５図は個別推論ユニットに
設けられた入力選択回路を示すブロック図，第６図は設
定されたルール・データを示す図，第７図はルールの展
開の様子を示す説明図，第８図は新ルール・データを示
す図，第９図はルール展開の処理手順を示すフロー・チ
ャートである。 Ｒ1〜ＲN……個別推論ユニット,10……コンピュータ・
システム,11,21,22……ゲート回路,12……CMAX回路,31,
32……CMIN回路,47,48,49……マルチプレクサ。
図，第２図は個別推論ユニットの構成例を示すブロック
図，第３図はファジィ推論過程の説明図，第４図はゲー
ト回路の例を示す回路図，第５図は個別推論ユニットに
設けられた入力選択回路を示すブロック図，第６図は設
定されたルール・データを示す図，第７図はルールの展
開の様子を示す説明図，第８図は新ルール・データを示
す図，第９図はルール展開の処理手順を示すフロー・チ
ャートである。 Ｒ1〜ＲN……個別推論ユニット,10……コンピュータ・
システム,11,21,22……ゲート回路,12……CMAX回路,31,
32……CMIN回路,47,48,49……マルチプレクサ。
Claims (3)
- 【請求項１】所定数以下の入力変数をもつルールのファ
ジィ推論が実行可能な複数個の個別推論手段， 入力変数の数が上記所定数を超えているルールを分解す
ることにより作成された新ルールにしたがうファジィ推
論を実行する複数個の個別推論手段の推論結果から元の
ルールの推論結果を導く結合演算手段，および 元ルールの分解により作成された新ルールにしたがうフ
ァジィ推論を実行する個別推論手段以外の個別推論手段
の推論結果と上記結合演算手段の演算結果とを総合する
総合演算手段， を備えたファジィ推論装置。 - 【請求項２】設定された各ルールについてその前件部に
おける入力変数の数が上記所定数を超えているかどうか
を判定する手段，および 入力変数の数が上記所定数を超えているルールについて
はそれを分解することにより，入力変数の数が上記所定
数以内でかつ元のルールと同一の後件部をもつ新たな複
数のルールを作成する手段， をさらに備えた請求項（１）に記載のファジィ推論装
置。 - 【請求項３】設定された各ルールについてその前件部に
おける入力変数の数が上記所定数を超えているかどうか
をチェックし， 入力変数の数が上記所定数を超えているルールについて
はそれを分解することにより，入力変数の数が上記所定
数以内でかつ元のルールと同一の後件部をもつ新たな複
数のルールを作成し， この作成した新たなルールにしたがって上記個別推論手
段，結合演算手段および総合演算手段を動作させるよう
制御する， 請求項（１）に記載のファジィ推論装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264051A JP2767625B2 (ja) | 1989-10-12 | 1989-10-12 | ファジィ推論装置およびその動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264051A JP2767625B2 (ja) | 1989-10-12 | 1989-10-12 | ファジィ推論装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03126132A JPH03126132A (ja) | 1991-05-29 |
| JP2767625B2 true JP2767625B2 (ja) | 1998-06-18 |
Family
ID=17397862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264051A Expired - Fee Related JP2767625B2 (ja) | 1989-10-12 | 1989-10-12 | ファジィ推論装置およびその動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767625B2 (ja) |
-
1989
- 1989-10-12 JP JP1264051A patent/JP2767625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03126132A (ja) | 1991-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5359537A (en) | Automatic synthesis of integrated circuits employing controlled input dependency during a decomposition process | |
| US5243687A (en) | Fuzzy computer system having a fuzzy inference processing circuit for controlling and adapting output signal to the set membership signal | |
| JPH10275084A (ja) | 制約充足問題の解決装置及び解決方法、システム構築装置及び構築方法 | |
| US5710867A (en) | Method for parallel processing of fuzzy logic inference rules and corresponding circuit architecture with fuzzy inputs and outputs | |
| JP2767625B2 (ja) | ファジィ推論装置およびその動作方法 | |
| EP0715256B1 (en) | Rule verifying apparatus and method for fuzzy inference | |
| EP0628902B1 (en) | Memory organization method for a fuzzy logic controller, and corresponding device | |
| EP0513689B1 (en) | A membership function data preparation method and an apparatus thereof | |
| JPS6339932B2 (ja) | ||
| US5822496A (en) | Fuzzy operation and defuzzification network apparatus | |
| EP0392494A2 (en) | Fuzzy processor | |
| JPH04153780A (ja) | 論理回路の合成方法 | |
| JP2610023B2 (ja) | カラー画像処理装置 | |
| JP3099449B2 (ja) | ファジィ推論装置 | |
| JPH0643906A (ja) | ファジー制御装置 | |
| JP2767604B2 (ja) | ファジィ推論装置 | |
| JP3186086B2 (ja) | ルールのグループ化方法および装置，ならびにグループ化されたルールにしたがうファジィ推論方法および装置 | |
| JPH06149579A (ja) | ファジィ推論装置 | |
| Tavangarian et al. | Signal flow graphs for network simulation | |
| Averkin | Fuzzy logics simulation technology in general strategy of intelligent systems designing | |
| Ektare et al. | An algorithm for designing multiplexer logic circuits | |
| JP3196346B2 (ja) | サブシステム設定装置 | |
| CN112861453A (zh) | 近似算术逻辑电路的最大绝对输出误差的计算方法 | |
| JPH0628192A (ja) | ファジィ推論装置 | |
| JP2637245B2 (ja) | 発変電所の開閉器操作手順決定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |