JP2765588B2 - Encoding / decoding device - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 符号化/復号化装置に関し、 符号化部と復号化部において共通化できる部分を共通
化し、送信側の符号化部および受信側の復号化部の処理
能力の余裕に応じて装置全体のハードウエアを最大限有
効に利用するようにし、且つ、ハードウエア規模を小型
化することを目的とし、 送信すべきデータ信号を符号化して送信し、符号化さ
れたデータ信号を受信して復号化する符号化/復号化装
置において、差分演算部と、符号化部と、第1〜第3の
切り換えスイッチと、制御部と、復号化部と、加算部
と、符号化部メモリと、復号化部メモリとを有してな
り、前記制御部は、前記第1および第3の切り換えスイ
ッチを、送信時および受信時に、それぞれ、送信側、あ
るいは、受信側に切り換え、送信時において、前記差分
演算部は、入力信号と、前記符号化部メモリに保持され
ていた値との差分を求め、前記符号化部は、前記差分演
算部の出力を符号化して係数データとして出力し、前記
復号化部は、前記係数データを復号化し、前記加算部
は、前記復号化部の出力と、前記符号化部メモリに保持
されていた値との和を求め、前記符号化部メモリは、前
記加算部の出力を保持し、受信時においては、前記復号
化部は、受信した係数データを復号化し、前記加算部
は、前記復号化部の出力と前記復号化部メモリに保持さ
れた値との和を求めて出力信号とし、前記復号化部メモ
リは、前記加算部の出力を保持するように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] Regarding an encoding / decoding device, a portion that can be shared between an encoding unit and a decoding unit is shared, and the processing capability of the encoding unit on the transmission side and the decoding unit on the reception side For the purpose of maximizing the effective use of the hardware of the entire device in accordance with the margin of the device and reducing the size of the hardware, the data signal to be transmitted is coded and transmitted, and the coded data signal is transmitted. In an encoding / decoding device that receives and decodes a data signal, a difference calculation unit, an encoding unit, first to third changeover switches, a control unit, a decoding unit, an addition unit, The control unit includes an encoding unit memory and a decoding unit memory, and switches the first and third changeover switches to a transmission side or a reception side during transmission and reception, respectively. At the time of transmission, A difference calculating unit for calculating a difference between the input signal and a value held in the coding unit memory, the coding unit coding the output of the difference calculation unit and outputting the result as coefficient data; A decoding unit that decodes the coefficient data, the adding unit obtains a sum of an output of the decoding unit and a value held in the encoding unit memory, and the encoding unit memory Holding the output of the unit, at the time of reception, the decoding unit decodes the received coefficient data, the addition unit, the addition unit of the output of the decoding unit and the value held in the decoding unit memory The sum is obtained as an output signal, and the decoding unit memory is configured to hold the output of the adding unit.
本発明は、符号化/復号化装置に関する。 The present invention relates to an encoding / decoding device.
例えば、低ビットレート画像符号化伝送方式において
は、様々な情報圧縮方式を用いて低ビットレートによる
情報伝送を可能にしている。For example, in a low bit rate image coding transmission system, information transmission at a low bit rate is enabled by using various information compression systems.
このうような情報伝送を行うために、送信/受信装置
においては、符号化/復号化装置を備えているが、処理
の複雑化に伴いハードウエア規模が大きくなり、したが
って、消費電力が大きく、発熱量が大きい等の問題があ
る。In order to perform such information transmission, the transmission / reception device includes an encoding / decoding device. However, the complexity of the processing increases the hardware scale, and thus the power consumption is large. There is a problem that the calorific value is large.
また、一般に、送信および受信の情報量は時間的に大
きく変動するが、符号化・復号化装置の最大処理能力
は、符号化・復号化装置の復号化部に入力される最大受
信情報処理量を超える必要があり、そのため、上記の変
動により受信情報量が小さくなったときには、符号化・
復号化装置の復号化部の能力は有効に利用されていない
ことになる。Further, in general, the information amount of transmission and reception greatly fluctuates with time, but the maximum processing capacity of the encoding / decoding device depends on the maximum reception information processing amount input to the decoding unit of the encoding / decoding device. Therefore, when the amount of received information becomes small due to the above fluctuation,
This means that the capacity of the decoding unit of the decoding device is not being used effectively.
従来の符号化/復号化装置においては、送信側におい
ては符号化処理、受信側においては復号化処理を、それ
ぞれ独立に行っており、送信側において、伝送路ネック
により処理が停止するという問題があった。In the conventional encoding / decoding device, the encoding process is performed independently on the transmitting side, and the decoding process is independently performed on the receiving side. there were.
第4図は従来の画像符号化/復号化装置における符号
化部の一例の概略構成を示し、第5図は従来の画像符号
化/復号化装置における復号化部の一例の概略構成を示
すものである。FIG. 4 shows a schematic configuration of an example of an encoding unit in a conventional image encoding / decoding device, and FIG. 5 shows a schematic configuration of an example of a decoding unit in a conventional image encoding / decoding device. It is.
第4図において、60は減算回路、61は符号化回路、62
は量子化回路、63は復号化回路、64は逆量子化回路、65
は加算回路、66はメモリである。In FIG. 4, 60 is a subtraction circuit, 61 is an encoding circuit, 62
Is a quantization circuit, 63 is a decoding circuit, 64 is an inverse quantization circuit, 65
Is an addition circuit, and 66 is a memory.
入力信号は減算回路60において、メモリ66に保持され
ていた値との差分を取られ、符号化回路61(この例では
コサイン変換符号化回路DCT)にて符号化され、量子化
回路62において量子化され、係数データとして出力され
る。また、該係数データは復号化回路63において復号化
され、逆量子化回路64にて逆量子化され、加算回路65に
おいてメモリ66に保持された値との和が求められ、この
和はメモリ66に保持される。The input signal is subtracted from the value held in the memory 66 by the subtraction circuit 60, encoded by an encoding circuit 61 (in this example, a cosine transform encoding circuit DCT), and quantized by a quantization circuit 62. And output as coefficient data. The coefficient data is decoded in a decoding circuit 63, inversely quantized in an inverse quantization circuit 64, and a sum with a value held in a memory 66 is obtained in an addition circuit 65. Is held.
第5図において、47は復号化回路、48は逆量子化回
路、49は加算回路、50はメモリである。In FIG. 5, 47 is a decoding circuit, 48 is an inverse quantization circuit, 49 is an addition circuit, and 50 is a memory.
受信された係数データは復号化回路47において復号化
され、逆量子化回路48にて逆量子化され、加算回路49に
おいてメモリ50に保持された値との和が求められ、画像
信号として出力される。この和はメモリ50に保持され
る。The received coefficient data is decoded in a decoding circuit 47, inversely quantized in an inverse quantization circuit 48, a sum with a value held in a memory 50 is obtained in an addition circuit 49, and output as an image signal. You. This sum is stored in the memory 50.
第4図および第5図に示されるように、従来の符号化
/復号化装置においては、送信側の符号化部および受信
側の復号化部の構成が、各々独立に設けられているた
め、送信側および受信側それぞれにおいて、各々の最大
処理情報量に対応した処理機能を設ける必要があり、ハ
ードウエア規模が大きくなり、且つ、送信側および受信
側それぞれにおいて、処理情報量の変動により、能力に
余裕を生じたときには、それぞれの能力が有効に利用さ
れないという問題があった。As shown in FIGS. 4 and 5, in the conventional encoding / decoding device, the configurations of the encoding unit on the transmitting side and the decoding unit on the receiving side are provided independently of each other. It is necessary to provide a processing function corresponding to each maximum processing information amount on each of the transmission side and the reception side, so that the hardware scale becomes large, and each of the transmission side and the reception side has a capability due to the fluctuation of the processing information amount. However, there is a problem that each ability is not effectively used when there is a margin.
本発明は、上記の問題点に鑑み、なされたもので、符
号化部と復号化部において共通化できる部分を共通化
し、送信側の復号化部および受信側の復号化部の処理能
力の余裕に応じて装置全体のハードウエアを最大限有効
に利用するようにし、且つ、ハードウエア規模を小型化
した符号化/復号化装置を提供することを目的とするも
のである。The present invention has been made in view of the above-described problems, and has been made in consideration of the above-described problem. Accordingly, it is an object of the present invention to provide an encoding / decoding device that makes the most of the hardware of the entire device to be used as efficiently as possible, and that has a reduced hardware scale.
第1図は本発明の符号化/復号化装置の基本構成図で
ある。FIG. 1 is a basic configuration diagram of an encoding / decoding device according to the present invention.
第1図において、1は差分演算部、2は符号化部、3,
7,および10は切り換えスイッチ、4は制御部、5は復号
化回路部、6は加算部、8は符号化部メモリ、9は復号
化部メモリ、そして、11は送信/受信余裕度比較部であ
る。In FIG. 1, 1 is a difference operation unit, 2 is an encoding unit,
7, 7 and 10 are changeover switches, 4 is a control unit, 5 is a decoding circuit unit, 6 is an addition unit, 8 is an encoding unit memory, 9 is a decoding unit memory, and 11 is a transmission / reception margin comparing unit. It is.
送信/受信余裕度比較部11は、送信側と受信側におけ
る装置内の処理機能の余裕度を比較して、符号化処理と
復号化処理の何れを優先して行うべきかを判定する。The transmission / reception margin comparing unit 11 compares the margins of the processing functions in the apparatus on the transmission side and the reception side to determine which of the encoding processing and the decoding processing should be performed with higher priority.
制御部4は、前記送信/受信余裕度比較部11の判定結
果に基づいて、切り換えスイッチ3,7,および10を、送信
側、あるいは、受信側に切り換える。The control unit 4 switches the changeover switches 3, 7, and 10 to the transmission side or the reception side based on the determination result of the transmission / reception margin comparison unit 11.
送信時において、入力信号は差分演算部1において、
符号化部メモリ8に保持されていた値との差分を取ら
れ、符号化部2にて符号化され、係数データとして出力
される。また、該係数データは復号化部5において復号
化され、加算部6において符号化部メモリ8に保持され
ていた値との和が求められ、この和は符号化部メモリ8
に保持される。At the time of transmission, the input signal is sent to
The difference from the value stored in the encoding unit memory 8 is obtained, encoded by the encoding unit 2, and output as coefficient data. The coefficient data is decoded by the decoding unit 5, and the sum with the value held in the coding unit memory 8 is calculated by the adding unit 6, and this sum is calculated by the coding unit memory 8.
Is held.
受信時においては、受信された係数データは復号化部
5において復号化され、加算部6において復号化部メモ
リ9に保持された値との和が求められ、出力信号とな
る。この和は復号化部メモリ9に保持される。At the time of reception, the received coefficient data is decoded by the decoding unit 5, and the sum with the value held in the decoding unit memory 9 is obtained by the adding unit 6 to become an output signal. This sum is stored in the decoding unit memory 9.
上記のように、第1図の構成においては、符号化のた
めの構成と復号化のための構成において、復号化部およ
び加算部の構成が共通化されており、符号化および復号
化のために必要なその他の構成は、切り換えスイッチ3,
7,および10を切り換えることにより、該共通化された部
部と接続される。As described above, in the configuration of FIG. 1, in the configuration for encoding and the configuration for decoding, the configurations of the decoding unit and the addition unit are shared, and the configuration for encoding and decoding Other configurations required for
By switching 7, and 10, it is connected to the common unit.
上記の切り換えは、送信/受信余裕度比較部11におい
て、送信側と受信側における装置内の処理機能の余裕度
を比較して、符号化処理と復号化処理の何れを優先して
行うべきかを判定した結果に基づいて行う。In the above switching, the transmission / reception margin comparing unit 11 compares the margins of the processing functions in the apparatus on the transmission side and the reception side, and determines which of the encoding processing and the decoding processing should be performed with priority. Is performed based on the result of the determination.
したがって、送信側および受信側各々における符号化
処理および復号化処理の能力の余裕度に応じて、受信側
の復号化処理能力(余裕度)に余裕があるときには、送
信側の符号化処理を行わせて送信側処理能力(余裕度)
を高め、受信側の復号化処理に対する負荷が大きいとき
には、復号化処理のみを行って符号化/復号化の各処理
能力を常に最大限引き出すことができ、さらに、ハード
ウエア構成の一部分を共通化することにより、ハードウ
エア規模を小型化することができる。Therefore, when there is a margin in the decoding processing capability (margin) of the receiving side according to the margin of the encoding processing and the decoding processing ability in each of the transmitting side and the receiving side, the encoding processing of the transmitting side is performed. In addition, the processing capacity of the sending side (margin)
And when the load on the decoding process on the receiving side is large, only the decoding process can be performed to always maximize the encoding / decoding processing capability, and a part of the hardware configuration is shared. By doing so, the hardware scale can be reduced.
また、第1図の構成において、上記の切り換えは、送
信/受信余裕度比較部11に寄らず、ハードウエアスイッ
チ等による指令に従って行わせる事もできる。In the configuration shown in FIG. 1, the above-mentioned switching can be performed in accordance with a command from a hardware switch or the like without depending on the transmission / reception margin comparing unit 11.
第2図は本発明の符号化/復号化装置を含む送受信装
置の全体構成図である。FIG. 2 is an overall configuration diagram of a transmission / reception device including the encoding / decoding device of the present invention.
第2図において、20は送信側バッファ、21は受信側バ
ッファ、22は比較器、そして、23は伝送路インターフェ
イスである。In FIG. 2, reference numeral 20 denotes a transmission buffer, 21 denotes a reception buffer, 22 denotes a comparator, and 23 denotes a transmission line interface.
送信データは送信用バッファ23に一旦蓄積された後、
符号化および送信のための構成を含む伝送路インターフ
ェイス26を介して伝送路上に送出され、逆に、伝送路か
ら受信され、復号化された受信データは一旦受信用バッ
ファ24に蓄積され、次の処理のために順に読み出され
る。After the transmission data is temporarily stored in the transmission buffer 23,
The received data transmitted on the transmission line via the transmission line interface 26 including the configuration for encoding and transmission, and conversely, received from the transmission line and decoded, is temporarily stored in the reception buffer 24, and Read in order for processing.
本発明においては、前述の送信/受信余裕度比較部11
を実現するものとして、前記送信用バッファ23と受信用
バッファ24の各々においてデータ蓄積量を各々比較し、
この比較結果により、送信側処理を行うか、受信側処理
を行うかを決定する。すなわち、送信バッファの蓄積量
に対して受信バッファの蓄積量が多い場合には受信処理
を、受信バッファの蓄積量に対して送信バッファの蓄積
量が多い場合には送信処理を行うように決定する。In the present invention, the transmission / reception margin comparing unit 11
In order to realize the above, each of the transmission buffer 23 and the reception buffer 24 compares the data accumulation amount,
Based on the comparison result, it is determined whether to perform the transmission-side processing or the reception-side processing. That is, it is determined that the reception process is performed when the storage amount of the reception buffer is larger than the storage amount of the transmission buffer, and that the transmission process is performed when the storage amount of the transmission buffer is larger than the storage amount of the reception buffer. .
例えば、送信用バッファ23と受信用バッファ24を各々
FIFOメモリにて構成すれば、それぞれのデータ蓄積量の
情報は容易に取り出すことができる。For example, the transmission buffer 23 and the reception buffer 24
If constituted by a FIFO memory, information on the respective data storage amounts can be easily retrieved.
第3図は、本発明の符号化/復号化装置の実施例にお
ける、その他の部分の構成を示すものである。FIG. 3 shows the configuration of other parts in the embodiment of the encoding / decoding device of the present invention.
第3図において、29は減算回路、30はコサイン変換符
号化回路、31は量子化回路、32,37および39はDフリッ
プフロップ回路、33は復号化回路、34は逆量子化回路、
35は加算回路、36はRAM、38はバッファ、40はインバー
タ、41はROM、42はレジスタ、そして、43はカウンタで
ある。In FIG. 3, 29 is a subtraction circuit, 30 is a cosine transform coding circuit, 31 is a quantization circuit, 32, 37 and 39 are D flip-flop circuits, 33 is a decoding circuit, 34 is an inverse quantization circuit,
35 is an adder circuit, 36 is a RAM, 38 is a buffer, 40 is an inverter, 41 is a ROM, 42 is a register, and 43 is a counter.
第4図の従来の符号化回路の構成との比較から分かる
ように、減算回路29、符号化回路、30、量子化回路31、
Dフリップフロップ回路32、復号化回路33、逆量子化回
路34、加算回路35、RAM36、およびDフリップフロップ
回路37は、符号回路回路を構成し、Dフリップフロップ
回路39、復号化回路33、逆量子化回路34、加算回路35、
RAM36、Dフリップフロップ回路37、およびバッファ38
は復号化回路を構成する。As can be seen from a comparison with the configuration of the conventional encoding circuit in FIG. 4, the subtraction circuit 29, the encoding circuit 30, the quantization circuit 31,
The D flip-flop circuit 32, the decoding circuit 33, the inverse quantization circuit 34, the adding circuit 35, the RAM 36, and the D flip-flop circuit 37 constitute an encoding circuit, and the D flip-flop circuit 39, the decoding circuit 33, Quantization circuit 34, addition circuit 35,
RAM 36, D flip-flop circuit 37, and buffer 38
Constitutes a decoding circuit.
そして、これら2つの構成の間の切り換えは、ROM4
1、レジスタ42、カウンタ43およびインバータ41から構
成されるROMシーケンサにより制御される。すなわち、
該ROMシーケンサは、第1図の構成における制御部4に
対応する。The switching between these two configurations is done in ROM4
1, controlled by a ROM sequencer including a register 42, a counter 43, and an inverter 41. That is,
The ROM sequencer corresponds to the control unit 4 in the configuration shown in FIG.
ROMシーケンサ41は、第2図の比較器22が出力する前
記切り換え信号と、以下に述べるカウンタ43の出力、お
よびレジスタ42の出力(の一部)を入力して、上記のD
フリップフロップ回路32または39の一方を選択する信号
を出力するビット、カウンタのロード値、該カウンタ43
のロード信号を出力とする。The ROM sequencer 41 receives the switching signal output from the comparator 22 in FIG. 2, the output of the counter 43 described below, and (a part of) the output of the register 42, and
A bit for outputting a signal for selecting one of the flip-flop circuits 32 and 39, the load value of the counter, the counter 43
Output the load signal.
Dフリップフロップ回路32または39の一方の選択は、
前記切り換え信号に応じて行われる。The selection of one of the D flip-flop circuits 32 or 39 is
This is performed according to the switching signal.
RAM36は、第1図の符号化部メモリ8をを実現する領
域と復号化部メモリ9を実現する領域とを含み、送信時
のアドレスと受信時のアドレスとは、カウンタ43の計数
出力Qにより、すなわち、ROM41の出力により前記切り
換え信号に応じて与えられる。The RAM 36 includes an area for implementing the encoder memory 8 and an area for implementing the decoder memory 9 shown in FIG. 1. The address at the time of transmission and the address at the time of reception are determined by the count output Q of the counter 43. That is, it is provided in response to the switching signal by the output of the ROM 41.
以上述べたことから明らかなように、第3図の構成に
おいて、復号化回路33、逆量子化回路34、加算回路35、
RAM36、およびDフリップフロップ回路37は、符号化回
路として動作する送信時、および復号化回路として動作
する受信時に共通の構成となっており、符号化回路と復
号化回路とが各々独立に構成されていた従来の符号化/
復号化装置に比較してハードウエア規模を小型化するも
のとなっている。As apparent from the above description, in the configuration of FIG. 3, the decoding circuit 33, the inverse quantization circuit 34, the addition circuit 35,
The RAM 36 and the D flip-flop circuit 37 have a common configuration at the time of transmission that operates as an encoding circuit and at the time of reception that operates as a decoding circuit, and the encoding circuit and the decoding circuit are configured independently. Conventional encoding /
The hardware scale is reduced compared to the decryption device.
なお、以上の構成において、前記切り換え信号の切り
換えのタイミングは、例えば、画像の1画面を複数のブ
ロックに分けて符号化する方式等においては、各ブロッ
ク単位に切り換えるようにすることができる。In the above-described configuration, the switching timing of the switching signal can be switched in units of blocks in a method in which one screen of an image is divided into a plurality of blocks and encoded.
本発明によれば、符号化/復号化装置の送信側および
受信側各々における符号化処理および復号化処理の能力
の余裕度に応じて、受信側の復号化処理能力(余裕度)
に余裕があるときには、送信側の符号化処理を行わせて
送信側処理能力(余裕度)を高め、受信側の復号化処理
に対する負荷が大きいときには、復号化処理のみを行う
ことにより、符号化/復号化の各処理能力を常に最大限
有効に引出すことができ、さらに、ハードウエア構成の
一部分を共通化することにより、ハードウエア規模を小
型化することができる。According to the present invention, the decoding processing capacity (margin) of the receiving side is set according to the margin of the coding processing and the decoding processing capacity at each of the transmitting side and the receiving side of the coding / decoding device.
When there is a margin, the transmitting side encoding process is performed to increase the transmitting side processing capability (margin), and when the load on the decoding process on the receiving side is large, only the decoding process is performed. Thus, each processing capability of decoding / decoding can always be extracted as effectively as possible, and the hardware scale can be reduced by sharing a part of the hardware configuration.
第1図は本発明の基本構成図、 第2図および第3図は本発明の実施例の構成図、そし
て、 第4図および第5図は、それぞれ、従来の符号化/復号
化装置における符号化部および復号化部の概略構成を示
す図である。 〔符号の説明〕 1…差分演算部、2…符号化部、3,7,10…切り換えスイ
ッチ、4…制御部、5…復号化部、6…加算部、8…符
号化部メモリ、9…復号化部メモリ、11…送信/受信余
裕度比較部、29…減算回路、30…コサイン変換符号化回
路、31…量子化回路、32,37,39…Dフリップフロップ回
路、33…復号化回路、34…逆量子化回路、35…加算回
路、36…RAM、38…バッファ、40…インバータ、41…RO
M、42…レジスタ、43…カウンタ、47…復号化回路、48
…逆量子化回路、49…加算回路、50…メモリ、60…減算
回路、61…符号化回路、62…量子化回路、63…復号化回
路、64…逆量子化回路、65…加算回路、66…メモリ。FIG. 1 is a basic block diagram of the present invention, FIGS. 2 and 3 are block diagrams of an embodiment of the present invention, and FIGS. 4 and 5 are diagrams of a conventional encoding / decoding apparatus, respectively. FIG. 3 is a diagram illustrating a schematic configuration of an encoding unit and a decoding unit. [Explanation of Codes] 1 ... Differential calculation unit, 2 ... Encoding unit, 3, 7, 10 ... Switch, 4 ... Control unit, 5 ... Decoding unit, 6 ... Addition unit, 8 ... Encoding unit memory, 9 ... Decoding unit memory, 11 ... Transmission / reception margin comparison unit, 29 ... Subtraction circuit, 30 ... Cosine transform coding circuit, 31 ... Quantization circuit, 32,37,39 ... D flip-flop circuit, 33 ... Decoding Circuit, 34 ... Inverse quantization circuit, 35 ... Addition circuit, 36 ... RAM, 38 ... Buffer, 40 ... Inverter, 41 ... RO
M, 42 register, 43 counter, 47 decoding circuit, 48
... inverse quantization circuit, 49 addition circuit, 50 memory, 60 subtraction circuit, 61 encoding circuit, 62 quantization circuit, 63 decoding circuit, 64 inverse quantization circuit, 65 addition circuit, 66… Memory.
Claims (2)
し、符号化されたデータ信号を受信して復号化する符号
化/復号化装置において、 差分演算部(1)と、符号化部(2)と、第1〜第3の
切り換えスイッチ(3,7,10)と、制御部(4)と、復号
化部(5)と、加算部(6)と、符号化部メモリ(8)
と、復号化部メモリ(9)とを有しており、 前記制御部(4)は、前記第1および第3の切り換えス
イッチ(3,7,10)を、送信時およじ受信時に、それぞ
れ、送信側、あるいは、受信側に切り換え、 送信時において、前記差分演算部(1)は、入力信号
と、前記符号化部メモリ(8)に保持されていた値との
差分を求め、 前記符号化部(2)は、前記差分演算部(1)の出力を
符号化して係数データとして出力し、 前記復号化部(5)は、前記係数データを復号化し、 前記加算部(6)は、前記復号化部(6)の出力と、前
記符号化部メモリ(8)に保持されていた値との和を求
め、 前記符号化部メモリ(8)は、前記加算部(6)の出力
を保持し、 受信時において、前記復号化部(5)は、受信した係数
データを復号化し、 前記加算部(6)は、前記復号化部(5)の出力と前記
復号化部メモリ(9)に保持された値との和を求めて出
力信号とし、 前記復号化部メモリ(9)は、前記加算部(6)の出力
を保持することを特徴とする符号化/復号化装置。An encoding / decoding device that encodes and transmits a data signal to be transmitted, and receives and decodes the encoded data signal, comprising: a differential operation unit (1); 2), first to third changeover switches (3, 7, 10), control unit (4), decoding unit (5), adding unit (6), and encoding unit memory (8)
And a decoding unit memory (9), wherein the control unit (4) operates the first and third changeover switches (3, 7, 10) when transmitting and receiving, respectively. The difference calculation unit (1) calculates the difference between the input signal and the value held in the encoding unit memory (8) at the time of transmission. The decoding unit (2) encodes the output of the difference calculation unit (1) and outputs the result as coefficient data. The decoding unit (5) decodes the coefficient data. The adding unit (6) A sum of an output of the decoding unit (6) and a value held in the encoding unit memory (8) is obtained. The encoding unit memory (8) outputs an output of the adding unit (6). Holding, upon reception, the decoding unit (5) decodes the received coefficient data; 6) obtains the sum of the output of the decoding unit (5) and the value held in the decoding unit memory (9) to obtain an output signal, and the decoding unit memory (9) An encoding / decoding device which holds the output of (6).
し、符号化されたデータ信号を受信して復号化する符号
化/復号化装置において、 差分演算部(1)と、符号化部(2)と、第1〜第3の
切り換えスイッチ(3,7,10)と、制御部(4)と、復号
化部(5)と、加算部(6)と、符号化部メモリ(8)
と、復号化部メモリ(9)と、送信/受信余裕度比較部
(11)とを有してなり、 前記送信/受信余裕度比較部(11)は、送信側と受信側
における装置内の処理機能の余裕度を比較して、符号化
処理と復号化処理の何れを優先して行うべきかを判定
し、 前記制御部(4)は、前記送信/受信余裕度比較部(1
1)の判定結果に基づいて、前記第1および第3の切り
換えスイッチ(3,7,10)を送信側、あるいは、受信側に
切り換え、 送信時において、前記差分演算部(1)は、入力信号
と、前記符号化部メモリ(8)に保持されていた値との
差分を求め、 前記符号化部(2)は、前記差分演算部(1)の出力を
符号化して係数データとして出力し、 前記復号化部(5)は、前記係数データを復号化し、 前記加算部(6)は、前記復号化部(6)の出力と、前
記符号化部メモリ(8)に保持されていた値との和を求
め、 前記符号化部メモリ(8)は、前記加算部(6)の出力
を保持し、 受信時においては、前記復号化部(5)は、受信した係
数データを復号化し、 前記加算部(6)は、前記復号化部(5)の出力と前記
復号化部メモリ(9)に保持された値との和を求めて出
力信号とし、 前記復号化部メモリ(9)は、前記加算部(6)の出力
を保持することを特徴とする符号化/復号化装置。2. An encoding / decoding device for encoding and transmitting a data signal to be transmitted and receiving and decoding the encoded data signal, comprising: a difference operation unit (1); 2), first to third changeover switches (3, 7, 10), control unit (4), decoding unit (5), adding unit (6), and encoding unit memory (8)
And a decoding unit memory (9), and a transmission / reception margin comparison unit (11), wherein the transmission / reception margin comparison unit (11) The control unit (4) compares the margins of the processing functions to determine which of the encoding process and the decoding process should be performed with higher priority.
Based on the determination result of 1), the first and third changeover switches (3, 7, 10) are switched to a transmission side or a reception side, and at the time of transmission, the difference calculation unit (1) A difference between a signal and a value held in the coding unit memory (8) is obtained. The coding unit (2) codes the output of the difference calculation unit (1) and outputs the result as coefficient data. The decoding unit (5) decodes the coefficient data, and the adding unit (6) outputs the output of the decoding unit (6) and the value held in the encoding unit memory (8). The encoding unit memory (8) holds the output of the addition unit (6). At the time of reception, the decoding unit (5) decodes the received coefficient data, The adding unit (6) stores the output of the decoding unit (5) and the output of the decoding unit memory (9). Value as an output signal calculates the sum of the decoder memory (9), the encoding / decoding apparatus characterized by holding the output of said adding unit (6).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25787389A JP2765588B2 (en) | 1989-10-04 | 1989-10-04 | Encoding / decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25787389A JP2765588B2 (en) | 1989-10-04 | 1989-10-04 | Encoding / decoding device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03120914A JPH03120914A (en) | 1991-05-23 |
JP2765588B2 true JP2765588B2 (en) | 1998-06-18 |
Family
ID=17312365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25787389A Expired - Lifetime JP2765588B2 (en) | 1989-10-04 | 1989-10-04 | Encoding / decoding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2765588B2 (en) |
-
1989
- 1989-10-04 JP JP25787389A patent/JP2765588B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03120914A (en) | 1991-05-23 |
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