JP2763325B2 - Magnetic playback device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は変速再生を行う多セグメント記録方式を採
用した磁気記録再生装置（以下、「VTR」という）に関
する。Description: TECHNICAL FIELD The present invention relates to a magnetic recording / reproducing apparatus (hereinafter, referred to as “VTR”) employing a multi-segment recording system for performing variable speed reproduction.

［従来の技術］ 従来、１フイールドの映像信号を磁気テープ上の１本
のトラツクに記録する記録方式（１チヤンネル１セグメ
ント記録方式）を採用したVTRの高速再生時の高画質化
はテープ走行制御の高精度化、特殊再生用ヘツドの採用
等によつて実現化されてきた。[Prior Art] Conventionally, a tape drive control is used to improve the image quality at the time of high-speed reproduction of a VTR that employs a recording method (1 channel 1 segment recording method) in which a video signal of one field is recorded on one track on a magnetic tape. Has been realized by increasing the precision of the device and employing a head for special reproduction.

また、最近のメモリ等の半導体製品の低価格化およ
び、高速高密度化に伴い、フイールドメモリをVTR内に
備えて変速再生を良好に行うようにしたものがある。In addition, as semiconductor products such as memories have recently become lower in price and higher in speed and density, field memories are provided in VTRs so that variable speed reproduction can be performed satisfactorily.

以下、フイールドメモリを用いたVTRの変速再生につ
いて説明する。第５図は、フイールドメモリを用いた１
チヤンネル１セグメント方式のVTRの変速再生系のブロ
ツク回路図で、（１）は磁気テープ、（80a），（80b）
は互いにアジマスの異なる回転ヘツド、（81a），（81
b）はそれぞれの回転ヘツド（80a），（80b）の出力を
増幅するヘツドアンプ、（82）はヘツドアンプ（81
a），（81b）の何れかの出力を選択する切換回路、（8
3）は切換回路（82）の出力をFM復調し、再生映像信号
を得るFM復調回路、（84）は入力されたアナログ再生映
像信号をデイジタル信号に変換するA/D変換回路、（8
5）はビデオ信号から同期分離等を行うビデオ信号処理
回路、（86）は再生FM信号の出力エンベロープを取り出
すエンベロープ検波回路、（87）はエンベロープ検波回
路（86）の出力を所定レベルのしきい値と比較するエン
パレータ回路、（89）はフイールドメモリ、（88）はメ
モリコントロール回路でビデオ信号処理回路（85）から
出力される同期信号Ｓと、コンパレータ回路（87）の出
力信号Ｃに基づいてフイールドメモリ（89）への書き込
み制御信号を発生し、読み出し制御は上記書き込み制御
とは非同期で行う。（90）はフイールドメモリ（89）か
ら出力されるデイジタル信号をアナログ信号に変換する
D/A変換回路である。Hereinafter, variable-speed reproduction of a VTR using a field memory will be described. FIG. 5 shows an example of a field memory using a field memory.
FIG. 3 is a block diagram of a variable speed reproduction system of a VTR of a one-segment channel type, wherein (1) is a magnetic tape, (80a) and (80b).
Are rotating heads with different azimuths, (81a), (81
b) is a head amplifier that amplifies the output of each rotating head (80a) and (80b), and (82) is a head amplifier (81).
a) a switching circuit for selecting one of the outputs of (81b), (8)
3) is an FM demodulation circuit that demodulates the output of the switching circuit (82) to obtain a reproduced video signal, (84) is an A / D conversion circuit that converts an input analog reproduced video signal into a digital signal, and (8)
5) is a video signal processing circuit for performing synchronization separation from the video signal, etc., (86) is an envelope detection circuit for extracting the output envelope of the reproduced FM signal, and (87) is a threshold of a predetermined level for the output of the envelope detection circuit (86). An emulator circuit for comparing with a value, (89) is a field memory, and (88) is a memory control circuit based on the synchronizing signal S output from the video signal processing circuit (85) and the output signal C of the comparator circuit (87). A write control signal for the field memory (89) is generated, and read control is performed asynchronously with the write control. (90) converts the digital signal output from the field memory (89) into an analog signal
It is a D / A conversion circuit.

（20）はコントロールヘツド、（23）はキヤブスタン
モータ、（22）はキヤブスタンモータ（23）を駆動する
モータドライバ、（21）はモータドライバ（22）を制御
する走行制御回路である。(20) is a control head, (23) is a capstan motor, (22) is a motor driver for driving the capstan motor (23), and (21) is a travel control circuit for controlling the motor driver (22). .

つぎに、1/M倍速（Ｍ＝±2,±3,…；±は走行方向を
示し、＋は通常再生と同じ方向であり、−は逆の方向を
示す）のスロー再生を行う場合の動作について説明す
る。従来のVTRは、１フィールドの映像信号情報を１本
のトラックに記録している。これは、回転ヘッド（80
a），（80b）の１走査期間が１フィールドに対応してい
ることを示している。Next, 1 / M speed (M = ± 2, ± 3,..., ± indicates the running direction, + indicates the same direction as normal playback, and − indicates the opposite direction), The operation will be described. In a conventional VTR, video signal information of one field is recorded on one track. This is a rotating head (80
It shows that one scanning period of (a) and (80b) corresponds to one field.

第６図（ａ）は、Ｍ＝６とした場合の１チヤンネル記
録を行つた場合のトラツクパターンとヘツド走査軌跡の
関係をトラツクパターン座標法を用いて表現した図であ
る。図中のトラツクパターン内に記載した数字1,2,3,…
は、トラツクナンバーを示しており、トラツクナンバー
が同一のものは同じトラツクを示している。FIG. 6 (a) is a diagram expressing the relationship between a track pattern and a head scanning locus when one-channel recording is performed when M = 6, using the track pattern coordinate method. The numbers 1, 2, 3, ... written in the track pattern in the figure
Indicates a track number, and those having the same track number indicate the same track.

また、第６図（ｂ）はヘツド切換信号を示している。
図中に記したＲおよびＬはそれぞれ回転ヘツド（80
a），（80b）、あるいはそれと同一アジマスを有するヘ
ツドによつて走査していることを示している。ここで、
第６図（ａ）におけるトラツクナンバーが奇数のトラツ
クは、アジマスがＲと同一のヘツドで記録されたトラツ
クを示し、偶数のものは、アジマスがＬと同一のヘツド
で記録されたトラツクを示すものとすると、アジマス効
果によつて、各回転ヘツドによつて再生されるのはトラ
ツクパターンに斜線を施した部分の信号である。コンパ
レータ回路（87）では、エンベロープ検波回路（86）の
出力をしきい値と比較し、その大小関係を示す信号Ｃ
（第６図（ｃ）図示）をメモリコントロール回路（88）
に出力する。メモリコントロール回路（88）は、エンベ
ロープ検波回路（86）の出力がしきい値以上のときにビ
デオ信号処理回路（85）の出力をフイールドメモリ（8
9）に書き込むように動作する。第６図（ｃ）に出力エ
ンベロープパターンとコンパレータ回路のしきい値レベ
ルとの関係を示す。これより、６フイールド期間を周期
として同じエンベロープの出力パターンが得られること
がわかる。FIG. 6B shows a head switching signal.
R and L shown in the figure are rotating heads (80
a), (80b) or scanning with a head having the same azimuth. here,
Tracks with odd track numbers in FIG. 6 (a) indicate tracks recorded with the same head as azimuth R, and tracks with even track numbers indicate tracks recorded with the same head as azimuth L. Then, the signal reproduced by each rotating head due to the azimuth effect is a signal in a portion where a track pattern is hatched. The comparator circuit (87) compares the output of the envelope detection circuit (86) with a threshold value, and outputs a signal C indicating the magnitude relationship.
(Fig. 6 (c)) is replaced with a memory control circuit (88).
Output to The memory control circuit (88) stores the output of the video signal processing circuit (85) in the field memory (8) when the output of the envelope detection circuit (86) is equal to or higher than the threshold value.
9) Works to write. FIG. 6C shows the relationship between the output envelope pattern and the threshold level of the comparator circuit. From this, it can be seen that the same envelope output pattern can be obtained with six field periods as the cycle.

従来のVTRは、１フイールドの映像信号が１本のトラ
ツクに記録されているため、トラツクの下側が画面上で
は上側に、トラツクの上側が画面上では下側に対応して
いる。したがつて、メモリコントロール回路（88）はビ
デオ信号処理回路（85）より出力される同期信号Ｓおよ
び、回転ヘツド（80a），（80b）の出力が切り換わつた
時点（この時点で、フイールドメモリへの書き込みアド
レスをリセツトする）を基準にして、フイールドメモリ
（89）への書き込みアドレスを発生させ、コンパレータ
回路（87）の出力信号Ｃ（第６図（ｃ）図示）に基づい
て再生映像情報をフイールドメモリ（89）に取り込め
ば、良好な変速再生画像が得られる。その様子を第６図
（ｃ）に示した。図にみるように、再生映像情報のレベ
ルが所定のしきい値より大きい場合（第６図（ｄ）を参
照）フイールドメモリに取り込む。したがつてフイール
ドメモリ（89）は第６図（ｅ）に示すように内容が書き
かえられていくことになる。In a conventional VTR, one field of video signal is recorded on one track, so that the lower side of the track corresponds to the upper side on the screen, and the upper side of the track corresponds to the lower side on the screen. Therefore, the memory control circuit (88) determines when the synchronization signal S output from the video signal processing circuit (85) and the output of the rotary heads (80a) and (80b) are switched (at this time, the field). The write address to the field memory (89) is generated based on the reset of the write address to the memory), and the reproduced image is reproduced based on the output signal C (shown in FIG. 6 (c)) of the comparator circuit (87). By taking the information into the field memory (89), a good variable-speed reproduction image can be obtained. The situation is shown in FIG. 6 (c). As shown in the figure, when the level of the reproduced video information is higher than a predetermined threshold value (see FIG. 6 (d)), it is taken into the field memory. Accordingly, the contents of the field memory (89) are rewritten as shown in FIG. 6 (e).

このようにしてフイールドメモリ（89）に書き込まれ
た１フイールド分の映像情報を読み出せば、良好な1/6
倍速の再生映像情報が得られる。By reading out one field of video information written in the field memory (89) in this way, a good 1/6
Double-speed playback video information can be obtained.

最近次世代のテレビシステムとして開発され、実用化
されつつあるハイビジヨンテレビシステムは、約20MH_Z
という広い映像信号帯域を有しており、そのような広帯
域の信号を記録する手段として多チヤンネル多セグメン
ト記録方式がある。この記録方式は、多チヤンネル化に
より１チヤンネル当りの信号帯域を小さくし、また、多
セグメント化により回転ヘツドと磁気テープの相対速度
を大きくして記録波長を長くすることにより、従来の磁
気記録技術で広帯域の信号の記録を行なうようにしたも
のである。Recently developed as a next-generation television system, Haibiji Yung television system that is being put to practical use is about 20MH _Z
As a means for recording such a wideband signal, there is a multi-channel multi-segment recording system. This recording system uses a conventional magnetic recording technology by reducing the signal band per channel by increasing the number of channels and increasing the recording wavelength by increasing the relative speed between the rotating head and the magnetic tape by increasing the number of segments. To record wideband signals.

つぎに、ハイビジヨン信号のような広い帯域の映像信
号を記録再生する２チヤンネル３セグメント記録方式の
VTRについて説明する。入力映像信号（１チヤンネルの
コンポジツト信号とする。）を１水平走査期間（以下、
「1H」という）を単位として、２チヤンネル（以下、各
チヤンネルを「CH・Ａ」，「CH・Ｂ」という）に振り分
け、それぞれの映像信号を２倍に時間軸伸長して記録す
る。その結果、各チヤンネルの信号帯域幅は元の映像信
号帯域幅の半分になる。Next, a two-channel three-segment recording system for recording / reproducing a wide band video signal such as a high vision signal is used.
The VTR will be described. An input video signal (referred to as a composite signal of one channel) is applied for one horizontal scanning period (hereinafter, referred to as a composite signal).
Each channel is divided into two channels (hereinafter, each channel is referred to as “CH.A” or “CH.B”) in units of “1H”, and each video signal is recorded with its time axis extended twice. As a result, the signal bandwidth of each channel is half of the original video signal bandwidth.

第７図（ａ）は回転ドラム上の回転ヘツドの配置を示
した図で、（31）は回転ドラム、（8a），（8b）はCH・
Ａの信号を記録再生する回転ヘツド、（9a），（9b）は
CH・Ｂの信号を記録再生する回転ヘツドである。回転ヘ
ツド（8a），（9a）および、（8b），（9b）は隣接して
配置されている。また、記録時および、再生時には、磁
気テープ（１）は回転ドラム（31）に180°強巻きつけ
られており、回転ドラム（31）は１フイールド期間に1.
5回転（現行のVTRでは0.5回転）する。したがつて、１
フイールドの映像信号はCH・A,CH・Ｂ共に３つのセグメ
ントに分割されて、６つのトラツクに記録されることに
なる。第７図（ｂ）に２チヤンネル３セグメント記録方
式の概念図を示す。同図（ｃ）は磁気テープ（１）上に
形成される記録トラツクパターンを示している。各トラ
ツクに記したA1,A2,A3は、それぞれ回転ヘツド（8a），
（8b）で記録したCH・Ａの第1,第2,第３セグメントの映
像情報を示し、B1,B2,B3はそれぞれ回転ヘツド（9a），
（9b）で記録したCH・Ｂの第1,第2,第３セグメントの映
像情報を示している。FIG. 7 (a) is a view showing the arrangement of rotary heads on a rotary drum, (31) is a rotary drum, (8a) and (8b) are CH.
The rotary head for recording and reproducing the signal of A, (9a) and (9b)
This is a rotary head for recording and reproducing CH and B signals. The rotating heads (8a) and (9a) and (8b) and (9b) are arranged adjacent to each other. At the time of recording and reproduction, the magnetic tape (1) is strongly wound around the rotating drum (31) by 180 °, and the rotating drum (31) is rotated for one field during one field period.
5 turns (0.5 turn with current VTR). Therefore, 1
The video signal of the field is divided into three segments for each of CH-A and CH-B, and recorded on six tracks. FIG. 7B shows a conceptual diagram of a two-channel three-segment recording system. FIG. 1C shows a recording track pattern formed on the magnetic tape (1). A1, A2, A3 written on each track are the rotating heads (8a),
(8b) shows the video information of the first, second, and third segments of CH · A recorded in (8b), and B1, B2, and B3 are rotating heads (9a),
(9b) shows the video information of the first, second, and third segments of CH / B recorded in (9b).

つぎに、２チヤンネル３セグメント記録方式のVTRの
構成と、変速再生動作を説明する。Next, the configuration of the VTR of the two-channel three-segment recording system and the variable speed reproduction operation will be described.

第８図に２チヤンネル３セグメント記録再生方式のVT
Rの再生系のブロツク回路図を示す。（１），（8a），
（8b），（9a），（9b），（20）〜（23）は第５図およ
び第７図と同じであるので説明を省略する。（10a），
（10b）はヘツドアンプ、（11a），（11b）はヘツドア
ンプ（10a），（10b）より出力される再生FM信号を復調
するFM復調回路、（12a），（12b）はアナログ信号をデ
イジタル信号に変換するA/D変換回路、（13a），（13
b）はA/D変換回路（12a），（12b）の出力より同期分
離、時間軸補正等を行うビデオ信号処理回路Ｉ、（14
a），（14b）はヘツドアンプ（10a），（10b）より出力
される再生FM信号よりエンベロープを取り出すエンベロ
ープ検波回路、（15a），（15b）はエンベロープ検波回
路（15a），（15b）の出力を所定レベルのしきい値と比
較するコンパレータ回路、（17a），（17b）はメモリ
で、メモリ（17a）および（17b）でフイールドメモリ
（30）が構成されている。（16a），（16b）はメモリコ
ントロール回路で、ビデオ信号処理回路Ｉ（13a），（1
3b）より出力される同期信号Ｓと、コンパレータ回路
（15a），（15b）の出力信号およびヘツド切換信号に基
づいてフイールドメモリ（30）の書き込み制御を行い、
読み出し制御は同期信号Ｓとは非同期で行う。（18）は
ビデオ信号処理回路IIで、フイールドメモリ（30）より
読み出されてくる２チヤンネルの映像情報を、チヤンネ
ル合成して輝度信号（以下、「Ｙ」という）と、２つの
色信号（以下、「CW」，「CN」という）を得るととも
に、同期信号の付加等を行う。（19a），（19b），（19
c）はデイジタル信号をアナログ信号に変換するD/A変換
回路である。Fig. 8 shows a two-channel three-segment recording / playback VT.
FIG. 2 shows a block circuit diagram of an R reproducing system. (1), (8a),
(8b), (9a), (9b), and (20) to (23) are the same as those in FIGS. 5 and 7, and a description thereof will be omitted. (10a),
(10b) is a head amplifier, (11a) and (11b) are FM demodulation circuits for demodulating reproduced FM signals output from the head amplifiers (10a) and (10b), and (12a) and (12b) are analog signals to digital signals. A / D conversion circuit for conversion, (13a), (13
b) a video signal processing circuit I which performs synchronization separation, time axis correction, etc. from the outputs of the A / D conversion circuits (12a) and (12b);
a) and (14b) are envelope detectors that extract the envelope from the reproduced FM signals output from the head amplifiers (10a) and (10b), and (15a) and (15b) are the outputs of the envelope detectors (15a) and (15b). Is compared with a threshold of a predetermined level, and (17a) and (17b) are memories, and the memories (17a) and (17b) constitute a field memory (30). (16a) and (16b) are memory control circuits, which are video signal processing circuits I (13a) and (1
3b) write control of the field memory (30) is performed based on the synchronizing signal S output from 3b), the output signals of the comparator circuits (15a) and (15b), and the head switching signal.
The read control is performed asynchronously with the synchronous signal S. (18) is a video signal processing circuit II, which combines two channels of video information read from the field memory (30) by channel synthesis and a luminance signal (hereinafter referred to as "Y") and two color signals (hereinafter referred to as "Y"). Hereinafter, “CW” and “CN” are obtained, and a synchronization signal is added. (19a), (19b), (19
c) is a D / A conversion circuit for converting a digital signal into an analog signal.

つぎに、フオワード方向1/6倍速のスロー再生を行つ
た場合の動作について説明する。第９図（ａ）にCH・Ａ
用のヘツドのヘツド走査軌跡と記録トラツクの関係を示
す。なお、この図は２チヤンネル記録を行つた場合のト
ラツクパターンとヘツド走査軌跡の関係をトラツクパタ
ーン座標法を用いて表現した図である。図中、トラツク
パターン上に記したA1,A2,A3は、CH・Ａの第1,2,3セグ
メントのトラツクを示している。回転ヘツド（8a），
（8b）と（9a），（9b）が互いに異るアジマスを有する
場合について説明する。アジマス効果により各トラツク
より再生される信号は、トラツクパターン上に斜線を施
した部分の信号である。Next, the operation in the case of performing slow reproduction at 1/6 × speed in the forward direction will be described. FIG. 9 (a) shows CH ・ A
2 shows the relationship between the head scanning locus of the recording head and the recording track. This figure is a diagram in which the relationship between the track pattern and the head scanning trajectory when two-channel recording is performed is expressed using the track pattern coordinate method. In the figure, A1, A2, and A3 described on the track pattern indicate the tracks of the first, second, and third segments of CH · A. Rotating head (8a),
The case where (8b) and (9a) and (9b) have different azimuths will be described. The signal reproduced from each track due to the azimuth effect is a signal in a hatched portion on the track pattern.

コンパレータ回路（15a），（15b）は、エンベロープ
検波回路（14a），（14b）の出力をしきい値と比較し、
その大小関係を示す信号Ｃをメモリコントロール回路
（16a），（16b）に出力する。メモリコントロール回路
（16a），（16b）は、エンベロープ検波回路（14a），
（14b）の出力がしきい値以上のときのビデオ信号処理
回路Ｉ（13a），（13b）の出力を、メモリ（17a），（1
7b）に書き込む動作を行う。第９図（ｂ）にエンベロー
プ検波回路（14a）の出力エンベロープ波形を示す。The comparator circuits (15a) and (15b) compare the outputs of the envelope detection circuits (14a) and (14b) with a threshold value,
A signal C indicating the magnitude relation is output to the memory control circuits (16a) and (16b). The memory control circuits (16a) and (16b) are envelope detection circuits (14a),
The outputs of the video signal processing circuits I (13a) and (13b) when the output of (14b) is greater than or equal to the threshold value are stored in the memories (17a) and (1a).
Perform the operation of writing to 7b). FIG. 9 (b) shows the output envelope waveform of the envelope detection circuit (14a).

このような、多セグメント記録方式のVTRの場合（こ
の従来例では２チヤンネル３セグメント記録方式）、第
１セグメントは画面の上部、第２セグメントは画面の中
央部、第３セグメントは画面の下部に対応しているため
（第７図（ｂ）参照）、現在、どのセグメントの記録信
号を再生しているかを判別することができないとフイー
ルドメモリを用いても良好な変速再生画像が得られな
い。In the case of such a multi-segment recording VTR (in this conventional example, a two-channel three-segment recording method), the first segment is at the top of the screen, the second segment is at the center of the screen, and the third segment is at the bottom of the screen. Since it is compatible (see FIG. 7 (b)), if it is not possible to determine which segment of the recording signal is being reproduced at present, a good variable-speed reproduced image cannot be obtained even if a field memory is used.

［発明が解決しようとする課題］ しかし、従来の多セグメント記録方式のVTRでは、ス
ロー，フオワードサーチ，リバースサーチなどの変速再
生時に、Ｖシンク検出時の回転ヘツドのトラツキング状
態（セグメント）は判別できるが、それ以降のトラツキ
ング状態を判別する手段がないため現在、どのセグメン
トの信号を再生しているかを判別することができず、こ
のためフイールドメモリを用いても良好な変速再生画像
が得られないという問題点があつた。[Problems to be Solved by the Invention] However, in the conventional multi-segment recording type VTR, the tracking state (segment) of the rotating head at the time of V sync detection is determined at the time of variable speed reproduction such as slow search, forward search, and reverse search. However, since there is no means for determining the tracking state thereafter, it is not possible to determine which segment of the signal is currently being reproduced, so that a good variable-speed reproduced image can be obtained even with the use of the field memory. There was a problem that there was no.

この発明は上記のような問題点を解決するためになさ
れたもので、良好な変速再生を実現できる多セグメント
記録方式のVTRを得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to obtain a multi-segment recording type VTR capable of realizing good variable-speed reproduction.

［課題を解決するための手段］ この発明は、１フィールド、あるいは１フレームの映
像情報をＮ個（Ｎは２以上の整数）のセグメントに分割
し、回転ヘッドによって斜めトラックに記録した磁気テ
ープから当該映像情報を再生する磁気再生装置におい
て、上記磁気テープより再生した再生信号から、上記Ｎ
個のセグメントを判別するための基準となる信号を検出
する基準信号検出手段と、上記再生信号の有効性／非有
効性を検出するデータ有効性検出手段と、上記回転ヘッ
ドの上記磁気テープ下端部への進入を検出するトラック
下端部進入検出手段と、変速再生時、上記基準信号検出
手段の出力を基準として、上記データ有効性検出手段の
検出結果、トラック下端部進入検出手段の検出結果、及
び、変速再生モードに基づいてトラックのセグメントを
判別するセグメント判別手段とを備えたものである。Means for Solving the Problems The present invention divides video information of one field or one frame into N (N is an integer of 2 or more) segments, and uses a magnetic tape recorded on an oblique track by a rotary head. In the magnetic reproducing apparatus for reproducing the video information, the reproduction signal reproduced from the magnetic tape is used to calculate the N
Reference signal detecting means for detecting a signal serving as a reference for determining the number of segments; data validity detecting means for detecting validity / invalidity of the reproduction signal; and a lower end portion of the magnetic tape of the rotary head A lower end of the track detecting means for detecting entry into the vehicle, and at the time of variable speed reproduction, a detection result of the data validity detecting means, a detection result of the lower end of the track detecting means, based on an output of the reference signal detecting means, And a segment discriminating means for discriminating a segment of the track based on the variable speed reproduction mode.

［作用］ この発明においては、上述のように構成したことによ
り、再生中のセグメントを判別することができ、この判
別結果にもとづいて、各トラツクの各セグメントから再
生した映像情報をフイールドメモリ上で合成することに
よつて１フイールド分の映像情報を合成することができ
る。したがつて、このフイールドメモリから合成した映
像情報を読み出せば、良好な変速再生画面を再生するこ
とができる。[Operation] In the present invention, the segment being reproduced can be determined by the above configuration, and based on the determination result, the video information reproduced from each segment of each track is stored in the field memory. By synthesizing, video information for one field can be synthesized. Therefore, if the synthesized video information is read from this field memory, a favorable variable speed reproduction screen can be reproduced.

［発明の実施例］ 以下、この発明を２チヤンネル３セグメント記録方式
のVTRに適用した一実施例について説明する。[Embodiment of the Invention] An embodiment in which the present invention is applied to a VTR of a two-channel three-segment recording system will be described below.

第１図はこの実施例の再生系のブロツク回路図で、
（１），（8a），（8b）〜（12a），（12b），（14
a），（14b），（15a），（15b），（17a），（17b）〜
（23），（30）は第８図と同じであるので説明を省略す
る。（100a），（100b）はA/D変換回路（12a），（12
b）の出力より同期分離、時間軸補正等を行うビデオ信
号処理回路III、（101a），（101b）はFM復調回路（11
a），（11b）の出力よりＶシンクを検出するＶシンク検
出回路、（102a），（102b）はセグメント判別回路で、
Ｖシンク検出回路（101a），（101b）の出力信号Ｖと、
コンパレータ回路（15a），（15b）の出力信号Ｃと、ヘ
ツド切換信号ｅにもとずいてセグメントの判別を行う。
（103a），（103b）はメモリコントロール回路で、ビデ
オ信号処理回路III（100a），（100b）より出力される
同期信号Ｓと、セグメント判別回路（102a），（102b）
より出力されるセグメント判別信号ｆと、コンパレータ
回路（15a），（15b）の出力信号Ｃと、ヘツド切換信号
ｅにもとずいてメモリ（17a），（17b）の書き込み制御
を行い、上記同期信号Ｓとは非同期で読み出し制御を行
う。FIG. 1 is a block diagram of a reproducing system according to this embodiment.
(1), (8a), (8b)-(12a), (12b), (14
a), (14b), (15a), (15b), (17a), (17b)-
(23) and (30) are the same as those in FIG. (100a) and (100b) are A / D conversion circuits (12a) and (12a).
The video signal processing circuits III, (101a) and (101b) which perform synchronization separation, time axis correction, etc. from the output of (b) are FM demodulation circuits (11
a) and (11b) are V sync detection circuits for detecting a V sync from the outputs, and (102a) and (102b) are segment discrimination circuits.
An output signal V of the V sync detection circuits (101a) and (101b);
The segment is determined based on the output signals C of the comparator circuits (15a) and (15b) and the head switching signal e.
(103a) and (103b) are memory control circuits, which are synchronizing signals S output from video signal processing circuits III (100a) and (100b), and segment discriminating circuits (102a) and (102b).
The write control of the memories (17a) and (17b) is performed on the basis of the segment discrimination signal f output from the control circuit, the output signals C of the comparator circuits (15a) and (15b), and the head switching signal e. The read control is performed asynchronously with the signal S.

第２図にセグメント判別回路（102a），（102b）の一
実施例を示す。図において（15a），（101a），（102
a）は第１図と同じであるので説明を省略する。（110
a）はヘツド切換信号ｅにもとずいて、ヘツドが切り換
わつた瞬間にパルスを発生するヘツド切換パルス発生回
路、（111a）はヘツド切換パルス発生回路（110a）の出
力をクロツクとしてカウントするカウンタ回路Ｉで、Ｖ
シンク検出回路（101a）出力Ｖにもとずいてカウント値
がリセツトされる。（112a）はコンパレータ回路（15
a）の出力Ｃをクロツクとしてカウントするカウンタ回
路IIで、カウンタ回路Ｉ（111a）と同様に、Ｖシンク検
出回路（101a）の出力Ｖでカウント値がリセツトされ
る。（113a）は演算回路で、カウンタ回路Ｉ（111a）の
出力とカウンタ回路II（112a）の出力を加，減，乗，除
等の線形演算を行う回路である。（114a）は演算回路
（113a）の出力によりセグメント判別信号ｆを発生する
ROMである。FIG. 2 shows an embodiment of the segment discriminating circuits (102a) and (102b). In the figure, (15a), (101a), (102
Since a) is the same as FIG. 1, the description is omitted. (110
a) is a head switching pulse generating circuit which generates a pulse at the moment when the head is switched based on the head switching signal e, and (111a) counts the output of the head switching pulse generating circuit (110a) as a clock. In the counter circuit I, V
The count value is reset based on the output V of the sync detection circuit (101a). (112a) is a comparator circuit (15
In the counter circuit II which counts the output C of (a) as a clock, the count value is reset by the output V of the V-sync detection circuit (101a) as in the counter circuit I (111a). An arithmetic circuit (113a) is a circuit for performing a linear operation such as addition, subtraction, multiplication, division or the like of the output of the counter circuit I (111a) and the output of the counter circuit II (112a). (114a) generates a segment discrimination signal f based on the output of the arithmetic circuit (113a).
ROM.

次に、動作について説明する。 Next, the operation will be described.

第３図（ａ）にフオワード方向に1/6倍速スロー再生
を行つた場合のCH・Ａ用ヘツド（8a），（9a）のヘツド
走査軌跡と、記録トラツクの関係を示す。図中、トラツ
クパターン上に記したA1,A2,A3は、CH・Ａの第1,2,3セ
グメントのトラツクを示している。また、回転ヘツド
（8a），（8b）と（9a），（9b）は互いに異るアジマス
を有するので、アジマス効果により各トラツクより再生
される信号はトラツクパターン上に斜線を記した部分の
信号である。FIG. 3 (a) shows the relationship between the head scanning trajectories of the CH / A heads (8a) and (9a) and the recording track in the case where 1/6 × speed slow reproduction is performed in the forward direction. In the figure, A1, A2, and A3 described on the track pattern indicate the tracks of the first, second, and third segments of CH · A. Also, since the rotating heads (8a), (8b) and (9a), (9b) have different azimuths, the signal reproduced from each track due to the azimuth effect is the signal of the hatched portion on the track pattern. It is.

第３図（ｂ）に出力エンベロープパターンを、同図
（ｃ）にヘツド切換信号（ヘツドスイツチ信号）を示し
た。同図（ｄ）は、ヘツドスイツチ信号の立ち上りおよ
び立ち下りに同期してパルスを発生するヘツド切換パル
ス発生回路（110a）の出力（ヘツドスイツチパルス信
号）を、同図（ｅ）はＶシンク検出回路（101a）で検出
したＶシンクを、同図（ｆ）はコンパレータ回路（15
a）の出力を示している。FIG. 3B shows an output envelope pattern, and FIG. 3C shows a head switching signal (head switch signal). FIG. 3D shows the output (head switch pulse signal) of a head switching pulse generating circuit (110a) for generating a pulse in synchronization with the rise and fall of the head switch signal, and FIG. FIG. 17F shows the V-sync detected in (101a), and FIG.
The output of a) is shown.

ここで、セグメント判別回路（102a）の動作について
説明する。Ｖシンク検出回路（101a）で検出したＶシン
ク（第３図（ｅ）参照、ただし、説明を簡単にするため
に検出したＶシンクの代表の１つを示した）で、カウン
タ回路Ｉ（111a）およびカウンタ回路II（112a）の出力
をリセツトする。そして、カウンタ回路Ｉ（111a）では
ヘツド切換パルス信号（第３図（ｄ）図示）を、カウン
タ回路II（112a）ではコンパレータ回路（15a）の出力
（第３図（ｆ）図示）をクロツクとしてカウントする。
第３図（ｇ）に、カウンタ回路Ｉ（111a）の出力を破線
で、また、カウンタ回路II（112a）の出力を実線でそれ
ぞれ示す。演算回路（113a）では、この場合（２チヤン
ネル記録のフオワード方向のスロー再生において）、カ
ウンタ回路Ｉ（111a）のカウント値からカウンタ回路II
（112a）のカウント値を減算する減算回路を構成してお
り、第３図（ｈ）に示す減算結果をROM（114a）のアド
レスに対応させて書いたものである。このROM（114a）
のアドレスを第３図（ｈ）に示すように、演算結果が
「０」ならば第１セグメント、「１」ならば第２セグメ
ント、「２」ならば第３セグメント、「−１」ならば第
３セグメント、「−２」ならば第２セグメントのように
対応させて定めておけば、セグメント判別は減算結果か
ら容易にできることがわかる。Here, the operation of the segment determination circuit (102a) will be described. The V-sync detected by the V-sync detection circuit (101a) (see FIG. 3 (e), but one of the representatives of the V-sync detected for the sake of simplicity) is represented by a counter circuit I (111a). ) And the output of the counter circuit II (112a) are reset. The counter circuit I (111a) uses the head switching pulse signal (shown in FIG. 3D) as a clock, and the counter circuit II (112a) uses the output of the comparator circuit (15a) (shown in FIG. 3F) as a clock. Count.
In FIG. 3 (g), the output of the counter circuit I (111a) is shown by a broken line, and the output of the counter circuit II (112a) is shown by a solid line. In this case, in the arithmetic circuit (113a) (in slow reproduction in the forward direction of two-channel recording), the count value of the counter circuit I (111a) is used as the counter circuit II.
A subtraction circuit for subtracting the count value of (112a) is constructed, and the subtraction result shown in FIG. 3 (h) is written in correspondence with the address of the ROM (114a). This ROM (114a)
As shown in FIG. 3 (h), if the operation result is "0", the first segment, if "1", the second segment, if "2", the third segment, and if "-1", If the third segment is "-2", the segment can be easily determined from the result of the subtraction if the segment is determined so as to correspond to the second segment.

第４図は、この実施例において、リバース方向の1/6
倍速のスロー再生を行つた場合の説明図である。同図
（ａ）はトラツクパターンとヘツド走査軌跡の関係をト
ラツクパターン座標法を用いて表わしたものである。ま
た、同図（ｂ）はヘツドCH・Ａの出力エンベロープパタ
ーン図を、同図（ｃ）はヘツドスイツチ信号を、同図
（ｄ）はヘツド切換パルス信号を、同図（ｅ）は検出Ｖ
シンクを、同図（ｆ）はコンパレータ回路（15a）の出
力信号Ｃを、同図（ｇ）は第３図（ｇ）と同様に、カウ
ンタ回路Ｉ（111a）のカウント値を破線で、また、カウ
ンタ回路II（112a）のカウント値を実線で示しており、
第３図の場合と同様に、演算回路（113a）ではカウンタ
回路Ｉ（111a）の出力から、カウンタ回路II（112a）の
カウント値を減算する減算器を構成している。同図
（ｈ）に減算結果をROM（114a）のアドレスに対応させ
て書いたものである。ROM（114a）の内容が先ほどの例
と同様なものであればセグメント判別は容易にできるこ
とがわかる。FIG. 4 shows that in this embodiment, 1/6 in the reverse direction.
FIG. 4 is an explanatory diagram when double speed slow reproduction is performed. FIG. 7A shows the relationship between the track pattern and the head scanning locus using the track pattern coordinate method. 2B shows an output envelope pattern diagram of the head CH · A, FIG. 2C shows a head switch signal, FIG. 2D shows a head switching pulse signal, and FIG.
FIG. 3 (f) shows the output signal C of the comparator circuit (15a), FIG. 3 (g) shows the count value of the counter circuit I (111a) by a broken line, and FIG. , The count value of the counter circuit II (112a) is indicated by a solid line,
As in the case of FIG. 3, the arithmetic circuit (113a) constitutes a subtractor for subtracting the count value of the counter circuit II (112a) from the output of the counter circuit I (111a). FIG. 11H shows the result of the subtraction corresponding to the address of the ROM (114a). It can be seen that if the contents of the ROM (114a) are the same as those in the previous example, the segment can be easily determined.

メモリコントロール回路（103a）は、このセグメント
判別信号ｆおよびヘツド切換信号ｅにもとづいて、しき
い値以上のレベルの再生信号を、それぞれメモリ（17
a）の所定のアドレスに書き込むためのアドレス信号を
発生して、メモリ（17a）内で１フイールド分の映像情
報を合成するように制御する。The memory control circuit (103a) stores the reproduced signal having a level equal to or higher than the threshold value in the memory (17) based on the segment discrimination signal f and the head switching signal e.
An address signal for writing to the predetermined address in a) is generated, and control is performed so that video information for one field is synthesized in the memory (17a).

このメモリ（17a）からの読み出しおよびそれにつづ
く動作は、通常の再生動作と同様であるので説明は省略
する。The reading from the memory (17a) and the subsequent operation are the same as in the normal reproducing operation, and the description is omitted.

なお、上記実施例では、Ｖシンク検出回路（101a）で
検出したＶシンクの代表の１つでセグメント判別動作を
行つた例を示したが、検出したＶシンク毎にカウンタ回
路Ｉ（111a）および、カウンタ回路II（112a）のリセツ
トを行つてもよい。In the above-described embodiment, an example has been described in which the segment determination operation is performed on one of the representatives of the V sync detected by the V sync detection circuit (101a). However, the counter circuit I (111a) and the counter circuit I (111a) are provided for each detected V sync. Alternatively, the resetting of the counter circuit II (112a) may be performed.

また、カウンタ回路Ｉ（111a）およびカウンタ回路II
（112a）をアツプカウンタとして用いたが、カウンタ回
路Ｉ（111a）をアツプカウンタにカウンタ回路II（112
a）をダウンカウンタとしてもよく、またはその逆の組
合せとしてもよく、さらに双方をダウンカウンタとして
も、それに合わせて演算回路（113a）およびROM（114
a）構成すれば同様再生中のセグメントの判別を行うこ
とができる。The counter circuit I (111a) and the counter circuit II
Although (112a) was used as an up counter, the counter circuit I (111a) was used as an up counter for the counter circuit II (112a).
a) may be a down counter, or a combination of the opposite, and both may be down counters, and the arithmetic circuit (113a) and the ROM (114
a) With the configuration, the segment being reproduced can be similarly determined.

また、上記実施例ではカウンタ回路Ｉ（111a）および
カウンタ回路II（112a）をカウンタとして説明とした
が、論理回路（ゲート）で構成してもよく、またマイク
ロコンピユータで構成しても良い。Further, in the above embodiment, the counter circuit I (111a) and the counter circuit II (112a) have been described as counters. However, the counter circuit I (111a) and the counter circuit II (112a) may be constituted by a logic circuit (gate) or a micro computer.

また、上記実施例では演算回路（113a）を演算器とし
て説明したが、演算内容が変速再生モード（フオワード
サーチ，リバースサーチ，スロー再生等）およびアジマ
スヘツドの配置等で変わる線形の演算回路で、ゲートを
用いて構成してもよく、またマイクロクンピユータで構
成してもよい。In the above embodiment, the arithmetic circuit (113a) is described as an arithmetic unit. However, the arithmetic operation is performed by a linear arithmetic circuit in which the content of the arithmetic operation changes depending on the variable speed reproduction mode (forward search, reverse search, slow reproduction, etc.) and the azimuth head arrangement. A gate may be used, or a micro computer may be used.

また、上記実施例では、セグメント判別回路（102
a），（102b）をカウンタI,II、演算回路、ROMで構成し
たものを説明したが、論理回路（ゲート）で構成しても
よく、また、マイクロコンピユータと論理回路（ゲー
ト）の組み合せで行つてもよい。In the above embodiment, the segment discriminating circuit (102
Although a) and (102b) have been described as being composed of counters I and II, an arithmetic circuit, and a ROM, they may be composed of a logic circuit (gate), or a combination of a microcomputer and a logic circuit (gate). You may go.

さらに、上記実施例では、２チヤンネル３セグメント
記録方式のVTRで±1/6倍速のスロー再生を行う場合につ
いて述べたが、多セグメント記録方式（１チヤンネル多
セグメント記録方式、および多チヤンネル多セグエント
記録方式）のVTRの変速再生においても、特定のセグメ
ントに記録されているＶシンク，ヘツド切換信号、およ
びコンパレータ回路の出力信号を用いることにより再生
中のセグメントの判別を行なうことができ、各セグメン
トの映像情報をフイールドメモリの所定のアドレスへ書
き込むことができるので、上記実施例と同様に、映像情
報の合成を行うことができる。Further, in the above embodiment, the case of performing slow playback at ± 1/6 × speed with a VTR of a two-channel three-segment recording system has been described. In the variable speed reproduction of the VTR, the segment being reproduced can be determined by using the V sync, head switching signal, and output signal of the comparator circuit recorded in a specific segment. Since the video information can be written to a predetermined address of the field memory, the video information can be synthesized as in the above embodiment.

また、上記実施例では、セグメントを判別を、記録時
にあらかじめ挿入されているＶシンクを用いたが、記録
時に、特定のセグメントのすべてのラインの水平ブラン
キング区間、あるいは、特定のラインの水平ブランキン
グ区間に、セグメント判別用の基準信号｛例えば、第１
セグメントのみを判別できるようなインデツクス信号、
フイールドを判別するためのフイールドインデツクス信
号等の基準信号で、これらを使用して、現在再生してい
る特定のセグメント（例えば前述の場合は第１セグメン
ト、後述の場合はフオワード方向のサーチでは第１セグ
メントを判別するために用いる）を判別する｝を記録し
ておき、再生時に、この再生された基準信号および、回
転ヘツドの切換信号、コンパレータ回路の出力信号によ
り再生中のセグメントを判別するようにしてもよい。Further, in the above embodiment, the segment is determined by using the V sync inserted in advance at the time of recording. However, at the time of recording, the horizontal blanking interval of all the lines of the specific segment or the horizontal blanking of the specific line is used. In the ranking section, a reference signal for segment determination {for example, the first
An index signal that can determine only segments,
A reference signal such as a field index signal for discriminating a field, which is used to specify a specific segment currently being reproduced (for example, the first segment in the above-described case, the first segment in the forward direction search in a later-described case). (Used to determine one segment) is recorded, and during reproduction, the segment being reproduced is determined based on the reproduced reference signal, rotation head switching signal, and output signal of the comparator circuit. It may be.

さらに、上記実施例のような多チヤンネル記録方式の
VTRでは、１つのチヤンネルにセグメント判別回路を備
えていれば、すべてのチヤンネルの再生中のセグメント
を判別できるので、少なくとも１つのチヤンネルにセグ
メント判別手段を備えていればよい。Further, in the multi-channel recording method as in the above-described embodiment,
In a VTR, if one channel is provided with a segment discriminating circuit, segments being reproduced of all channels can be discriminated. Therefore, it is sufficient that at least one channel has segment discriminating means.

［発明の効果］ 以上のように、この発明によれば、１フィールド、あ
るいは１フレームの映像情報をＮ個（Ｎは２以上の整
数）のセグメントに分割し、回転ヘッドによって斜めト
ラックに記録した磁気テープから当該映像情報を再生す
る磁気再生装置において、上記磁気テープより再生した
再生信号から、上記Ｎ個のセグメントを判別するための
基準となる信号を検出する基準信号検出手段と、上記再
生信号の有効性／非有効性を検出するデータ有効性検出
手段と、上記回転ヘッドの上記磁気テープ下端部への進
入を検出するトラック下端部進入検出手段と、変速再生
時、上記基準信号検出手段の出力を基準として、上記デ
ータ有効性検出手段の検出結果、トラック下端部進入検
出手段の検出結果、及び、変速再生モードに基づいてト
ラックのセグメントを判別するセグメント判別手段とを
備えるように構成したので、現在、どのセグメントの記
録信号を再生しているかを容易に判別することができ、
その結果、多セグメント記録方式のVTRにおいて良好な
変速再生が実現できる効果がある。[Effects of the Invention] As described above, according to the present invention, one field or one frame of video information is divided into N (N is an integer of 2 or more) segments and recorded on a diagonal track by a rotating head. In a magnetic reproducing apparatus for reproducing the video information from a magnetic tape, reference signal detecting means for detecting a signal serving as a reference for discriminating the N segments from a reproduced signal reproduced from the magnetic tape; Data validity detecting means for detecting the validity / invalidity of the magnetic head, track lower end entry detecting means for detecting entry of the rotary head into the lower end of the magnetic tape, and reference signal detecting means for variable speed reproduction. On the basis of the output, the detection result of the data validity detecting means, the detection result of the track lower end entry detecting means, and the track And the segment discriminating means for discriminating the segment of the segment, it is possible to easily determine which segment of the recording signal is currently being reproduced,
As a result, there is an effect that good variable-speed reproduction can be realized in a multi-segment recording VTR.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の一実施例の再生系のブロツク構成
図、第２図はこの実施例のセグメント判別回路のブロツ
ク回路図、第３図はこの実施例のフオワード方向スロー
再生時の動作を説明するためのヘツドの走査軌跡および
信号波形図、第４図はこの実施例のリバース方向のスロ
ー再生時の動作を説明するためのヘツドの走査軌跡およ
び信号波形図、第５図は従来の１チヤンネル１セグメン
ト記録方式の磁気記録再生装置の記録系のブロツク回路
図、第６図はこの従来装置のスロー再生動作を説明する
ための図、第７図は２チヤンネル３セグメント記録方式
を説明するための図、第８図は従来の２チヤンネル３セ
グメント記録方式磁気記録再生装置の再生系のブロツク
回路図、第９図はこの従来装置1/6倍速のスロー再生時
の動作を説明するためのヘツドの走査軌跡および再生信
号の波形を示す図である。 （15）……コンパレータ回路、（30）……フイールドメ
モリ、（100）……ビデオ信号処理回路III、（101）…
…Ｖシンク検出回路、（102）……セグメント判別回
路、（103）……メモリコントロール回路。 なお、各図中、同一符号は同一、または相当部分を示
す。FIG. 1 is a block diagram of a reproducing system according to one embodiment of the present invention, FIG. 2 is a block circuit diagram of a segment discriminating circuit of this embodiment, and FIG. 3 is an operation at the time of forward slow reproduction in this embodiment. FIG. 4 shows a head scanning locus and a signal waveform diagram for explaining the operation of the embodiment at the time of slow reproduction in the reverse direction, and FIG. FIG. 6 is a block diagram of a recording system of a magnetic recording / reproducing apparatus of the channel 1-segment recording system, FIG. 6 is a diagram for explaining a slow reproduction operation of this conventional device, and FIG. 7 is a diagram for explaining a 2-channel 3-segment recording system. And FIG. 8 is a block diagram of a reproducing system of a conventional two-channel three-segment recording type magnetic recording / reproducing apparatus. FIG. It is a diagram showing a waveform of a scanning path and a reproduction signal of the head. (15) Comparator circuit (30) Field memory (100) Video signal processing circuit III (101)
... V sync detection circuit, (102) ... segment discrimination circuit, (103) ... memory control circuit. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】１フィールド、あるいは１フレームの映像
情報をＮ個（Ｎは２以上の整数）のセグメントに分割
し、回転ヘッドによって斜めトラックに記録した磁気テ
ープから当該映像情報を再生する磁気再生装置におい
て、 上記磁気テープより再生した再生信号から、上記Ｎ個の
セグメントを判別するための基準となる信号を検出する
基準信号検出手段と、 上記再生信号の有効性／非有効性を検出するデータ有効
性検出手段と、 上記回転ヘッドの上記磁気テープ下端部への進入を検出
するトラック下端部進入検出手段と、 変速再生時、上記基準信号検出手段の出力を基準とし
て、上記データ有効性検出手段の検出結果、トラック下
端部進入検出手段の検出結果、及び、変速再生モードに
基づいてトラックのセグメントを判別するセグメント判
別手段とを備えたことを特徴とする磁気再生装置。1. A magnetic reproducing device for dividing one field or one frame of video information into N (N is an integer of 2 or more) segments and reproducing the video information from a magnetic tape recorded on an oblique track by a rotary head. In the apparatus, reference signal detecting means for detecting a signal serving as a reference for discriminating the N segments from a reproduced signal reproduced from the magnetic tape, and data for detecting validity / invalidity of the reproduced signal Validity detection means; track lower end entry detection means for detecting entry of the rotary head into the lower end of the magnetic tape; and data validity detection means based on the output of the reference signal detection means during variable speed reproduction. , The detection result of the track lower end detecting means, and the segment for determining the track segment based on the variable speed reproduction mode. A magnetic reproducing apparatus comprising: a determination unit. 【請求項２】上記セグメント判別手段は、上記基準信号
検出手段が基準信号を検出するたび毎にリセットされる
ことを特徴とする特許請求の範囲第１項記載の磁気再生
装置。2. The magnetic reproducing apparatus according to claim 1, wherein said segment discriminating means is reset each time said reference signal detecting means detects a reference signal.