JP2762542B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JP2762542B2 JP2762542B2 JP8750389A JP8750389A JP2762542B2 JP 2762542 B2 JP2762542 B2 JP 2762542B2 JP 8750389 A JP8750389 A JP 8750389A JP 8750389 A JP8750389 A JP 8750389A JP 2762542 B2 JP2762542 B2 JP 2762542B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- input
- operational amplifier
- output
- controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパレータ回路に関し、特にSCF（スイッ
チト キャパシタ フィルタ）型LPF（低域通過フィル
タ）を有するコンパレータ回路に関する。
チト キャパシタ フィルタ）型LPF（低域通過フィル
タ）を有するコンパレータ回路に関する。
従来、この種のコンパレータ回路は、第２図（ａ）に
示すように、入力端子１に接続され且つ第２図（ｂ）に
示すように第一のクロックφ１およびこの第一のクロッ
クφ１とは互いに重なり合わない第二のクロックφ２で
制御されるSCF型LPF2と、このSCF型LPF2の出力に接続さ
れ第一のクロックφ１でオン・オフの制御が行われるス
イッチS6と、このスイッチS6の他方の端子と接地間に接
続され第二のクロックφ２でオン・オフの制御が行われ
るスイッチS7と、キャパシタ５と、一方の（−）側入力
端がキャパシタ５の他端に接続され且つ（＋）側入力端
が接地されたオペアンプ６と、オプアンプ６の出力端と
前記（−）側入力端との間に接続され且つ第二のクロッ
クφ２でオン・オフの制御が行われるスイッチS3と、オ
ペアンプ６の出力端に直列に接続された偶数後のインバ
ータ７と、インバータ７の出力をＤ入力，第一のクロッ
クφ１の逆相クロック１をクリア入力とし且つＱ出力
が出力端子９に接続されたフリップフロップ８とを有し
ている。
示すように、入力端子１に接続され且つ第２図（ｂ）に
示すように第一のクロックφ１およびこの第一のクロッ
クφ１とは互いに重なり合わない第二のクロックφ２で
制御されるSCF型LPF2と、このSCF型LPF2の出力に接続さ
れ第一のクロックφ１でオン・オフの制御が行われるス
イッチS6と、このスイッチS6の他方の端子と接地間に接
続され第二のクロックφ２でオン・オフの制御が行われ
るスイッチS7と、キャパシタ５と、一方の（−）側入力
端がキャパシタ５の他端に接続され且つ（＋）側入力端
が接地されたオペアンプ６と、オプアンプ６の出力端と
前記（−）側入力端との間に接続され且つ第二のクロッ
クφ２でオン・オフの制御が行われるスイッチS3と、オ
ペアンプ６の出力端に直列に接続された偶数後のインバ
ータ７と、インバータ７の出力をＤ入力，第一のクロッ
クφ１の逆相クロック１をクリア入力とし且つＱ出力
が出力端子９に接続されたフリップフロップ８とを有し
ている。
かかる従来のコンパレータ回路においては、SCF型LPF
2の基準電圧が固定されているため、SCF型LPF2の内部に
設けられるオペアンプ（図示省略）で直流オフセット電
圧が発生する。従来はこの直流オフセット電圧が発生し
ても、そのままキャパシタ５およびオペアンプ６へ供給
している。
2の基準電圧が固定されているため、SCF型LPF2の内部に
設けられるオペアンプ（図示省略）で直流オフセット電
圧が発生する。従来はこの直流オフセット電圧が発生し
ても、そのままキャパシタ５およびオペアンプ６へ供給
している。
上述した従来のコンパレータ回路は、SCF型LPF2にお
ける基準電圧が固定であるので、かかるSCF型LPF2等で
生じる直流オフセット電圧が大きくなると、出力波形の
デューティー比がくずれてしまうという欠点がある。
ける基準電圧が固定であるので、かかるSCF型LPF2等で
生じる直流オフセット電圧が大きくなると、出力波形の
デューティー比がくずれてしまうという欠点がある。
本発明の目的は、かかる出力波形のデューティー比を
整えることのできるコンパレータ回路を提供することに
ある。
整えることのできるコンパレータ回路を提供することに
ある。
本発明のコンパレータ回路は、入力信号が印加される
第一の入力端子に接続され且つ第一のクロックで制御さ
れてオン時に前記入力信号を入力する第一のスイッチ
と、接地された第二の入力端子に接続され且つ前記第一
のクロックとは互いに重なり合わない第二のクロックで
制御されてオン時に接地電圧を入力する第二のスイッチ
と、前記第一および第二のスイッチに接続され且つ前記
第一および第二のクロック並びに前記第一および第二の
クロックの二倍の周波数を有する第三および第四のクロ
ックで制御されるSCF型の低域通過フィルタと、前記低
域通過フィルタの出力を前記第一のクロックおよび第二
のクロックによりそれぞれサンプリングして保持する第
一および第二のサンプル・ホールド回路と、前記第一お
よび第二のサンプル・ホールド回路にそれぞれ接続され
且つ前記第一および第二のクロックによりそれぞれ制御
される第三および第四のスイッチと、前記第三および第
四のスイッチに一端を共通に接続したキャパシタと、前
記キャパシタの他端を一方の入力端に接続し且つ他方の
入力端を接地したオペアンプと、前記オペアンプの出力
端と前記一方の入力端とに接続され前記第二のクロック
で制御される第五のスイッチと、前記オペアンプの出力
端に直列接続した偶数個のインバータと、前記インバー
タの出力をデータ入力とし且つ出力端が出力端子に接続
されるとともに、前記第一のクロックの逆相クロックで
クリアされるデータ保持手段とを含み、前記SCF型の低
域通過フィルタは、前記第一のクロック時に前記入力信
号を通し、前記第二のクロック時に前記接地電圧を入出
力して時分割使用することにより、前記オペアンプでの
直流オフセット電圧をキャンセルするように構成され
る。
第一の入力端子に接続され且つ第一のクロックで制御さ
れてオン時に前記入力信号を入力する第一のスイッチ
と、接地された第二の入力端子に接続され且つ前記第一
のクロックとは互いに重なり合わない第二のクロックで
制御されてオン時に接地電圧を入力する第二のスイッチ
と、前記第一および第二のスイッチに接続され且つ前記
第一および第二のクロック並びに前記第一および第二の
クロックの二倍の周波数を有する第三および第四のクロ
ックで制御されるSCF型の低域通過フィルタと、前記低
域通過フィルタの出力を前記第一のクロックおよび第二
のクロックによりそれぞれサンプリングして保持する第
一および第二のサンプル・ホールド回路と、前記第一お
よび第二のサンプル・ホールド回路にそれぞれ接続され
且つ前記第一および第二のクロックによりそれぞれ制御
される第三および第四のスイッチと、前記第三および第
四のスイッチに一端を共通に接続したキャパシタと、前
記キャパシタの他端を一方の入力端に接続し且つ他方の
入力端を接地したオペアンプと、前記オペアンプの出力
端と前記一方の入力端とに接続され前記第二のクロック
で制御される第五のスイッチと、前記オペアンプの出力
端に直列接続した偶数個のインバータと、前記インバー
タの出力をデータ入力とし且つ出力端が出力端子に接続
されるとともに、前記第一のクロックの逆相クロックで
クリアされるデータ保持手段とを含み、前記SCF型の低
域通過フィルタは、前記第一のクロック時に前記入力信
号を通し、前記第二のクロック時に前記接地電圧を入出
力して時分割使用することにより、前記オペアンプでの
直流オフセット電圧をキャンセルするように構成され
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を
説明するためのコンパレータ回路のブロック図である。
説明するためのコンパレータ回路のブロック図である。
第１図（ａ）に示すように、本実施例は信号を入力す
る第一の入力端子1Aに接続され且つ第一のクロックφ１
で制御される第一のスイッチS1と、接地された第二の入
力端子1Bに接続され且つ第一のクロックφ１とは互いに
重なり合わない第二のクロックφ２で制御される第二の
スイッチS2と、これら第一および第二のスイッチS1,S2
に接続され且つ第一および第二のクロックφ1,φ２並び
に第一および第二のクロックφ1,φ２の二倍の周波数を
有する第三および第四のクロックφ3,φ４で制御される
SCF型のLPF2と、このLPF2の出力を第一のクロックφ１
および第二のクロックφ２によりそれぞれサンプリング
して保持する第一および第二のS/H回路3,4と、第一およ
び第二のS/H回路3,4にそれぞれ接続され且つ第一および
第二のクロックφ1,φ２によりそれぞれ制御される第三
および第四のスイッチS3,S4と、第三および第四のスイ
ッチS3,S4に一端を共通に接続したキャパシタ５と、キ
ャパシタ５の他端を（−）側入力端に接続し且つ（＋）
側入力端を接地したオペアンプ６と、このオペアンプ６
の出力端と（−）側入力端とに接続され第二のクロック
φ２で制御される第五のスイッチS5と、オペアンプ６の
出力端に直列に接続した偶数個のインバータ７と、イン
バータ７の出力をＤ入力とし且つＱ出力が出力端子９に
接続されたデータ保持用フリップフロップ８とを有して
いる。
る第一の入力端子1Aに接続され且つ第一のクロックφ１
で制御される第一のスイッチS1と、接地された第二の入
力端子1Bに接続され且つ第一のクロックφ１とは互いに
重なり合わない第二のクロックφ２で制御される第二の
スイッチS2と、これら第一および第二のスイッチS1,S2
に接続され且つ第一および第二のクロックφ1,φ２並び
に第一および第二のクロックφ1,φ２の二倍の周波数を
有する第三および第四のクロックφ3,φ４で制御される
SCF型のLPF2と、このLPF2の出力を第一のクロックφ１
および第二のクロックφ２によりそれぞれサンプリング
して保持する第一および第二のS/H回路3,4と、第一およ
び第二のS/H回路3,4にそれぞれ接続され且つ第一および
第二のクロックφ1,φ２によりそれぞれ制御される第三
および第四のスイッチS3,S4と、第三および第四のスイ
ッチS3,S4に一端を共通に接続したキャパシタ５と、キ
ャパシタ５の他端を（−）側入力端に接続し且つ（＋）
側入力端を接地したオペアンプ６と、このオペアンプ６
の出力端と（−）側入力端とに接続され第二のクロック
φ２で制御される第五のスイッチS5と、オペアンプ６の
出力端に直列に接続した偶数個のインバータ７と、イン
バータ７の出力をＤ入力とし且つＱ出力が出力端子９に
接続されたデータ保持用フリップフロップ８とを有して
いる。
かかるコンパレータ回路において、SCF型LPF2は時分
割多重化されている。すなわち、クロックφ１時には第
一の入力端子1Aからの信号を入力し、サンプルホールド
回路３を介して出力する一方、クロックφ２時には第二
の入力端子1Bより基準電圧を入力し、サンプルホールド
回路４を介して出力している。
割多重化されている。すなわち、クロックφ１時には第
一の入力端子1Aからの信号を入力し、サンプルホールド
回路３を介して出力する一方、クロックφ２時には第二
の入力端子1Bより基準電圧を入力し、サンプルホールド
回路４を介して出力している。
ここで、SCF型LPF2の内部は、第１図（ｂ）に示すよ
うに、クロックφ1,φ２と２倍の周波数のクロックφ3,
φ４で駆動することで時分割多重化が実現される。従っ
て、入力1Aの信号経路も入力1Bの信号経路もSCF型LPF2
の内部を構成しているオペアンプ（図示省略）は同一と
なっている。すなわち、入力端子1Aに対しても入力端子
1Bに対しても、同一の直流オフセット電圧を発生させる
ことができる。
うに、クロックφ1,φ２と２倍の周波数のクロックφ3,
φ４で駆動することで時分割多重化が実現される。従っ
て、入力1Aの信号経路も入力1Bの信号経路もSCF型LPF2
の内部を構成しているオペアンプ（図示省略）は同一と
なっている。すなわち、入力端子1Aに対しても入力端子
1Bに対しても、同一の直流オフセット電圧を発生させる
ことができる。
要するに、第１図（ａ）に示すコンパレータ回路のよ
うに、クロックφ１時の入力信号をクロックφ２時の入
力基準電圧で比較してやれば、前段のSCF型LPF2を構成
するオペアンプのオフセット電圧により影響を解消する
ことができ、コンパレータ回路における出力波形のデュ
ーティー比を整えることができる。
うに、クロックφ１時の入力信号をクロックφ２時の入
力基準電圧で比較してやれば、前段のSCF型LPF2を構成
するオペアンプのオフセット電圧により影響を解消する
ことができ、コンパレータ回路における出力波形のデュ
ーティー比を整えることができる。
以上説明したように、本発明のコンパレータ回路は、
SCF型LPFをクロックφ１時に信号を入出力し且つクロッ
クφ２時に基準電圧を入出力して時分割多重化使用し、
それぞれの出力を後段のオペアンプに入力することによ
り、前記SCF型LPFを構成しているオペアンプの直流オフ
セット電圧をキャンセルすることができ、出力波形のデ
ューティー比を整えられるという効果がある。
SCF型LPFをクロックφ１時に信号を入出力し且つクロッ
クφ２時に基準電圧を入出力して時分割多重化使用し、
それぞれの出力を後段のオペアンプに入力することによ
り、前記SCF型LPFを構成しているオペアンプの直流オフ
セット電圧をキャンセルすることができ、出力波形のデ
ューティー比を整えられるという効果がある。
第１図（ａ），（ｂ）はそれぞれ本発明の一実施例を説
明するためのコンパレータ回路のブロック図およびクロ
ック波形図、第２図（ａ），（ｂ）はそれぞれ従来の一
例を説明するためのコンパレータ回路のブロック図およ
びクロック波形図である。 1A,1B……入力端子、２……SCF型LPF、3,4……サンプル
・ホールド回路（S/H）、５……キャパシタ、６……オ
ペアンプ、７……インバータ、８……フリップフロップ
（FF）、９……出力端子、S1〜S5……スイッチ、φ１〜
φ4,１……クロック。
明するためのコンパレータ回路のブロック図およびクロ
ック波形図、第２図（ａ），（ｂ）はそれぞれ従来の一
例を説明するためのコンパレータ回路のブロック図およ
びクロック波形図である。 1A,1B……入力端子、２……SCF型LPF、3,4……サンプル
・ホールド回路（S/H）、５……キャパシタ、６……オ
ペアンプ、７……インバータ、８……フリップフロップ
（FF）、９……出力端子、S1〜S5……スイッチ、φ１〜
φ4,１……クロック。
Claims (1)
- 【請求項１】入力信号が印加される第一の入力端子に接
続され且つ第一のクロックで制御されてオン時に前記入
力信号を入力する第一のスイッチと、接地された第二の
入力端子に接続され且つ前記第一のクロックとは互いに
重なり合わない第二のクロックで制御されてオン時に接
地電圧を入力する第二のスイッチと、前記第一および第
二のスイッチに接続され且つ前記第一および第二のクロ
ック並びに前記第一および第二のクロックの二倍の周波
数を有する第三および第四のクロックで制御されるSCF
（スイッチト キャパシタ フィルタ）型の低域通過フ
ィルタと、前記低域通過フィルタの出力を前記第一のク
ロックおよび第二のクロックによりそれぞれサンプリン
グして保持する第一および第二のサンプル・ホールド回
路と、前記第一および第二のサンプル・ホールド回路に
それぞれ接続され且つ前記第一および第二のクロックに
よりそれぞれ制御される第三および第四のスイッチと、
前記第三および第四のスイッチに一端を共通に接続した
キャパシタと、前記キャパシタの他端を一方の入力端に
接続し且つ他方の入力端を接地したオペアンプと、前記
オペアンプの出力端と前記一方の入力端とに接続され前
記第二のクロックで制御される第五のスイッチと、前記
オペアンプの出力端に直列接続した偶数個のインバータ
と、前記インバータの出力をデータ入力とし且つ出力端
が出力端子に接続されるとともに、前記第一のクロック
の逆相クロックでクリアされるデータ保持手段とを含
み、前記SCF型の低域通過フィルタは、前記第一のクロ
ック時に前記入力信号を通し、前記第二のクロック時に
前記接地電圧を入出力して時分割使用することにより、
前記オペアンプでの直流オフセット電圧をキャンセルす
ることを特徴とするコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8750389A JP2762542B2 (ja) | 1989-04-05 | 1989-04-05 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8750389A JP2762542B2 (ja) | 1989-04-05 | 1989-04-05 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265316A JPH02265316A (ja) | 1990-10-30 |
| JP2762542B2 true JP2762542B2 (ja) | 1998-06-04 |
Family
ID=13916786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8750389A Expired - Lifetime JP2762542B2 (ja) | 1989-04-05 | 1989-04-05 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2762542B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5191214B2 (ja) * | 2006-12-21 | 2013-05-08 | セイコーインスツル株式会社 | コンパレータ回路 |
-
1989
- 1989-04-05 JP JP8750389A patent/JP2762542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02265316A (ja) | 1990-10-30 |
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