JP2760188B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2760188B2 JP2760188B2 JP3321311A JP32131191A JP2760188B2 JP 2760188 B2 JP2760188 B2 JP 2760188B2 JP 3321311 A JP3321311 A JP 3321311A JP 32131191 A JP32131191 A JP 32131191A JP 2760188 B2 JP2760188 B2 JP 2760188B2
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- functional block
- defective
- metal pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に情報処理装置などに使用される大規模半導体集積回
路(以下、VLSIチップという)に関する。
特に情報処理装置などに使用される大規模半導体集積回
路(以下、VLSIチップという)に関する。
【0002】
【従来の技術】近年、半導体集積技術が進む中で、高集
積化に伴いチップサイズが拡大傾向にある。チップサイ
ズが大きくなると、1ウェハー当たりで製造できるVL
SIチップの数量は減少し、不良が発生した場合の歩留
まりも極端に悪くなる。
積化に伴いチップサイズが拡大傾向にある。チップサイ
ズが大きくなると、1ウェハー当たりで製造できるVL
SIチップの数量は減少し、不良が発生した場合の歩留
まりも極端に悪くなる。
【0003】VLSIの冗長性を向上させる手段とし
て、メモリ集積回路では、同一構造のメモリセル回路で
全体の80%以上が構成されており、メモリセル回路の
一部が不良である可能性が非常に高いため、予備のメモ
リセル回路を幾つか予め作り込み、不良メモリセルがあ
った場合は、メモリセルのデコーダ部をレーザー修正に
より、予備のメモリセル回路に置き換える方式が一般化
されている。
て、メモリ集積回路では、同一構造のメモリセル回路で
全体の80%以上が構成されており、メモリセル回路の
一部が不良である可能性が非常に高いため、予備のメモ
リセル回路を幾つか予め作り込み、不良メモリセルがあ
った場合は、メモリセルのデコーダ部をレーザー修正に
より、予備のメモリセル回路に置き換える方式が一般化
されている。
【0004】
【発明が解決しようとする課題】このような従来の技術
では、冗長性の問題に関してはメモリ集積回路のように
同一構造の回路で構成されていることは少なく、予備の
回路を予め予測してVLSIチップ上に盛り込むことは
困難で採用できず、製造品質の向上に頼らざるを得ない
ため、ある水準の不良率は免れないという欠点がある。
では、冗長性の問題に関してはメモリ集積回路のように
同一構造の回路で構成されていることは少なく、予備の
回路を予め予測してVLSIチップ上に盛り込むことは
困難で採用できず、製造品質の向上に頼らざるを得ない
ため、ある水準の不良率は免れないという欠点がある。
【0005】本発明の目的は、VLSIチップの冗長度
を向上させ、生産歩留まりを向上させた半導体集積回路
を提供することにある。
を向上させ、生産歩留まりを向上させた半導体集積回路
を提供することにある。
【0006】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、複数の機能ブロッ
クで構成される大規模な半導体集積回路であって、 各々
の機能ブロックは、機能ブロック外部と接続するメタル
・パッドを外周に有し、該メタル・パッドを介して接続
され、 機能ブロックが有するメタル・パッドは、その機
能ブロックと電気的に切断可能な構造を有し、それぞれ
のメタル・パッドは、大規模半導体集積回路の外部と電
気的に接続可能としたものである。
め、本発明に係る半導体集積回路は、複数の機能ブロッ
クで構成される大規模な半導体集積回路であって、 各々
の機能ブロックは、機能ブロック外部と接続するメタル
・パッドを外周に有し、該メタル・パッドを介して接続
され、 機能ブロックが有するメタル・パッドは、その機
能ブロックと電気的に切断可能な構造を有し、それぞれ
のメタル・パッドは、大規模半導体集積回路の外部と電
気的に接続可能としたものである。
【0007】また、製造上不良となった機能ブロックが
存在した場合に、不良の機能ブロックを、その機能ブロ
ックが有するメタル・パッドの内側で電気的に切断し、
不良機能ブロックと鏡面対称な良品の機能ブロック単一
の半導体集積回路を不良ブロックのメタル・パッドに重
ねて電気的に接続することによって冗長度を有するもの
である。
存在した場合に、不良の機能ブロックを、その機能ブロ
ックが有するメタル・パッドの内側で電気的に切断し、
不良機能ブロックと鏡面対称な良品の機能ブロック単一
の半導体集積回路を不良ブロックのメタル・パッドに重
ねて電気的に接続することによって冗長度を有するもの
である。
【0008】
【0009】
【作用】鏡面対称の半導体集積回路を構築し、製造上不
良となった機能ブロックが存在した場合に、不良の機能
ブロックをその機能ブロックが有するメタル・パッドの
内側で電気的に切断し、不良機能ブロックと鏡面対称な
良品の機能ブロック単一の半導体集積回路を不良ブロッ
クのメタル・パッドに重ねて電気的に接続する。
良となった機能ブロックが存在した場合に、不良の機能
ブロックをその機能ブロックが有するメタル・パッドの
内側で電気的に切断し、不良機能ブロックと鏡面対称な
良品の機能ブロック単一の半導体集積回路を不良ブロッ
クのメタル・パッドに重ねて電気的に接続する。
【0010】
【実施例】次に本発明を図面を用いて説明する。図1
は、本発明の一実施例に係るVLSIチップの部分断面
図である。図2(a),(b)は、図1のVLSIチッ
プ構成チップの平面概念図である。
は、本発明の一実施例に係るVLSIチップの部分断面
図である。図2(a),(b)は、図1のVLSIチッ
プ構成チップの平面概念図である。
【0011】まず構成を図2をもって説明する。図2
(a)のVLSIチップ1は、大きく機能ブロック1
1,12,13,14から構成されている。各機能ブロ
ックは、機能ブロック外と接続する全ての信号をメタル
線16で各機能ブロックの外周にあるメタル・パッド2
につながれている。メタル線16は、レーザ加工機によ
りメタル・パッド2と電気的に切断可能な構造を有して
いる。
(a)のVLSIチップ1は、大きく機能ブロック1
1,12,13,14から構成されている。各機能ブロ
ックは、機能ブロック外と接続する全ての信号をメタル
線16で各機能ブロックの外周にあるメタル・パッド2
につながれている。メタル線16は、レーザ加工機によ
りメタル・パッド2と電気的に切断可能な構造を有して
いる。
【0012】VLSIチップ1は、チップ外部と接続す
るためのメタルバッド15が外周に配置され、メタル・
パッド15と機能ブロックのメタル・パッド2、あるい
は各機能ブロックのメタル・パッド2は、メタル線17
で接続されている。全てのメタル・パッド2,15は、
VLSIチップ外部と電気的に接続可能なように絶縁保
護膜で覆われていない。
るためのメタルバッド15が外周に配置され、メタル・
パッド15と機能ブロックのメタル・パッド2、あるい
は各機能ブロックのメタル・パッド2は、メタル線17
で接続されている。全てのメタル・パッド2,15は、
VLSIチップ外部と電気的に接続可能なように絶縁保
護膜で覆われていない。
【0013】図2(b)のVLSIチップ6は、図2
(a)のVLSIチップ1の機能ブロック12と鏡面対
称の単体チップである。このような鏡面対称のチップを
製造するために図2(a)で使用する機能ブロック12
は、VLSIチップ1のような機能ブロック単体のチッ
プを製造するためのマスク版を全て表裏逆に扱うことに
する。
(a)のVLSIチップ1の機能ブロック12と鏡面対
称の単体チップである。このような鏡面対称のチップを
製造するために図2(a)で使用する機能ブロック12
は、VLSIチップ1のような機能ブロック単体のチッ
プを製造するためのマスク版を全て表裏逆に扱うことに
する。
【0014】ここで、図2(a)のVLSIチップ1の
製造において機能ブロック12に異常が発見された場
合、機能ブロック12のメタル線16をレーザー加工機
で電気的に切断し、機能ブロック12の機能を切断す
る。
製造において機能ブロック12に異常が発見された場
合、機能ブロック12のメタル線16をレーザー加工機
で電気的に切断し、機能ブロック12の機能を切断す
る。
【0015】一方、機能ブロック12と同一機能で鏡面
対称の良品の単体チップ6を準備し、単体チップ6のメ
タル・パッド7と、それに対応する図2(a)のVLS
Iチップ1の機能ブロック12のメタル・パッド2とを
重ねてバンプ接続し、機能ブロック12を補完する。
対称の良品の単体チップ6を準備し、単体チップ6のメ
タル・パッド7と、それに対応する図2(a)のVLS
Iチップ1の機能ブロック12のメタル・パッド2とを
重ねてバンプ接続し、機能ブロック12を補完する。
【0016】図1は、以上の冗長方法を使った場合のV
LSIチップの部分断面図である。VLSIチップ1と
単体チップ6があり、VLSIチップ1はチップ外部と
接続可能なメタル・パッド2を有し、それ以外の部分は
絶縁保護膜3で覆われている。
LSIチップの部分断面図である。VLSIチップ1と
単体チップ6があり、VLSIチップ1はチップ外部と
接続可能なメタル・パッド2を有し、それ以外の部分は
絶縁保護膜3で覆われている。
【0017】VLSIチップと外部端子との間は、従来
の集積回路と同様にボンディングワイヤ5を超音波接着
4されている。不良機能ブロックが存在している部分
は、前述のようにレーザー加工機によりメタル線を部分
9のように切断する。不良機能ブロックと同一で鏡面対
称の単体チップ6もVLSIチップ同様にメタル・パッ
ド7および絶縁保護膜8を有し、VLSIチップ1側の
不良機能ブロックのメタル・パッドと対応する単体チッ
プ6のメタル・パッドを重ね合わせ、バンプ接続技術1
0により、メタル・パッド同士を電気的に接続する。
の集積回路と同様にボンディングワイヤ5を超音波接着
4されている。不良機能ブロックが存在している部分
は、前述のようにレーザー加工機によりメタル線を部分
9のように切断する。不良機能ブロックと同一で鏡面対
称の単体チップ6もVLSIチップ同様にメタル・パッ
ド7および絶縁保護膜8を有し、VLSIチップ1側の
不良機能ブロックのメタル・パッドと対応する単体チッ
プ6のメタル・パッドを重ね合わせ、バンプ接続技術1
0により、メタル・パッド同士を電気的に接続する。
【0018】これによりVLSIチップ1は、不良機能
ブロックを単体チップで補完することにより、良品の扱
いができるようになる。
ブロックを単体チップで補完することにより、良品の扱
いができるようになる。
【0019】
【発明の効果】以上説明したように本発明によれば、鏡
面対称の半導体集積回路を構築し、製造上不良となった
機能ブロックが存在した場合に、不良の機能ブロックを
その機能ブロックが有するメタル・パッドの内側で電気
的に切断し、不良機能ブロックと鏡面対称な良品の機能
ブロック単一の半導体集積回路を不良ブロックのメタル
・パッドに重ね電気的に接続するようにしたため、VL
SIチップの冗長性を向上させることができ、生産歩留
まりを向上できるという効果がある。
面対称の半導体集積回路を構築し、製造上不良となった
機能ブロックが存在した場合に、不良の機能ブロックを
その機能ブロックが有するメタル・パッドの内側で電気
的に切断し、不良機能ブロックと鏡面対称な良品の機能
ブロック単一の半導体集積回路を不良ブロックのメタル
・パッドに重ね電気的に接続するようにしたため、VL
SIチップの冗長性を向上させることができ、生産歩留
まりを向上できるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例に係るVLSIチップを示す
部分断面図である。
部分断面図である。
【図2】(a),(b)は、図1の構成チップを示す平
面概略図である。
面概略図である。
1,6 VLSIチップ 2,15 メタル・パッド 11,12,13,14 機能ブロック
Claims (2)
- 【請求項1】 複数の機能ブロックで構成される大規模
な半導体集積回路であって、 各々の機能ブロックは、機能ブロック外部と接続するメ
タル・パッドを外周に有し、該メタル・パッドを介して
接続され、 機能ブロックが有するメタル・パッドは、その機能ブロ
ックと電気的に切断可能な構造を有し、それぞれのメタ
ル・パッドは、大規模半導体集積回路の外部と電気的に
接続可能としたことを特徴とする半導体集積回路。 - 【請求項2】 前記請求項1に記載の半導体集積回路に
おいて、 製造上不良となった機能ブロックが存在した場合に、不
良の機能ブロックを、その機能ブロックが有するメタル
・パッドの内側で電気的に切断し、不良機能ブロックと
鏡面対称な良品の機能ブロック単一の半導体集積回路を
不良ブロックのメタル・パッドに重ねて電気的に接続す
ることによって冗長度を有することを特徴とする半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3321311A JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3321311A JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05136331A JPH05136331A (ja) | 1993-06-01 |
JP2760188B2 true JP2760188B2 (ja) | 1998-05-28 |
Family
ID=18131171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3321311A Expired - Lifetime JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2760188B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1090299A (ja) * | 1996-09-12 | 1998-04-10 | Mitsubishi Electric Corp | 静電容量式加速度センサ |
JP5120054B2 (ja) * | 2008-05-01 | 2013-01-16 | 株式会社ニコン | 積層半導体素子製造方法および積層半導体素子製造装置 |
JP5423862B2 (ja) * | 2012-10-25 | 2014-02-19 | 株式会社ニコン | 積層半導体素子製造方法および積層半導体素子製造装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5814391Y2 (ja) * | 1975-10-02 | 1983-03-22 | 三洋電機株式会社 | ジドウリズムパタ−ンハツセイヨウシユウセキカイロ |
-
1991
- 1991-11-08 JP JP3321311A patent/JP2760188B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH05136331A (ja) | 1993-06-01 |
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