JP2760188B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2760188B2 JP2760188B2 JP3321311A JP32131191A JP2760188B2 JP 2760188 B2 JP2760188 B2 JP 2760188B2 JP 3321311 A JP3321311 A JP 3321311A JP 32131191 A JP32131191 A JP 32131191A JP 2760188 B2 JP2760188 B2 JP 2760188B2
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- functional block
- defective
- metal pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に情報処理装置などに使用される大規模半導体集積回
路（以下、ＶＬＳＩチップという）に関する。
特に情報処理装置などに使用される大規模半導体集積回
路（以下、ＶＬＳＩチップという）に関する。
【０００２】
【従来の技術】近年、半導体集積技術が進む中で、高集
積化に伴いチップサイズが拡大傾向にある。チップサイ
ズが大きくなると、１ウェハー当たりで製造できるＶＬ
ＳＩチップの数量は減少し、不良が発生した場合の歩留
まりも極端に悪くなる。
積化に伴いチップサイズが拡大傾向にある。チップサイ
ズが大きくなると、１ウェハー当たりで製造できるＶＬ
ＳＩチップの数量は減少し、不良が発生した場合の歩留
まりも極端に悪くなる。
【０００３】ＶＬＳＩの冗長性を向上させる手段とし
て、メモリ集積回路では、同一構造のメモリセル回路で
全体の８０％以上が構成されており、メモリセル回路の
一部が不良である可能性が非常に高いため、予備のメモ
リセル回路を幾つか予め作り込み、不良メモリセルがあ
った場合は、メモリセルのデコーダ部をレーザー修正に
より、予備のメモリセル回路に置き換える方式が一般化
されている。
て、メモリ集積回路では、同一構造のメモリセル回路で
全体の８０％以上が構成されており、メモリセル回路の
一部が不良である可能性が非常に高いため、予備のメモ
リセル回路を幾つか予め作り込み、不良メモリセルがあ
った場合は、メモリセルのデコーダ部をレーザー修正に
より、予備のメモリセル回路に置き換える方式が一般化
されている。
【０００４】
【発明が解決しようとする課題】このような従来の技術
では、冗長性の問題に関してはメモリ集積回路のように
同一構造の回路で構成されていることは少なく、予備の
回路を予め予測してＶＬＳＩチップ上に盛り込むことは
困難で採用できず、製造品質の向上に頼らざるを得ない
ため、ある水準の不良率は免れないという欠点がある。
では、冗長性の問題に関してはメモリ集積回路のように
同一構造の回路で構成されていることは少なく、予備の
回路を予め予測してＶＬＳＩチップ上に盛り込むことは
困難で採用できず、製造品質の向上に頼らざるを得ない
ため、ある水準の不良率は免れないという欠点がある。
【０００５】本発明の目的は、ＶＬＳＩチップの冗長度
を向上させ、生産歩留まりを向上させた半導体集積回路
を提供することにある。
を向上させ、生産歩留まりを向上させた半導体集積回路
を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、複数の機能ブロッ
クで構成される大規模な半導体集積回路であって、 各々
の機能ブロックは、機能ブロック外部と接続するメタル
・パッドを外周に有し、該メタル・パッドを介して接続
され、 機能ブロックが有するメタル・パッドは、その機
能ブロックと電気的に切断可能な構造を有し、それぞれ
のメタル・パッドは、大規模半導体集積回路の外部と電
気的に接続可能としたものである。
め、本発明に係る半導体集積回路は、複数の機能ブロッ
クで構成される大規模な半導体集積回路であって、 各々
の機能ブロックは、機能ブロック外部と接続するメタル
・パッドを外周に有し、該メタル・パッドを介して接続
され、 機能ブロックが有するメタル・パッドは、その機
能ブロックと電気的に切断可能な構造を有し、それぞれ
のメタル・パッドは、大規模半導体集積回路の外部と電
気的に接続可能としたものである。
【０００７】また、製造上不良となった機能ブロックが
存在した場合に、不良の機能ブロックを、その機能ブロ
ックが有するメタル・パッドの内側で電気的に切断し、
不良機能ブロックと鏡面対称な良品の機能ブロック単一
の半導体集積回路を不良ブロックのメタル・パッドに重
ねて電気的に接続することによって冗長度を有するもの
である。
存在した場合に、不良の機能ブロックを、その機能ブロ
ックが有するメタル・パッドの内側で電気的に切断し、
不良機能ブロックと鏡面対称な良品の機能ブロック単一
の半導体集積回路を不良ブロックのメタル・パッドに重
ねて電気的に接続することによって冗長度を有するもの
である。
【０００８】
【０００９】
【作用】鏡面対称の半導体集積回路を構築し、製造上不
良となった機能ブロックが存在した場合に、不良の機能
ブロックをその機能ブロックが有するメタル・パッドの
内側で電気的に切断し、不良機能ブロックと鏡面対称な
良品の機能ブロック単一の半導体集積回路を不良ブロッ
クのメタル・パッドに重ねて電気的に接続する。
良となった機能ブロックが存在した場合に、不良の機能
ブロックをその機能ブロックが有するメタル・パッドの
内側で電気的に切断し、不良機能ブロックと鏡面対称な
良品の機能ブロック単一の半導体集積回路を不良ブロッ
クのメタル・パッドに重ねて電気的に接続する。
【００１０】
【実施例】次に本発明を図面を用いて説明する。図１
は、本発明の一実施例に係るＶＬＳＩチップの部分断面
図である。図２（ａ），（ｂ）は、図１のＶＬＳＩチッ
プ構成チップの平面概念図である。
は、本発明の一実施例に係るＶＬＳＩチップの部分断面
図である。図２（ａ），（ｂ）は、図１のＶＬＳＩチッ
プ構成チップの平面概念図である。
【００１１】まず構成を図２をもって説明する。図２
（ａ）のＶＬＳＩチップ１は、大きく機能ブロック１
１，１２，１３，１４から構成されている。各機能ブロ
ックは、機能ブロック外と接続する全ての信号をメタル
線１６で各機能ブロックの外周にあるメタル・パッド２
につながれている。メタル線１６は、レーザ加工機によ
りメタル・パッド２と電気的に切断可能な構造を有して
いる。
（ａ）のＶＬＳＩチップ１は、大きく機能ブロック１
１，１２，１３，１４から構成されている。各機能ブロ
ックは、機能ブロック外と接続する全ての信号をメタル
線１６で各機能ブロックの外周にあるメタル・パッド２
につながれている。メタル線１６は、レーザ加工機によ
りメタル・パッド２と電気的に切断可能な構造を有して
いる。
【００１２】ＶＬＳＩチップ１は、チップ外部と接続す
るためのメタルバッド１５が外周に配置され、メタル・
パッド１５と機能ブロックのメタル・パッド２、あるい
は各機能ブロックのメタル・パッド２は、メタル線１７
で接続されている。全てのメタル・パッド２，１５は、
ＶＬＳＩチップ外部と電気的に接続可能なように絶縁保
護膜で覆われていない。
るためのメタルバッド１５が外周に配置され、メタル・
パッド１５と機能ブロックのメタル・パッド２、あるい
は各機能ブロックのメタル・パッド２は、メタル線１７
で接続されている。全てのメタル・パッド２，１５は、
ＶＬＳＩチップ外部と電気的に接続可能なように絶縁保
護膜で覆われていない。
【００１３】図２（ｂ）のＶＬＳＩチップ６は、図２
（ａ）のＶＬＳＩチップ１の機能ブロック１２と鏡面対
称の単体チップである。このような鏡面対称のチップを
製造するために図２（ａ）で使用する機能ブロック１２
は、ＶＬＳＩチップ１のような機能ブロック単体のチッ
プを製造するためのマスク版を全て表裏逆に扱うことに
する。
（ａ）のＶＬＳＩチップ１の機能ブロック１２と鏡面対
称の単体チップである。このような鏡面対称のチップを
製造するために図２（ａ）で使用する機能ブロック１２
は、ＶＬＳＩチップ１のような機能ブロック単体のチッ
プを製造するためのマスク版を全て表裏逆に扱うことに
する。
【００１４】ここで、図２（ａ）のＶＬＳＩチップ１の
製造において機能ブロック１２に異常が発見された場
合、機能ブロック１２のメタル線１６をレーザー加工機
で電気的に切断し、機能ブロック１２の機能を切断す
る。
製造において機能ブロック１２に異常が発見された場
合、機能ブロック１２のメタル線１６をレーザー加工機
で電気的に切断し、機能ブロック１２の機能を切断す
る。
【００１５】一方、機能ブロック１２と同一機能で鏡面
対称の良品の単体チップ６を準備し、単体チップ６のメ
タル・パッド７と、それに対応する図２（ａ）のＶＬＳ
Ｉチップ１の機能ブロック１２のメタル・パッド２とを
重ねてバンプ接続し、機能ブロック１２を補完する。
対称の良品の単体チップ６を準備し、単体チップ６のメ
タル・パッド７と、それに対応する図２（ａ）のＶＬＳ
Ｉチップ１の機能ブロック１２のメタル・パッド２とを
重ねてバンプ接続し、機能ブロック１２を補完する。
【００１６】図１は、以上の冗長方法を使った場合のＶ
ＬＳＩチップの部分断面図である。ＶＬＳＩチップ１と
単体チップ６があり、ＶＬＳＩチップ１はチップ外部と
接続可能なメタル・パッド２を有し、それ以外の部分は
絶縁保護膜３で覆われている。
ＬＳＩチップの部分断面図である。ＶＬＳＩチップ１と
単体チップ６があり、ＶＬＳＩチップ１はチップ外部と
接続可能なメタル・パッド２を有し、それ以外の部分は
絶縁保護膜３で覆われている。
【００１７】ＶＬＳＩチップと外部端子との間は、従来
の集積回路と同様にボンディングワイヤ５を超音波接着
４されている。不良機能ブロックが存在している部分
は、前述のようにレーザー加工機によりメタル線を部分
９のように切断する。不良機能ブロックと同一で鏡面対
称の単体チップ６もＶＬＳＩチップ同様にメタル・パッ
ド７および絶縁保護膜８を有し、ＶＬＳＩチップ１側の
不良機能ブロックのメタル・パッドと対応する単体チッ
プ６のメタル・パッドを重ね合わせ、バンプ接続技術１
０により、メタル・パッド同士を電気的に接続する。
の集積回路と同様にボンディングワイヤ５を超音波接着
４されている。不良機能ブロックが存在している部分
は、前述のようにレーザー加工機によりメタル線を部分
９のように切断する。不良機能ブロックと同一で鏡面対
称の単体チップ６もＶＬＳＩチップ同様にメタル・パッ
ド７および絶縁保護膜８を有し、ＶＬＳＩチップ１側の
不良機能ブロックのメタル・パッドと対応する単体チッ
プ６のメタル・パッドを重ね合わせ、バンプ接続技術１
０により、メタル・パッド同士を電気的に接続する。
【００１８】これによりＶＬＳＩチップ１は、不良機能
ブロックを単体チップで補完することにより、良品の扱
いができるようになる。
ブロックを単体チップで補完することにより、良品の扱
いができるようになる。
【００１９】
【発明の効果】以上説明したように本発明によれば、鏡
面対称の半導体集積回路を構築し、製造上不良となった
機能ブロックが存在した場合に、不良の機能ブロックを
その機能ブロックが有するメタル・パッドの内側で電気
的に切断し、不良機能ブロックと鏡面対称な良品の機能
ブロック単一の半導体集積回路を不良ブロックのメタル
・パッドに重ね電気的に接続するようにしたため、ＶＬ
ＳＩチップの冗長性を向上させることができ、生産歩留
まりを向上できるという効果がある。
面対称の半導体集積回路を構築し、製造上不良となった
機能ブロックが存在した場合に、不良の機能ブロックを
その機能ブロックが有するメタル・パッドの内側で電気
的に切断し、不良機能ブロックと鏡面対称な良品の機能
ブロック単一の半導体集積回路を不良ブロックのメタル
・パッドに重ね電気的に接続するようにしたため、ＶＬ
ＳＩチップの冗長性を向上させることができ、生産歩留
まりを向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＶＬＳＩチップを示す
部分断面図である。
部分断面図である。
【図２】（ａ），（ｂ）は、図１の構成チップを示す平
面概略図である。
面概略図である。
１，６ ＶＬＳＩチップ ２，１５ メタル・パッド １１，１２，１３，１４ 機能ブロック
Claims (2)
- 【請求項１】 複数の機能ブロックで構成される大規模
な半導体集積回路であって、 各々の機能ブロックは、機能ブロック外部と接続するメ
タル・パッドを外周に有し、該メタル・パッドを介して
接続され、 機能ブロックが有するメタル・パッドは、その機能ブロ
ックと電気的に切断可能な構造を有し、それぞれのメタ
ル・パッドは、大規模半導体集積回路の外部と電気的に
接続可能としたことを特徴とする半導体集積回路。 - 【請求項２】 前記請求項１に記載の半導体集積回路に
おいて、 製造上不良となった機能ブロックが存在した場合に、不
良の機能ブロックを、その機能ブロックが有するメタル
・パッドの内側で電気的に切断し、不良機能ブロックと
鏡面対称な良品の機能ブロック単一の半導体集積回路を
不良ブロックのメタル・パッドに重ねて電気的に接続す
ることによって冗長度を有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321311A JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321311A JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136331A JPH05136331A (ja) | 1993-06-01 |
| JP2760188B2 true JP2760188B2 (ja) | 1998-05-28 |
Family
ID=18131171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321311A Expired - Lifetime JP2760188B2 (ja) | 1991-11-08 | 1991-11-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760188B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1090299A (ja) * | 1996-09-12 | 1998-04-10 | Mitsubishi Electric Corp | 静電容量式加速度センサ |
| JP5120054B2 (ja) * | 2008-05-01 | 2013-01-16 | 株式会社ニコン | 積層半導体素子製造方法および積層半導体素子製造装置 |
| JP5423862B2 (ja) * | 2012-10-25 | 2014-02-19 | 株式会社ニコン | 積層半導体素子製造方法および積層半導体素子製造装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5814391Y2 (ja) * | 1975-10-02 | 1983-03-22 | 三洋電機株式会社 | ジドウリズムパタ−ンハツセイヨウシユウセキカイロ |
-
1991
- 1991-11-08 JP JP3321311A patent/JP2760188B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812557B2 (en) | 2002-09-30 | 2004-11-02 | Kabushiki Kaisha Toshiba | Stacked type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136331A (ja) | 1993-06-01 |
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