JP4236509B2 - 半導体メモリの製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置及び集積回路に形成されたメモリの冗長回路による救済を行う半導体メモリの救済方法に関するものである。
【０００２】
【従来の技術】
図１０は、従来のメモリの冗長回路を用いた救済フローを示す図である。
図１１は、従来のメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図であり、図１１（ａ）は、上面図、図１１（ｂ）は、側面図である。
図１２は、従来のメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図であり、図１２（ａ）は、上面図、図１２（ｂ）は、側面図である。
図１１、１２において、冗長回路用のメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４が図１１（ａ）、図１２（ａ）に示され、この内、救済用フューズＦ２の構造が、図１１（ｂ）、図１２（ｂ）に示される。救済用フューズＦ２上には、フューズ上酸化膜厚ｔｆに酸化膜が形成され、その上にウエハ表面を保護するポリイミド膜厚ｔｐｉｘの保護膜が設けられている。
【０００３】
図１０において、ウエハは、ウエハプロセスで、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、図１１に示されるようにフューズ上酸化膜を所定の膜厚（ｔｆ）に調整し、ウエハテスト工程に送られる。ウエハテストでは、まず（２）プリテストを実施し、冗長回路による救済用パターンを決定する。その後、（３）レーザートリミングで、先に決定した救済パターンに従って、図１２に示されるように救済用フューズＦ２の切断を行い、メモリの救済を行う。そして（４）ポストテストで、最終的な良品チップを確認する。その後、バンプ工程に送られ、受入のための（５）エッチングによる表面クリーニング、（６）バンプメッキパターン形成を行った後に、アセンブリ工程で、（７）ＦＣ−ＢＧＡ形成されてパッケージングされ、（８）ファイナルテストを経て良品として完成される（特許文献１参照）。
特許文献２には、ウエハ検査工程の後、フューズ切断工程を経て、パッケージ組立工程に行く記載がある。
【０００４】
【特許文献１】
特開２００２−３１９６３５号公報（第８〜９頁、図６）
【特許文献２】
特開２００１−２６７３８９号公報（第７〜８頁、図２）
【０００５】
【発明が解決しようとする課題】
従来のメモリの救済方法では、効率良く、安定した救済率を得るためには、救済用のフューズ上酸化膜を所定の規格の厚さに調整する必要がある。この場合、後工程であるバンプ工程の（５）表面クリーニング、（６）バンプメッキパターン形成において、このフューズ上酸化膜がエッチングされるため、フューズ上の保護膜でもあるフューズ上酸化膜が消失し、救済したメモリが不良になったり、信頼性上に問題が発生するなどの問題点があった。
また、バンプ工程でのフューズ上酸化膜のエッチング量を想定して、あらかじめ、ウエハプロセス完了時にフューズ上酸化膜厚を最適な膜厚より厚くなるように調整した場合には、レーザートリミングの条件を最適化できないため、救済率の低下や変動が発生し、安定した歩留まりを確保できない問題があった。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであり、冗長回路により不良救済を行うことにより、半導体メモリを安定した歩留まりを信頼性を確保して得るようにした半導体メモリの救済方法を得ることを目的としている。
【０００７】
【課題を解決するための手段】
この発明に係る半導体メモリの製造方法においては、ウエハ上にフューズを形成する工程、このフューズ上に酸化膜を形成し、所定の膜厚になるようにエッチングする工程、前記エッチングの工程の後に前記ウエハの表面クリーニングを行う工程、前記表面クリーニングを行う工程の後にバンプメッキパターンの形成を行う工程、及び前記バンプメッキパターンの形成を行う工程の後に、ウエハテストにより決定された救済パターンにしたがって前記フューズをレーザートリミングする工程を含み、前記表面クリーニングを行う工程は、前記フューズ上の酸化膜をエッチングする工程により形成される前記酸化膜の膜厚に応じた条件により行われることを特徴とするものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるメモリの冗長回路を用いた救済フローを示す図である。
実施の形態１では、ウエハは、ウエハプロセス工程で、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、フューズ上酸化膜を所定の膜厚に調整し、ウエハテスト工程に送られる。ウエハテスト工程において、（２）ウエハテストを実施し、図１０の（２）プリテストと同様のメモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（３）エッチングによるウエハの表面クリーニング、（４）バンプメッキパターン形成を行った後に、（５）レーザートリミングで、（２）で決定されたメモリ救済パターンに従って、救済用フューズＦ２の切断を行い、メモリの救済を行う。この際、（１）フューズ上酸化膜エッチングでのフューズ上酸化膜厚は、バンプ工程での表面クリーニングによる減少分を想定して、エッチング量を決定している。そして、アセンブリ工程で（６）ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｌｉｄ Ａｒｒａｙ）が形成されてパッケージングされ、ファイナルテスト工程の（７）ファイナルテストを経て、良品として完成される。
【０００９】
実施の形態１によれば、バンプメッキ形成後にレーザートリミングを行うようにすることにより、十分な救済率を確保できると共に、フューズ上酸化膜のバンプ工程での消失もなく、信頼性、歩留まりを確保できる効果がある。
【００１０】
実施の形態２．
実施の形態２は、図１を援用して説明する。
図１において、実施の形態２では、バンプ工程の（３）表面クリーニングの条件を（１）フューズ上酸化膜エッチングの後のフューズ上酸化膜とフィードバックをかけることにより、（５）レーザートリミングに最適なフューズ上酸化膜厚を調整することを特徴とする。
【００１１】
実施の形態２によれば、実施の形態１に対して、より安定して十分な救済率を確保できると共に、フューズ上酸化膜のバンプ工程での消失もなく、信頼性、歩留まりを確保できる効果を得ることができる。
【００１２】
実施の形態３．
図２は、この発明の実施の形態３によるメモリの冗長回路を用いた救済フローを示す図である。
図３は、この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図であり、図３（ａ）は、上面図、図３（ｂ）は、側面図である。図３では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図３において、冗長回路用のメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４が図３（ａ）に示され、このメモリ救済用フューズＦ１、Ｆ２、Ｆ３、Ｆ４は、救済前の状態を示し、それぞれ中央部で接続されていない。この救済用フューズＦｎの構造は、図３（ｂ）に示される。救済用のフューズパッドＦｐは、コンタクトプラグＦｐｒｕｇによって救済フューズパターンとつながれる。救済用フューズＦｎ上には、フューズ上酸化膜厚ｔｄに酸化膜が形成され、その上にウエハ表面を保護するポリイミド膜厚ｔｐｉｘの保護膜が設けられている。
図４は、この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
図４において、救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、救済用フューズＦｎを救済した状態を示している。
【００１３】
実施の形態３では、図２の（１）ウエハテストで救済パターンを決定後、バンプメッキ工程のメッキパターン形成用の写真製版時にレジストパターンを先に決定した救済パターンに従って、電子ビームなどによる追加露光でトリミングすることで、所望の救済パターンに従ってフューズパッドを結線するようにして、所望の救済用フューズのメタル配線層を接続している。
図２においては、ウエハテスト工程において、（１）ウエハテストを実施し、メモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（２）エッチングによるウエハの表面クリーニング、（３）メッキパターン写真トリミングにより、メモリ救済パターンにしたがってレジストをトリミングする。（４）レジストを用いてバンプメッキパターン形成を行って、フューズを接続することによりメモリの救済を行う。そして、アセンブリ工程で（５）ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｌｉｄ Ａｒｒａｙ）が形成されてパッケージングされ、ファイナルテスト工程の（６）ファイナルテストを経て、良品として完成される。
【００１４】
実施の形態３によれば、レーザートリミングによるフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１、２と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００１５】
実施の形態４．
図５は、この発明の実施の形態４によるメモリの冗長回路を用いた救済フローを示す図である。
図６は、この発明の実施の形態４によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。図６では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図６においては、図４の構成である救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、これに加えて、救済用の結線チップＦＦにより、救済用フューズを結線した状態が示されている。
【００１６】
実施の形態４では、実施の形態３と同様のフューズパターンを用い、アセンブリ工程において、（１）ウエハテストで決定した救済パターンに応じた救済用のパッド結線チップを組み込むことにより、救済フューズを所望のパターンに結線するように構成している。
図５では、ウエハテスト工程において、（１）ウエハテストを実施し、メモリ救済パターンを決定する。その後、バンプ工程に送られ、受入のための（２）エッチングによるウエハの表面クリーニング、（３）バンプメッキパターン形成を行う。そして、アセンブリ工程で製品として（４）ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｌｉｄ Ａｒｒａｙ）形成されてパッケージングされる。このアセンブリ工程で、（６）ＦＣ（フリップチップ）基板トリミングを行う。すなわち、救済用のパッド結線チップを用いて救済用フューズを接続することにより、メモリの救済を行う。次いで、ファイナルテスト工程の（５）ファイナルテストを経て、良品として完成される。
【００１７】
実施の形態４によれば、実施の形態３と同様にレーザートリミングによるフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１〜３と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００１８】
実施の形態５．
実施の形態５は、図５の救済フローと同じである。
図７は、この発明の実施の形態５によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。図７では、予め切断された状態の救済用フューズを接続することにより救済を行う。
図７において、図４の構成である救済用のバンプ金メッキパターンＦＡｕが、救済用のフューズパッドＦｐ上に形成され、これに加えて、バンプ形成用のプリント基板ＦＢの内部で接続することにより、救済用フューズを結線する。
【００１９】
実施の形態４では、フューズ結線用のチップをアセンブリ工程で組み込むようにしていたが、実施の形態５では、チップをバンプアセンブリするプリント基板側で、図５の（１）ウエハテストで決定した救済パターンに従って、フューズパッドを結線するためにプリント基板上に形成されていた配線を、（６）ＦＣ基板トリミングにより、レーザートリミングなどによる切断した後に、バンプ金メッキパターンＦＡｕに対応するようにアセンブリすることにより、救済フューズを所望の救済パターンに結線することを特徴としている。
【００２０】
実施の形態５によれば、実施の形態３、４と同様にレーザートリミングによるチップ上のフューズパターンの切断は不要のため、フューズ上酸化膜のエッチングによる最適膜厚化は不要であり、工程省略の効果があると共に、実施の形態１〜４と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００２１】
実施の形態６．
図８は、この発明の実施の形態６によるメモリの冗長回路を用いた救済フローを示す図である。
図９は、この発明の実施の形態６によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
図９においては、レーザトリミングされた救済用フューズＦ２上にフューズキャップＦｃａｐが設けられている。
実施の形態６は、図１０に示された従来のフローとほぼ同じフローにより救済されるが、ウエハテスト工程で、（３）レーザートリミングを実施した後にフューズ上にＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）による保護用のキャップを形成するようにしている。
図８において、ウエハは、ウエハプロセスで、レーザートリミングの救済率確保と安定化のため、（１）フューズ上酸化膜エッチングを行い、フューズ上酸化膜を所定の膜厚に調整し、ウエハテスト工程に送られる。ウエハテストでは、まず（２）プリテストを実施し、冗長回路による救済用パターンを決定する。その後、（３）レーザートリミングで、先に決定した救済パターンに従って、救済用フューズＦ２の切断を行い、メモリの救済を行う。その後に、ＳＯＧによる保護キャップを形成する。そして（４）ポストテストで、最終的な良品チップを確認する。その後、バンプ工程に送られ、受入のための（５）エッチングによる表面クリーニング、（６）バンプメッキパターン形成を行った後に、アセンブリ工程で、（７）ＦＣ−ＢＧＡが形成されてパッケージングされ、（８）ファイナルテストを経て良品として完成される。
なお、キャップ膜をＳＯＧにより形成すれば、ＳＯＧは、パジベーション膜と同じ素材を用いるので、安価で、容易に形成できる利点がある。
【００２２】
実施の形態６によれば、フューズ上酸化膜はキャップ膜により保護されているため、バンプ工程において、酸化膜が消失することがないため、図８の（１）フューズ上酸化膜エッチングで、レーザートリミングに最適な膜厚に調整することができるため、実施の形態１〜実施の形態５と同様に安定した救済率が得られ、安定した信頼性、歩留まりを確保できる効果を得ることができる。
【００２３】
【発明の効果】
この発明は、以上説明したように、ウエハ上にフューズを形成する工程、このフューズ上に酸化膜を形成し、所定の膜厚になるようにエッチングする工程、前記エッチングの工程の後に前記ウエハの表面クリーニングを行う工程、前記表面クリーニングを行う工程の後にバンプメッキパターンの形成を行う工程、及び前記バンプメッキパターンの形成を行う工程の後に、ウエハテストにより決定された救済パターンにしたがって前記フューズをレーザートリミングする工程を含み、前記表面クリーニングを行う工程は、前記フューズ上の酸化膜をエッチングする工程により形成される前記酸化膜の膜厚に応じた条件により行われるので、バンプ形成のための表面クリーニング後にレーザートリミングを行うようにすることにより、十分な救済率を確保できると共に、フューズ上の酸化膜の表面クリーニングによる消失もなく、信頼性、歩留まりを確保することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１、２によるメモリの冗長回路を用いた救済フローを示す図である。
【図２】 この発明の実施の形態３によるメモリの冗長回路を用いた救済フローを示す図である。
【図３】 この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図である。
【図４】 この発明の実施の形態３によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図５】 この発明の実施の形態４、５によるメモリの冗長回路を用いた救済フローを示す図である。
【図６】 この発明の実施の形態４によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図７】 この発明の実施の形態５によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図８】 この発明の実施の形態６によるメモリの冗長回路を用いた救済フローを示す図である。
【図９】 この発明の実施の形態６によるメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【図１０】 従来のメモリの冗長回路を用いた救済フローを示す図である。
【図１１】 従来のメモリの冗長回路を用いた救済用フューズの救済前の構造を示す図である。
【図１２】 従来のメモリの冗長回路を用いた救済用フューズの救済後の構造を示す図である。
【符号の説明】
Ｆ１，Ｆ２，Ｆ３，Ｆ４，Ｆｎ 冗長回路用のメモリ救済用フューズ、
Ｆｐ 救済用のフューズパッド、Ｆｐｒｕｇ コンタクトプラグ、
ｔｄ フューズ上酸化膜厚、ｔｐｉｘ ポリイミド膜厚、
ＦＡｕ 救済用のバンプ金メッキパターン、ＦＦ 救済用の結線チップ、
ＦＢ バンプ形成用の基板、Ｆｃａｐ フューズキャップ。

Claims (1)

1. ウエハ上にフューズを形成する工程、このフューズ上に酸化膜を形成し、所定の膜厚になるようにエッチングする工程、前記エッチングの工程の後に前記ウエハの表面クリーニングを行う工程、前記表面クリーニングを行う工程の後にバンプメッキパターンの形成を行う工程、及び前記バンプメッキパターンの形成を行う工程の後に、ウエハテストにより決定された救済パターンにしたがって前記フューズをレーザートリミングする工程を含み、
   前記表面クリーニングを行う工程は、前記フューズ上の酸化膜をエッチングする工程により形成される前記酸化膜の膜厚に応じた条件により行われることを特徴とする半導体メモリの製造方法。

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