JP2760126B2 - Period comparison circuit and phase comparison circuit - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、上位装置等から提供された基準とする第１
の入力パルス列信号と、この第１の入力パルス列信号の
1/Nの短い周期を有する第２の入力パルス列信号との２
つの入力パルス列信号間の周期及び位相を比較し、２つ
の入力パルス列信号間の周期差のずれ及び位相差を検出
する周期比較回路及び位相比較回路に係り、特にループ
フィルタを含まないPLL回路（位相同期回路）をディジ
タル的に構成する場合に必要となる周期比較回路及び位
相比較回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a first standard based on a reference provided from a host device or the like.
And the first input pulse train signal
2 with the second input pulse train signal having a short period of 1 / N
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a period comparison circuit and a phase comparison circuit that compare a period and a phase between two input pulse train signals and detect a shift and a phase difference of a period difference between the two input pulse train signals. The present invention relates to a period comparison circuit and a phase comparison circuit which are required when a synchronous circuit is digitally configured.

（発明の背景） 周知のように、従来の位相同期回路（PLL:Phase Lock
Loop）は、所定の応答・同期性能を得るためにループ
フィルタ（LPF）を含むことが不可欠とされているが、
信頼性や安定性の向上を図るためにPLLをディジタル化
する場合、このLPFの機能はアナログ回路の場合のよう
な簡便な回路構成によっては実現できない。BACKGROUND OF THE INVENTION As is well known, a conventional phase lock circuit (PLL: Phase Lock
Loop) is indispensable to include a loop filter (LPF) in order to obtain a predetermined response / synchronization performance.
When a PLL is digitized to improve reliability and stability, the function of the LPF cannot be realized by a simple circuit configuration such as an analog circuit.

そこで、本出願人は、第９図に示す如きPLLを開発し
先に出願した（未公開）。このPLLは、第９図に示すよ
うに、→→→→→の主閉ループに、この主
閉ループの位相同期出力確保の前提とする→→→
→の周期同期出力を得る副閉ループを並設し、従来
必要とされていたループフィルタ（LPF）を実体として
含まない構成としたものである。Therefore, the present applicant has developed a PLL as shown in FIG. 9 and filed an earlier application (not disclosed). As shown in FIG. 9, this PLL is based on the premise of securing the phase-synchronous output of the main closed loop →→→→→→→→
A sub-closed loop for obtaining a period-synchronized output of → is arranged in parallel, and does not include a conventionally required loop filter (LPF) as a substance.

ここに、は入力信号（連続値とする）の位相θ
_１（ｔ）と出力信号の位相θ_０（ｔ）との位相比較を行
う比較器、はその位相比較特性であって、全体として
位相差検出手段を構成する。は主閉ループに含まれる
ループゲイン（Ｋ_β）、は検出した位相差に副閉ルー
プで生成した周期（周期比較信号）ω_０（ｔ）を加えて
の発振周期を制御する制御信号を出力する加算手段、
は入力された制御量に比例した周期で発振動作をする
発振手段である。Where is the phase θ of the input signal (assumed to be a continuous value)
_The comparator that performs a phase comparison between ₁ (t) and the phase θ ₀ (t) of the output signal has a phase comparison characteristic, and constitutes a phase difference detecting means as a whole. Is a loop gain (K _β ) included in the main closed loop, and is an addition that outputs a control signal for controlling an oscillation cycle by adding a cycle (cycle comparison signal) ω ₀ (t) generated in the sub closed loop to the detected phase difference. means,
Is an oscillating means for oscillating at a cycle proportional to the input control amount.

また、は入力信号の位相θ_１（ｔ）を微分して入力
信号の周期ω_１（ｔ）を検出する微分器、は入力信号
の周期ω_１（ｔ）と周期比較信号ω_０（ｔ）との周期比
較を行う比較器、は周期比較特性であり、全体として
周期差検出手段を構成する。Further, the differentiator for detecting a period of by differentiating the phase theta _{1 (t)} of the input signal Input signal omega _{1 (t),} the period of the input signal omega _{1 (t)} and the periodic comparison signal omega _{0 (t)} The comparator for comparing the period with the period has a period comparison characteristic, and constitutes a period difference detecting means as a whole.

は副閉ループに含まれるループゲイン（Ｋ_α、は
入力された周期差を積分し周期ω_０（ｔ）の周期比較信
号を形成する周期比較信号発生手段である。Is a period comparison signal generation means for integrating a loop gain (K _α) included in the sub-closed loop and forming a period comparison signal of the period ω ₀ (t) by integrating the period difference.

以上の構成において、副閉ループでは、微分器の出
力ω_１（ｔ）はω_１（ｔ）＝θ_１（ｔ）とすると、 ω_１（ｓ）＝ｓθ_１（ｓ） …………（１） と表せるから、周期比較信号発生手段の出力ω
_０（ｔ）は、 と表せる。すると、主閉ループで生成される出力信号の
位相θ_０（ｔ）は、 と表せる。従って、式（１）、同（２）、同（３）を整
理すると、 （Ｋ_αｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_ｉ（ｓ）＝（s²＋Ｋ_α
ｓ＋Ｋ_βｓ＋Ｋ_αＫ_β）θ_０（ｓ） …………（４） となり、伝達関数Ｈ（ｓ）は、 となる。In the above configuration, in the sub-closed loop, if the output ω ₁ (t) of the differentiator is ω ₁ (t) = θ ₁ (t), ω ₁ (s) = sθ ₁ (s)... (1) ), The output ω of the period comparison signal generating means
₀ (t) is Can be expressed as Then, the phase θ ₀ (t) of the output signal generated in the main closed loop is Can be expressed as Thus, equation (1), the (2) and rearranging the same _{(3), (K α s} + K β s + K α K β) θ i (s) = (s 2 + K α
_{s + K β s + K α} K β) θ 0 (s) ............ (4) , and the transfer function H (s), Becomes

ところで、従来のループフィルタ（LPF）を含むPLLの
伝達関数Ｈ（ｓ）は、周知のように、 と表せるが、ループフィルタが完全積分型能動フィルタ
でその伝達関数Ｆ（ｓ）が、 である場合の式（６）は前記式（５）と同形式となる。
このことは、この第９図に示すPLLがループフィルタを
含む従来の２次ループPLLと同等に機能することを示す
ものである。By the way, the transfer function H (s) of the PLL including the conventional loop filter (LPF) is, as is well known, Where the loop filter is a complete integration type active filter and its transfer function F (s) is Equation (6) in the case of is the same format as Equation (5).
This indicates that the PLL shown in FIG. 9 functions equivalently to a conventional secondary loop PLL including a loop filter.

以上要するに、第９図に示すPLLは、副閉ループで生
成される入力信号の周期と同期した周期を、主閉ループ
で生成される入力信号の位相に同期した位相で発振する
発振手段の自走発振周期となるようにしたものであ
り、ループフィルタを実体として含まない簡素な回路構
成でかつ設計容易なディジタル化位相同期回路を実現し
ようとするものである。In short, the PLL shown in FIG. 9 is a self-running oscillator of the oscillation means that oscillates a cycle synchronized with the cycle of the input signal generated in the sub-closed loop with a phase synchronized with the phase of the input signal generated in the main closed loop. The present invention is intended to realize a digitized phase locked loop circuit having a simple circuit configuration that does not include a loop filter as a substance and that is easy to design.

（発明が解決しようとする課題） ところで、第９図に示す如きPLLを実現する場合、周
期差検出手段及び位相差検出手段をどのように構成する
かが問題となる。(Problems to be Solved by the Invention) In the case of realizing a PLL as shown in FIG. 9, how to configure the period difference detecting means and the phase difference detecting means becomes a problem.

即ち、２入力の周期や入力時刻を独立に計測した後、
演算的に処理することにすると、演算処理を含むため回
路規模が大きくなり、また高速化に適さない。特に、位
相同期回路においては出力と入力との相対的な周期差や
位相差が検出できればよく、入力の周期自体や入力時刻
自体を計測することは不要であるので簡素な構成が望ま
れる。That is, after independently measuring the cycle and input time of two inputs,
If the processing is performed arithmetically, the circuit scale becomes large because of including the arithmetic processing, and it is not suitable for speeding up. In particular, in a phase locked loop circuit, it is only necessary to detect a relative period difference or phase difference between an output and an input, and it is not necessary to measure the input period itself or the input time itself, so a simple configuration is desired.

本発明は、このような問題に鑑みなされたもので、そ
の目的は、簡素な回路構成で２入力の周期差検出及び位
相差検出を高速になし得る周期比較回路及び位相比較回
路を提供することにある。The present invention has been made in view of such a problem, and an object of the present invention is to provide a period comparison circuit and a phase comparison circuit that can perform two-input period difference detection and phase difference detection at high speed with a simple circuit configuration. It is in.

（課題を解決するための手段） 前記の目的を達成するために、本発明の周期比較回路
及び位相比較回路は次の如き構成を有する。(Means for Solving the Problems) In order to achieve the above object, a period comparison circuit and a phase comparison circuit of the present invention have the following configurations.

即ち、第１発明の周期比較回路は、第１の所定周期の
基準とする入力信号としての第１入力パルス列信号と、
前記第１の所定周期の1/Nの第２の所定周期の周期同期
出力としての第２入力パルス列信号との間の周期を前記
第２入力パルス列信号のＮ分周周期に基づいて比較し、
その周期差を検出することによりループフィルタを含ま
ないディジタルPLL回路における前記第１入力パルス列
信号と第２入力パルス列信号間の周期差のずれを求める
周期比較回路であって；この周期比較回路は、前記第１
入力パルス列信号の各パルスの入力に応答してそれぞれ
略同一な時間幅を有する第１設定信号と第２設定信号と
をこの順序で前記各パルスのパルス時間幅内での立ち上
がり近傍と立ち下がり近傍に形成出力する設定信号発生
回路と；前記第２設定信号を受けて初期値が設定され、
その初期値からのアップカウント動作またはダウンカウ
ント動作のいずれか一方のカウント動作を前記第２入力
パルス列信号をクロックとし且つ前記第２入力パルス列
信号のＮ分周を伴いつつ行う第１バイナリカウンタと；
前記第１設定信号を受けて前記第１バイナリカウンタの
並列出力の全部または一部がアップカウントとダウンカ
ウントの何れかを指定する極性を含む初期値として設定
され、その初期値の内容によってアップカウントとダウ
ンカウントのカウント方向が自動的に設定されるプリセ
ットが施され、プリセットした前記初期値が零になるま
でカウントすることを次回の前記第１入力パルス列信号
の入力前に終了することを可能とする周波数且つ固定周
期の第３入力パルス列信号に従って初期値が零となるま
で前記設定されたカウント方向へのカウント動作を行っ
て、前記第３入力パルス列信号のカウント値を前記第１
入力パルス列信号と前記第２入力パルス列信号の周期差
のずれに対応するカウント値の直列データとして出力す
る第２バイナリカウンタと；を備えたことを特徴とする
ものである。That is, the cycle comparison circuit of the first invention includes a first input pulse train signal as an input signal that is used as a reference of the first predetermined cycle;
Comparing a cycle between a second input pulse train signal as a cycle synchronization output of a second predetermined cycle of 1 / N of the first predetermined cycle based on the N frequency division cycle of the second input pulse train signal,
A period comparison circuit for detecting a deviation of a period difference between the first input pulse train signal and the second input pulse train signal in a digital PLL circuit not including a loop filter by detecting the period difference; The first
In response to the input of each pulse of the input pulse train signal, a first setting signal and a second setting signal having substantially the same time width are respectively arranged in this order in the vicinity of the rising edge and the falling edge within the pulse time width of each pulse. A setting signal generating circuit for forming and outputting the initial value; receiving the second setting signal and setting an initial value;
A first binary counter that performs one of an up-counting operation and a down-counting operation from the initial value while using the second input pulse train signal as a clock and performing N frequency division of the second input pulse train signal;
Upon receiving the first setting signal, all or a part of the parallel output of the first binary counter is set as an initial value including a polarity designating either an up-count or a down-count, and the up-count is performed according to the content of the initial value. And the counting direction of the down-counting is automatically set, and counting until the preset initial value becomes zero can be completed before the next input of the first input pulse train signal. The counting operation in the set counting direction is performed until the initial value becomes zero in accordance with the third input pulse train signal having a frequency and a fixed period, and the count value of the third input pulse train signal is changed to the first input pulse train.
A second binary counter that outputs as serial data of a count value corresponding to a shift in the cycle difference between the input pulse train signal and the second input pulse train signal.

第２の発明の位相比較回路は、第１の所定周期の基準
とする入力信号としての第１入力パルス列信号の位相
と、前記第１の所定周期の1/Nの第２の所定周期の位相
同期出力としての第２入力パルス列信号の位相とを前記
第２パルス列信号のＮ分周周期に基づいて比較し、その
位相差を検出することによりループフィルタを含まない
ディジタルPLL回路における前記第１入力パルス列信号
と第２入力パルス列信号間の位相差を求める位相比較回
路であって；この位相比較回路は、前記第１入力パルス
列信号の各パルスの入力に応答して前記各パルスのパル
ス時間幅におけるカウント動作を抑止する設定信号を形
成出力する設定信号発生回路と；所定の初期値からのア
ップカウント動作またはダウンカウント動作のいずれか
一方のカウント動作を前記第２入力パルス列信号をクロ
ックとして行いカウント値を並列出力する第１バイナリ
カウンタと；前記設定信号を受けて前記第１バイナリカ
ウンタの並列出力の全部または一部がアップカウントと
ダウンカウントの何れかを指定する極性を含む初期値と
して設定され、その初期値の内容によってアップカウン
トとダウンカウントのカウント方向が自動的に設定され
て前記初期値が零になるまでカウントすることを次回の
前記第１入力パルス列信号の入力前に終了することを可
能とする周波数且つ固定周期の第３入力パルス列信号に
従って初期値が零となるまで前記設定されたカウント方
向へのカウント動作を行って、前記第３入力パルス列信
号のカウント値を前記第１入力パルス列信号と前記第２
入力パルス列信号の位相差に対応するカウント値の直列
データとして出力する第２バイナリカウンタと；を備え
たことを特徴とするものである。A phase comparison circuit according to a second aspect of the present invention comprises: a phase of a first input pulse train signal as an input signal which is a reference of a first predetermined cycle; and a phase of a second predetermined cycle of 1 / N of the first predetermined cycle. The phase of the second input pulse train signal as a synchronous output is compared with the phase of the second pulse train signal based on the N frequency division cycle, and the phase difference is detected to detect the first input in the digital PLL circuit not including a loop filter. A phase comparison circuit for determining a phase difference between a pulse train signal and a second input pulse train signal; the phase comparison circuit responding to the input of each pulse of the first input pulse train signal in a pulse time width of each pulse; A setting signal generating circuit for forming and outputting a setting signal for inhibiting the count operation; and performing one of the up-count operation and the down-count operation from a predetermined initial value. A first binary counter which outputs a count value in parallel by using a two-input pulse train signal as a clock; and receiving the setting signal, all or a part of the parallel output of the first binary counter designates either an up-count or a down-count. The first input pulse train for the next time is to set the counting direction of up-counting and down-counting automatically according to the contents of the initial value and count until the initial value becomes zero. The counting operation in the set counting direction is performed until the initial value becomes zero in accordance with a third input pulse train signal having a frequency and a fixed period which enables the termination of the third input pulse train signal. Of the first input pulse train signal and the second
A second binary counter that outputs as serial data of a count value corresponding to the phase difference between the input pulse train signals.

（作用） 次に、前記の如く設定される本発明の周期比較回路及
び位相比較回路の作用を説明する。(Operation) Next, the operation of the period comparison circuit and the phase comparison circuit of the present invention set as described above will be described.

まず、第１発明の周期比較回路では、カウンタは第１
入力パルス列信号の各パルスの入力に応答して所定値に
セットされる。即ち、周期が検出される。そして、各パ
ルスの入力期間内第２入力パルス列信号に従ってその所
定値からの歩進動作を行う。その結果、第１入力パルス
列信号の１周期の期間内における当該カウンタのカウン
ト値は両入力パルス列信号間の周期差に関する情報を与
えることになる。そこで、カウンタが前記所定値にセッ
トされる前のカウント値を第１入力パルス列信号によっ
てレジスタに取り込み、それを直列信号として取り出す
ようにしてある。First, in the cycle comparison circuit of the first invention, the counter is the first comparator.
It is set to a predetermined value in response to the input of each pulse of the input pulse train signal. That is, the period is detected. Then, the stepping operation from the predetermined value is performed according to the second input pulse train signal within the input period of each pulse. As a result, the count value of the counter within one period of the first input pulse train signal gives information on the period difference between the two input pulse train signals. Therefore, the count value before the counter is set to the predetermined value is taken into the register by the first input pulse train signal, and is taken out as a serial signal.

この第１発明の周期比較回路は、具体的には例えば第
２発明の周期比較回路のように構成でき、この第２発明
の作用は次の通りである。The cycle comparison circuit of the first invention can be specifically configured as, for example, the cycle comparison circuit of the second invention. The operation of the second invention is as follows.

第１入力パルス列信号の周期と第２入力パルス列信号
の周期とは互い独立的に存在し、相互に生起関連性を持
つことは必要でない。いま、理解を容易にするため第２
入力パルス列信号は第１入力パルス列信号の周期の1/N
（Ｎ＝2ⁿ）の周期であるとする。また、第１バイナリカ
ウンタは初期値として“0"が設定されるアップカウンタ
であるとする。The period of the first input pulse train signal and the period of the second input pulse train signal exist independently of each other, and it is not necessary that they have an occurrence relationship with each other. Now, to make it easier to understand,
The input pulse train signal is 1 / N of the period of the first input pulse train signal
(N = 2 ⁿ ). It is also assumed that the first binary counter is an up counter to which "0" is set as an initial value.

第１バイナリカウンタは第１入力パルス列信号の１パ
ルスの入力に応答して初期値“0"が設定され、次の第１
入力パルス列信号の１パルスが入力するまでアップカウ
ント動作をする。すると、第１入力パルス列信号と第２
入力パルス列信号が正しく前記周期関係を保持している
場合には、第１入力パルス列信号の次の１パルスの入力
時における第１バイナリカウンタのカウント値（並列出
力値）はＮビットまで全て零となっているはずである。
また、例えば第１入力パルス列信号の周期が長い方へ変
化している場合には、第１バイナリカウンタは第１入力
パルス列信号の周期内でＮビットを越えてカウント動作
を継続することになり、第１入力パルス列信号の１パル
スの入力時の第１バイナリカウンタの並列出力値は、例
えばＮ＋１ビット目が“1"になっているはずである。逆
に、第１入力パルス列信号の周期が短い方へ変化してい
る場合には、第１バイナリカウンタがＮビットまでのカ
ウント動作を終了する以前に第１入力パルス列信号の次
の１入力パルスが入力するから、第１バイナリカウンタ
のＮビットまでの並列出力値は零ではないある値を示し
ているはずである。The first binary counter is set to an initial value “0” in response to the input of one pulse of the first input pulse train signal.
The up-count operation is performed until one pulse of the input pulse train signal is input. Then, the first input pulse train signal and the second
When the input pulse train signal correctly holds the above-mentioned periodic relationship, the count value (parallel output value) of the first binary counter at the time of input of the next one pulse of the first input pulse train signal is all zero up to N bits. Should be.
Further, for example, when the cycle of the first input pulse train signal changes to a longer one, the first binary counter continues the count operation beyond N bits within the cycle of the first input pulse train signal, The parallel output value of the first binary counter when one pulse of the first input pulse train signal is input should be, for example, "1" at the (N + 1) th bit. Conversely, if the period of the first input pulse train signal changes to a shorter one, the next one input pulse of the first input pulse train signal is generated before the first binary counter ends the counting operation up to N bits. From input, the parallel output values of the first binary counter up to N bits should indicate some non-zero value.

つまり、第１入力パルス列信号の１パルスの入力時に
おける第１バイナリカウンタの並列出力値は両入力パル
ス列信号間の周期差のずれ、換言すれば周期差比の変動
を示すのであり、この並列出力値の例えば全部が第２バ
イナリカウンタに初期設定される。同時に、第２バイナ
リカウンタでは、設定された初期値の内容に応じてカウ
ント方向が設定される。前記例で言えば設定された初期
値のＮ＋１ビット目が“1"のときはダウンカウント動作
をすべく設定され、この初期値が零となるまで第３パル
ス列信号に従ってダウンカウント動作を行うのである。In other words, the parallel output value of the first binary counter when one pulse of the first input pulse train signal is input indicates a shift in the period difference between the two input pulse train signals, in other words, a change in the period difference ratio. For example, all of the values are initialized in the second binary counter. At the same time, in the second binary counter, the counting direction is set according to the contents of the set initial value. In the above example, when the (N + 1) th bit of the set initial value is "1", the down-counting operation is set, and the down-counting operation is performed in accordance with the third pulse train signal until the initial value becomes zero. .

斯くして、第２バイナリカウンタの初期値が零となる
までに用いられた第３パルス列信号のパルス数が周期差
を与えることとなり、そのときのカウント方向が両入力
パルス列信号の周期の大小関係、つまり検出した周期差
の正負を示す極性符号を与えることとなる。In this way, the number of pulses of the third pulse train signal used until the initial value of the second binary counter becomes zero gives a period difference, and the counting direction at that time depends on the magnitude relationship between the periods of both input pulse train signals. That is, a polarity code indicating the sign of the detected period difference is given.

次に、第３発明の位相比較回路では、カウンタは第２
入力パルス列信号をクロックとして任意の初期値から歩
進動作を行う。そして、第１入力パルス列信号の各パル
スの入力タイミングでカウンタのカウント値をレジスタ
に取り込む。すると、レジスタの内容は両入力パルス列
信号間の位相差に関する情報を与えるから、それを直列
信号として取り出すようにしてある。Next, in the phase comparison circuit of the third invention, the counter is the second comparator.
The stepping operation is performed from an arbitrary initial value using the input pulse train signal as a clock. Then, the count value of the counter is taken into the register at the input timing of each pulse of the first input pulse train signal. Then, since the contents of the register give information on the phase difference between the two input pulse train signals, the information is taken out as a serial signal.

この第３発明の位相比較回路は、具体的には例えば第
４発明の位相比較回路のように構成でき、この第４発明
の作用は次の通りである。The phase comparison circuit of the third invention can be specifically configured, for example, like the phase comparison circuit of the fourth invention, and the operation of the fourth invention is as follows.

第１入力パルス列信号の位相と第２入力パルス列信号
の位相とは互いに独立的に存在し、相互に生起関連性を
持つことは必要でない。いま、理解を容易にするため第
２入力パルス列信号は第１入力パルス列信号を2^N（Ｎ＝
2ⁿ）逓倍したパルス列であるとする。また、第１バイナ
リカウンタは第２入力パルス列信号に従ってアップカウ
ント動作をするとする。The phase of the first input pulse train signal and the phase of the second input pulse train signal exist independently of each other, and it is not necessary that they have an occurrence relationship with each other. Now, in order to facilitate understanding, the second input pulse train signal is represented by 2 ^N (N =
2 ⁿ ) Assume a pulse train multiplied. It is also assumed that the first binary counter performs an up-count operation according to the second input pulse train signal.

第１バイナリカウンタのカウント値が第２パルス列信
号の位相値と一致しており、かつ、第１入力パルス列信
号と第２入力パルス列信号が正しく前記位相関係を保持
している場合には、第１入力パルス列信号の次の１パル
スの入力時における第１バイナリカウンタのカウント値
（並列出力値）はＮビットまで全て零となっているはず
である。また、例えば第１入力パルス列信号の位相が遅
れている場合には、第１バイナリカウンタは第１入力パ
ルス列信号の次の１パルスが入力するまでにＮビットを
越えてカウント動作を継続することになり、第１入力パ
ルス列信号の１パルスの入力時の第１バイナリカウンタ
の並列出力値は、例えばＮビット目が“0"になっている
はずである。逆に、第１パルス列信号の位相が進んでい
る場合には、第１バイナリカウンタがＮビットまでのカ
ウント動作を終了する以前に第１入力パルス列信号の次
の１パルスが入力するから、第１バイナリカウンタのＮ
ビットまでの並列出力値は零ではないある値を示してい
るはずである。If the count value of the first binary counter matches the phase value of the second pulse train signal, and if the first input pulse train signal and the second input pulse train signal hold the phase relationship correctly, the first The count value (parallel output value) of the first binary counter at the time of input of the next one pulse of the input pulse train signal should be all zero up to N bits. Further, for example, when the phase of the first input pulse train signal is delayed, the first binary counter continues counting over N bits until the next pulse of the first input pulse train signal is input. That is, the parallel output value of the first binary counter at the time of inputting one pulse of the first input pulse train signal should be, for example, "0" at the Nth bit. Conversely, if the phase of the first pulse train signal is advanced, the next pulse of the first input pulse train signal is input before the first binary counter finishes the counting operation up to N bits. N for binary counter
Parallel output values up to a bit should indicate some non-zero value.

つまり、第１入力パルス列信号の１パルスの入力時に
おける第１バイナリカウンタの並列出力値は両入力パル
ス列信号間の位相差を示すのであり、この並列出力値の
例えば全部が第２バイナリカウンタに初期設定される。
同時に、第２バイナリカウンタでは、設定された初期値
の内容に応じてカウント方向が設定される。前記例で言
えば設定された初期値のＮビット目が“0"のときはダウ
ンカウント動作をすべく設定され、この初期値が零とな
るまで第３パルス列信号に従ってダウンカウント動作を
行うのである。That is, the parallel output value of the first binary counter at the time of input of one pulse of the first input pulse train signal indicates the phase difference between both input pulse train signals. For example, all of the parallel output values are initially stored in the second binary counter. Is set.
At the same time, in the second binary counter, the counting direction is set according to the contents of the set initial value. In the above example, when the N-th bit of the set initial value is "0", the down-counting operation is set, and the down-counting operation is performed according to the third pulse train signal until the initial value becomes zero. .

斯くして、第２バイナリカウンタの初期値が零となる
までに用いられた第３パルス列信号のパルス数が位相差
を与えることとなり、そのときのカウント方向が両入力
パルス列信号の位相関係、つまり検出した位相差の正負
（位相の進遅）を示す極性符号を与えることとなる。
尚、上述した第１バイナリカウンタにおいては、カウン
ト処理において、第２入力パルス列信号の1/N分周化が
バイナリカウントプロセスそれ自体を通じて併行して進
行する。Thus, the number of pulses of the third pulse train signal used until the initial value of the second binary counter becomes zero gives a phase difference, and the counting direction at that time is the phase relationship between both input pulse train signals, that is, A polarity code indicating the sign of the detected phase difference (advance / delay of the phase) will be given.
In the first binary counter described above, in the counting process, the 1 / N frequency division of the second input pulse train signal proceeds in parallel through the binary count process itself.

以上説明したように、本発明の周期比較回路及び位相
比較回路によれば、第１及び第３の発明のように基本的
にはカウンタとレジスタ及び並直列変換器という簡素な
回路構成で２入力の周期差検出及び位相差検出を高速に
なし得る。そして、より具体化した第２発明の周期比較
回路によれば、第１入力パルス列信号の入力時に、まず
第２バイナリカウンタに第１バイナリカウンタの並列出
力値の全部又は一部を初期設定し、次いで第１バイナリ
カウンタを初期設定することを第１入力パルス列信号の
各パルスの入力の毎に行うようにしたので、また第４発
明の位相比較回路によれば、第１入力パルス列信号の入
力時に、第２バイナリカウンタに第１バイナリカウンタ
の並列出力値の全部又は一部を初期設定することを第１
入力パルス列信号の各パルスの入力の毎に行うようにし
たので、第２バイナリカウンタから第１入力パルス列信
号と第２入力パルス列信号間の周期差のずれ及び位相差
とその極性を得ることができる。As described above, according to the period comparison circuit and the phase comparison circuit of the present invention, basically, as in the first and third inventions, a two-input circuit has a simple circuit configuration including a counter, a register, and a parallel / serial converter. Can be detected at high speed. According to the more specific period comparison circuit of the second invention, when the first input pulse train signal is input, first, all or part of the parallel output value of the first binary counter is initially set in the second binary counter, Then, the first binary counter is initialized every time each pulse of the first input pulse train signal is input, and according to the phase comparison circuit of the fourth invention, when the first input pulse train signal is input, Setting all or part of the parallel output value of the first binary counter to the second binary counter as the first.
Since it is performed every time each pulse of the input pulse train signal is input, it is possible to obtain the shift of the period difference and the phase difference between the first input pulse train signal and the second input pulse train signal and the polarity thereof from the second binary counter. .

斯くして、本発明によれば、ループフィルタを実体と
して含まない位相同期回路を構成し複雑化させることな
く実現できる効果がある。Thus, according to the present invention, there is an effect that a phase locked loop circuit not including a loop filter as a substance can be configured and realized without complicating the present invention.

（実施例） 以下、本発明の実施例を図面を参照して説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第１図は、本発明の周期比較回路（周期比較器）及び
位相比較回路（位相比較器）を用いた位相同期回路を示
す。これは第９図に示す位相同期回路をディジタル論理
回路で構成してものである。FIG. 1 shows a phase synchronization circuit using a period comparison circuit (period comparator) and a phase comparison circuit (phase comparator) of the present invention. This is because the phase synchronization circuit shown in FIG. 9 is constituted by a digital logic circuit.

第１図において、は本発明の周期比較回路たる周期
比較器、はα倍器、はアップダウンカウンタ、は
設定値変換器、は分周器、は本発明の位相比較回路
たる位相比較器、はβ倍器、はアップダウンカウン
タ、はディジタル制御発振器、は分周器、は固定
クロック発生器である。In FIG. 1, is a period comparator which is a period comparison circuit of the present invention, is an α multiplier, is an up / down counter, is a set value converter, is a frequency divider, is a phase comparator which is a phase comparison circuit of the present invention, Is a β multiplier, is an up / down counter, is a digitally controlled oscillator, is a frequency divider, and is a fixed clock generator.

ここに、周期比較器は、第１発明では例えば第２図
に示すように、カウント（ａ）とレジスタ（ｂ）と並直
列変換器（ｃ）とで構成され、これを具体化した第２発
明では例えば第５図に示すように構成される。また、位
相比較器は、第３発明では例えば第３図に示すよう
に、カウンタ（ｄ）とレジスタ（ｅ）と並直列変換器
（ｇ）とで構成され、これは具体化した第４発明では例
えば第７図に示すように構成される。第５図及び第７図
に示すものは後述するとして、以下、第１図乃至第３図
を参照してこの位相同期回路の動作を第９図と関連付け
て説明する。Here, in the first invention, for example, as shown in FIG. 2, the period comparator is composed of a count (a), a register (b), and a parallel / serial converter (c). In the invention, for example, it is configured as shown in FIG. In the third invention, the phase comparator comprises a counter (d), a register (e) and a parallel-to-serial converter (g) as shown in FIG. 3, for example. Then, for example, it is configured as shown in FIG. The operation shown in FIGS. 5 and 7 will be described later with reference to FIGS. 1 to 3, and the operation of the phase locked loop circuit will be described with reference to FIG.

入力信号（第１入力パルス列信号）は時刻X_i（ｉ＝0,
1,2,…）で生起するパルスのパルス列からなり、その周
期x_iは、 x_i＝X_i−X_i-1 …………（８） となる。この入力パルス列は周期比較器の一方の入力
と位相比較器の一方の入力とにそれぞれ印加される。
そして、周期比較器の他方の入力には設定値変換器
の出力が分周器（この分周器の入力が周期比較回路
における周期同期信号としての第２入力パルス列信号で
ある）を介して供給され、また位相比較器の他方の入
力にはディジタル制御発振器の入力が位相比較回路に
おける位相同期信号としての分周器（この分周器の
出力が第２入力パルス列信号である）を介して供給され
る。The input signal (first input pulse train signal) is at time X _i (i = 0,
1,2, ...) consists of a pulse train of pulses occurring at, the period x _i becomes _{x i = X i -X i-} 1 ............ (8). This input pulse train is applied to one input of the period comparator and one input of the phase comparator.
The output of the set value converter is supplied to the other input of the cycle comparator via a frequency divider (the input of the frequency divider is a second input pulse train signal as a cycle synchronization signal in the cycle comparator). The input of the digitally controlled oscillator is supplied to the other input of the phase comparator via a frequency divider (the output of this frequency divider is a second input pulse train signal) as a phase synchronization signal in the phase comparator. Is done.

設定値変換器とディジタル制御発振器は例えばレ
ートマルチプライヤからなり、このレートマルチプライ
ヤには固定クロック発生器が発生する一定周波数ｆ
（H_z）のクロックが動作クロックとして供給される。周
知にように、レートマルチプライヤは、入力クロックの
周波数をｆ（H_z）、出力クロックの周波数をｆ′
（H_z）、レート入力のビット数をｎ、設定値をＡ（10進
数）とすると、 となり、出力クロックの周波数ｆ′が設定値Ａに応じて
変化するものである。このとき、出力クロックのパルス
間隔は入力の間引きによる、いわゆる歯抜けのため等間
隔とはならない。分周器、同は、分周処理を通じ
て、周期比較器と位相比較器とに等間隔な比較パル
スが供給されるように動作する。ここに、設定値Ａは、
設定値変換器ではアップダウンカウンタの出力
（A_i）であり、またディジタル制御発振器ではアップ
ダウンカウンタの出力（B_i）である。The set value converter and the digitally controlled oscillator comprise, for example, a rate multiplier, which has a constant frequency f generated by a fixed clock generator.
The clock of (H _z ) is supplied as an operation clock. As is well known, the rate multiplier sets the frequency of the input clock to f (H _z ) and the frequency of the output clock to f ′.
(H _z ), the number of bits of the rate input is n, and the set value is A (decimal), The frequency f ′ of the output clock changes according to the set value A. At this time, the pulse intervals of the output clock are not equal due to so-called tooth skipping due to thinning of the input. The frequency divider operates so as to supply equally-spaced comparison pulses to the period comparator and the phase comparator through frequency division processing. Here, the set value A is
In the set value converter, this is the output (A _i ) of the up / down counter, and in the digitally controlled oscillator, it is the output (B _i ) of the up / down counter.

まず、周期比較器の後段からこれを一巡するループ
では次の動作を行う。入力パルス列が例えば正極性のも
のだとすると、周期比較器では、カウンタ（ａ）は各
パルスの前縁で“0"にセットされ、その後次のパルスが
入力するまでの期間（即ち周期X_iの期間）、分周器の
出力パルス列をクロックとして歩進動作をし、そのカウ
ント値をレジスタ（ｂ）へ並列出力する。ここに、分周
器の出力パルス列の周期y_iは、分周比をＮ、設定値変
換器の入力クロックの周期をτ（τ＝1/f）とする
と、 y_i＝Ｎ・τ/Ai …………（10） である。また、レジスタ（ｂ）は入力パルス列の各パル
スの前縁でカウンタ（ａ）の並列出力値（これは周期差
x_i−y_iを示すディジタル量である）をラッチし（即ち周
期差を検出し）、それを並直列変換器（ｃ）へ保持出力
する。その結果、並直列変換器（ｃ）からα倍器へ周
期差x_i−y_i（つまり、極性も含む周期差である）を示す
直列ディジタル信号が出力される。First, the following operation is performed in a loop that loops from the stage following the period comparator. Assuming that the input pulse train has, for example, a positive polarity, in the period comparator, the counter (a) is set to “0” at the leading edge of each pulse, and thereafter, the period until the next pulse is input (that is, the period of the period Xi ₎ ), A step operation is performed using the output pulse train of the frequency divider as a clock, and the count value is output in parallel to the register (b). Here, as for the cycle y _i of the output pulse train of the frequency divider, assuming that the frequency division ratio is N and the cycle of the input clock of the set value converter is τ (τ = 1 / f), y _i = N · τ / Ai ………… (10) The register (b) stores the parallel output value of the counter (a) at the leading edge of each pulse of the input pulse train (this
(i.e., a digital quantity indicating x _i -y _i ) is latched (that is, a period difference is detected), and the latched value is output to the parallel-serial converter (c). As a result, a serial digital signal indicating the period difference x _i -y _i (that is, the period difference including the polarity) is output from the parallel-serial converter (c) to the α multiplier.

α倍器では、入力した周期差x_i−y_iを示す直列ディ
ジタル信号をα（０＜α≦１）倍した所定パルス数から
なる信号α（x_i−y_i）を形成し、それをアップダウンカ
ウンタへ出力する。The α multiplier forms a signal α (x _i −y _i ) consisting of a predetermined number of pulses obtained by multiplying the input serial digital signal indicating the period difference x _i −y _i by α (0 <α ≦ 1), and Output to the up / down counter.

アップダウンカウンタでは、入力した信号α（x_i−
y_i）の内容がy_i＞x_iのときはアップカウント動作をし、
またy_i＜x_iのときはダウンカウント動作をし、積分値で
あるカウント値A_i（０＜A_i≦１）を設定値変換器のレ
ート入力へ出力するとともに、アップダウンカウンタ
のセット入力SETへ出力する。ここに、レート入力A_iは
設定値変換器の出力クロックの周期を制御するディジ
タル量である。設定値変換器では入力と出力間で情報
の種類が変化しているのではなく情報の量としての周波
数がレート入力A_iに対応して変化し、アップダウンカウ
ンタの出力である「周期を比較するための信号（周期
比較信号）」としてのレート入力A_iが並列信号であるの
で、出力を周期比較器での周期比較に都合の良い直列
信号に変換しているのである。即ち、アップダウンカウ
ンタは周期比較信号発生手段を構成しているのであ
る。なお、レート入力A_iは、 A_i＝A_i-1＋α（x_i−y_i） …………（11） である。In the up / down counter, the input signal α (x _i −
When the content of y _i ) is y _i > x _i , an up-count operation is performed,
When y _i <x _i, a down-counting operation is performed, a count value A _i (0 <A _i ≦ 1), which is an integral value, is output to a rate input of a set value converter, and a set input of an up-down counter is set. Output to SET. Here, the rate input _Ai is a digital quantity for controlling the cycle of the output clock of the set value converter. The set value converter varies in response to the frequency rate input A _i as the amount of information rather than the type of information has changed between input and output, compares the "period which is the output of the up-down counter since rate input a _i as a signal (period comparison signal) "to is a parallel signal, with each other to convert the convenient serial signal output to the period comparator in period comparator. That is, the up / down counter constitutes a period comparison signal generating means. Note that rate input A _i is _{A i = A i-1 +} α (x i -y i) ............ (11).

このようにして、設定値変換器はレート入力A_iの値
に応じた割合でその入力クロックの周波数を減じたクロ
ックを出力し、この出力クロックをＮ分周した周期y_iの
パルス列と周期x_iの入力パルス列との周期を比較し、周
期差x_i−y_iに追従して設定値変換器のレート入力A_iを
制御することにより、周期y_iを周期x_iに収束させるので
ある。In this way, the set value converter outputs a clock in which the frequency of the input clock is reduced at a rate corresponding to the value of the rate input A _i , and a pulse train having a period y _i obtained by dividing this output clock by N and a period x _The period y _i is converged to the period x _i by comparing the period of the _{i with} the input pulse train and controlling the rate input A _i of the set value converter following the period difference x _i −y _i .

次いで、位相比較器後段からこれを一巡するループ
では次の動作を行う。位相比較器では、カウンタ
（ｄ）は分周器の出力パルス列をクロックとして歩進
動作をし、値“0"から所定値までを繰り返し計数する巡
回カウンタであり、そのカウント値はレジスタ（ｅ）へ
並列出力される。ここに、分周器の出力パルス列は、
分周比をＮ、ディジタル制御発振器の入力クロックの
周期をτ（τ＝1/f）とすると、その周期z_iが、 Z_i＝Ｎ・τ／B_i …………（12） であり、また位相Z_iが、 である。従って、周期z_iは、 z_i＝Z_i−Z_i-1 …………（14） となる。レジスタ（ｅ）は入力パルス列の各パルスの入
力に応答してカウンタ（ｄ）が並列出力するカウント値
をラッチし、それを並直列変換器（ｇ）へ出力する。例
えば、カウンタ（ｄ）が値“0"から“M"まで繰り返し計
数するものとし、カウンタ（ｄ）が値“M"をカウント出
力するときの分周器の出力パルス列の該当パルスの時
刻（即ち位相）をZ_i，Z_i+1，Z_i+2，…とし、これらは入
力パルス列の生起時刻（即ち位相）X_i，X_i+1，X_i+2，…
の対応するものと同相であるとすれば、レジスタ（ｅ）
のラッチ出力の内容が値“M"であるときは位相差“0"を
意味し、ラッチ出力の内容が値“M"の前後の所定値であ
るときはそれは所定の位相差X_i−Z_iを示すディジタル量
であるということになる。この位相差X_i−Z_iを示す並列
ディジタル信号は並直列変換器（ｇ）で直列ディジタル
信号へ変換され、さらにβ倍器でβ（０＜β≦１）倍
され所定パルス数からなる信号β（X_i−Z_i）となりアッ
プダウンカウンタへ入力する。Next, the following operation is performed in a loop that loops from the stage after the phase comparator. In the phase comparator, the counter (d) is a cyclic counter that performs a stepping operation using the output pulse train of the frequency divider as a clock and repeatedly counts from a value “0” to a predetermined value, and the count value is stored in the register (e). Are output in parallel. Here, the output pulse train of the frequency divider is
Assuming that the frequency division ratio is N and the period of the input clock of the digitally controlled oscillator is τ (τ = 1 / f), the period z _i is Z _i = N · τ / B _i (12) , And the phase Z _i It is. Therefore, the cycle z _i is as follows: z _i = Z _i −Z _i−1 (14) The register (e) latches the count value output in parallel by the counter (d) in response to the input of each pulse of the input pulse train, and outputs it to the parallel-serial converter (g). For example, it is assumed that the counter (d) counts repeatedly from the value “0” to “M”, and the time of the corresponding pulse of the output pulse train of the frequency divider when the counter (d) counts and outputs the value “M” (ie, ), Z _i , Z _{i + 1} , Z _{i + 2} ,..., Which are the occurrence times (i.e., phases) X _i , X _{i + 1} , X _{i + 2} ,.
Is in phase with the corresponding one of register (e)
Phase difference X _i -Z when the contents of the latch output is the value "M" denotes a phase difference "0", when the contents of the latch output is a predetermined value before and after the value "M" is it a predetermined _It is a digital quantity indicating _i . The parallel digital signal indicating the phase difference X _i -Z _i is converted into a serial digital signal by a parallel / serial converter (g), and further multiplied by β (0 <β ≦ 1) by a β multiplier, and a signal having a predetermined number of pulses β (X _i −Z _i ) and input to the up / down counter.

アップダウンカウンタは、セット入力SETに印加さ
れる設定値A_iをセットするとともに、入力された信号β
（X_i−Z_i）の内容が位相Z_iの位相X_iに対する遅相を示す
ときは設定値A_i（A_i＝A_i-1＋α（x_i−y_i））からアップ
カウント動作をし、逆に進相を示すときはダウンカウン
ト動作をし、そのカウント値B_i（B_i＝A_i-1＋β（X_i−
Z_i））をディジタル制御発振器のレート入力へ出力す
る。即ち、アップダウンカウンタは加算手段を構成す
る。ここに、レート入力B_iはディジタル制御発振器の
出力パルス列の周期および位相を制御するディジタル量
である。Up-down counter is adapted to set the set values A _i which are applied to the set input SET, the signal β inputted
When the content of (X _i −Z _i ) indicates the delay of the phase Z _i with respect to the phase X _{i, the} up-count operation is performed from the set value A _i (A _i = A _i−1 + α (x _i −y _i )). On the contrary, when the phase is advanced, a down count operation is performed, and the count value B _i (B _i = A _i−1 + β (X _i −
Z _i )) is output to the rate input of the digitally controlled oscillator. That is, the up / down counter constitutes adding means. Here, the rate input _Bi is a digital quantity for controlling the period and phase of the output pulse train of the digitally controlled oscillator.

このようにして、ディジタル制御発振器はレート入
力B_iで設定された周期および位相の出力パルス列を発生
し、その出力パルス列をＮ分周した周期z_iのパルス位相
Z_iと入力パルス列のパルス位相X_iとを比較し、位相差X_i
−Z_iに追従して同期周期A_jを補正した値B_i+1（B_i+1＝A_j
＋β（X_i−Z_i））をレート入力に設定することで位相Z_i
を位相X_iに収束させるのである。In this way, the digitally controlled oscillator generates an output pulse train having a cycle and a phase set by the rate input B _i , and generates a pulse phase having a cycle z _i obtained by dividing the output pulse train by N.
Z _i is compared with the pulse phase X _i of the input pulse train, and the phase difference X _i
The value B _{i + 1} (B _{i + 1} = A _{j) obtained} by correcting the synchronization period A _j following −Z _i
+ Β (X _i −Z _i )) to set the phase Z _i
The is the converging phase X _i.

なお、同期周期A_jは位相差の補正が実行される時点で
のものであって、当該ディジタルPLLが同期状態ではｉ
＝ｊであり、非同期状態ではｉ≠ｊである。Note that the synchronization cycle A _j is the time when the phase difference is corrected, and when the digital PLL is in the synchronization state, i.
= J, and i ≠ j in the asynchronous state.

以上説明した位相同期回路（ディジタルPLL）の動作
特性の一例を第４図に示す。第４図は人工衛星の搭載す
る地球局と交信用のアンテナを地球に指向させるため、
太陽センサ出力を利用してアンテナを指向させるための
回路に含むPLL回路の場合を例とする計算機シミュレー
ション結果を示すが、α＝0.05、β＝１、ディジタル制
御発振器の初期自走発振周波数として分周期の出力
パルス列の周波数が1/3Hzである場合の周波数1/2Hzの入
力パルス列に対する応答過程を示している。第４図に示
すように、位相差X_i−Z_iはサイクルスリップを続けた
後、即ちフリッカ過程後、周期差（定常周期偏差）x_i−
y_iがある値以下になるとロックインレンジに投入され、
以後同期状態が保持されることが理解できる。FIG. 4 shows an example of the operation characteristics of the phase locked loop circuit (digital PLL) described above. Fig. 4 shows the antenna for communication with the earth station on which the satellite is mounted.
A computer simulation result of a PLL circuit included in a circuit for directing an antenna using the output of a sun sensor is shown as an example. Α = 0.05, β = 1, and the initial free-running oscillation frequency of a digitally controlled oscillator 9 shows a response process to an input pulse train having a frequency of 1/2 Hz when the frequency of a periodic output pulse train is 1/3 Hz. As shown in Figure 4, the phase difference X _i -Z after _i is the continued cycle slip, i.e. after the flicker process period difference (constant cycle deviation) x _i -
When y _i falls below a certain value, it enters the lock-in range,
It can be understood that the synchronization state is maintained thereafter.

なお、第４図に示す動作特性の測定条件は、例えば回
転する人工衛星の側壁に取り付けた太陽センサからこの
人工衛星のスピン運動と同期する信号を生成するとき、
当初20rpmで回転していた人工衛星がその回転速度を30r
pmに増加した場合に相当するものである。The measurement conditions of the operating characteristics shown in FIG. 4 are, for example, when a signal synchronized with the spin motion of this artificial satellite is generated from a sun sensor attached to the side wall of the rotating artificial satellite.
An artificial satellite that was rotating at 20 rpm initially increased its rotation speed to 30 r
This is equivalent to an increase to pm.

次に、より具体化した本発明の周期比較回路及び位相
比較回路の一例を説明する。Next, a more specific example of the period comparison circuit and the phase comparison circuit of the present invention will be described.

第５図は第２発明の一実施例に係る周期比較回路を示
す。第５図において、１は入力端子であり、この入力端
子１には第１入力パルス列信号ａが印加される。この第
１入力パルス列信号ａは周期が例えば３秒程度の適宜パ
ルス幅のパルス列信号である。FIG. 5 shows a period comparison circuit according to one embodiment of the second invention. In FIG. 5, reference numeral 1 denotes an input terminal to which a first input pulse train signal a is applied. The first input pulse train signal a is a pulse train signal having an appropriate pulse width with a period of, for example, about 3 seconds.

第６図（ａ）では１個のパルスを示してある。この第
１入力パルス列信号ａは単段モノマルチバイブレータ
（以下、単に「単段モノマルチ」）２と設定信号発生回
路３とへ入力する。FIG. 6 (a) shows one pulse. The first input pulse train signal a is input to a single-stage monomultivibrator (hereinafter, simply referred to as “single-stage monomulti”) 2 and a setting signal generation circuit 3.

単段モノマルチ２は、本実施例ではデュアルタイプCD
4098Bの1/2回路で構成してある。プラス（＋）トリガ端
子に第１入力パルス列信号ａが印加され、マイナス
（−）トリガ端子に電源V_DDが印加される。その結果、
この単段モノマルチ２のＱ出力および出力には第１入
力パルス列信号ａの立ち上がり時点から所定幅のパルス
信号が送出される（第６図（ｂ）（ｃ））。出力は禁
止信号ｃとしてゲート回路５と同８に印加される。ま
た、Ｑ出力は禁止信号ｂとして第１バイナリカウンタ６
の初段のカウンタ6aの▲▼（Carry In）端子に印加
される。なお、このＱ出力は実質的な働きをしていない
ので、カウンタ6aの▲▼端子はアースに直接接続し
ても良い。The single-stage mono multi 2 is a dual type CD in this embodiment.
It consists of 4098B 1/2 circuits. The first input pulse train signal a is applied to the plus (+) trigger terminal, and the power supply _VDD is applied to the minus (-) trigger terminal. as a result,
A pulse signal having a predetermined width is sent to the Q output and the output of the single-stage mono-multi 2 from the time when the first input pulse train signal a rises (FIGS. 6B and 6C). The output is applied to the gate circuits 5 and 8 as a prohibition signal c. The Q output is used as the inhibit signal b as the first binary counter 6.
Is applied to the ▲ ▼ (Carry In) terminal of the first stage counter 6a. Since the Q output does not substantially function, the ▲ ▼ terminal of the counter 6a may be directly connected to the ground.

設定信号発生回路３は、３個のモノマルチを縦続接続
したもので、本実施例では、単段モノマルチ２と同様に
CD4098Bの1/2回路の３個で構成してある。初段モノマル
チ3aはプラス（＋）トリガ端子に第１入力パルス列信号
ａが印加され、マイナス（−）トリガ端子は電源V_DDが
印加される。その結果、この初段モノマルチ3aのＱ出力
には第１入力パルス列信号ａの立ち上がり時点から所定
幅のパルス信号が送出される（第６図（ｆ））。また、
中段モノマルチ3bおよび終段モノマルチ3cはプラス
（＋）トリガ端子が接地され、マイナス（−）トリガ端
子に前段モノマルチのＱ出力が印加される。その結果、
第６図（ｇ）（ｈ）に示すように、前段モノマルチのＱ
出力の立ち下がり時点から所定幅のパルス信号がそれぞ
れのＱ出力に送出される。これら３つのＱ出力たるパル
ス信号は略等幅のものからなり、全体の時間幅は単段モ
ノマルチ２の出力パルス信号のパルス幅内に納まるよう
に時定数を設定してある。そして、初段モノマルチ3aの
Ｑ出力は第１設定信号ｆとして第２バイナリカウンタ９
のPE（Preset Enable）端子に印加され、終段モノマル
チ3cのＱ出力は第２設定信号ｈとして第１バイナリカウ
ンタ６のPE端子に印加される。The setting signal generating circuit 3 is formed by connecting three mono-multis in cascade, and in this embodiment, like the single-stage mono-multi 2,
It is composed of three CD4098B 1/2 circuits. In the first-stage mono multi 3a, a first input pulse train signal a is applied to a plus (+) trigger terminal, and a power supply _VDD is applied to a minus (-) trigger terminal. As a result, a pulse signal having a predetermined width is transmitted to the Q output of the first-stage mono-multi 3a from the time when the first input pulse train signal a rises (FIG. 6 (f)). Also,
The plus (+) trigger terminal of the middle mono-multi 3b and the last mono-multi 3c is grounded, and the Q output of the preceding mono-multi is applied to the minus (-) trigger terminal. as a result,
As shown in FIGS. 6 (g) and 6 (h), the Q of the preceding mono-multi
A pulse signal having a predetermined width is sent to each Q output from the time when the output falls. These three Q output pulse signals are of substantially equal width, and the time constant is set so that the entire time width falls within the pulse width of the output pulse signal of the single-stage monomulti 2. The Q output of the first-stage monomulti 3a is used as the first setting signal f as the second binary counter 9a.
And the Q output of the final stage monomulti 3c is applied to the PE terminal of the first binary counter 6 as a second setting signal h.

また、４は入力端子であり、この入力端子４には第２
入力パルス列信号ｄが印加される。この第２入力パルス
列信号ｄは、第１入力パルス列信号ａと無関係に発生す
る信号で良いが、本実施例では第１入力パルス列信号ａ
を2²⁰逓倍した周期のパルス列信号である（第６図
（ｄ））。この第２入力パルス列信号ｄはゲート回路５
の他方の入力となる。その結果、ゲート回路５の出力ｅ
は、第６図（ｅ）に示すように、禁止信号ｃのパルス幅
の区間内歯抜けとなったパルス列信号となる。これは第
１バイナリカウンタ６のCL（CLock）端子に印加され
る。Reference numeral 4 denotes an input terminal.
An input pulse train signal d is applied. The second input pulse train signal d may be a signal generated independently of the first input pulse train signal a, but in the present embodiment, the first input pulse train signal a
Which is a pulse train signal 2 ²⁰ obtained by multiplying the period (Figure 6 (d)). The second input pulse train signal d is supplied to the gate circuit 5
Is the other input. As a result, the output e of the gate circuit 5
Is a pulse train signal with missing teeth in the section of the pulse width of the prohibition signal c, as shown in FIG. 6 (e). This is applied to the CL (CLock) terminal of the first binary counter 6.

第１バイナリカウンタ６は、４ビットのカウンタ（CD
4029B）の６個（6a〜6f）を縦続接続したもので、U/D
（Up/Down）端子およびB/D（Binary/Decade）端子に電
源V_DDを印加し、バイナリアップカウンタとして動作す
るようにしてある。J1〜J4はプリセット用のJAM端子で
あって、初段のカウンタ6aのJ1が“1"に設定される他
は、全て“0"に設定してある。即ち、第２設定信号ｈを
受けて、この第１バイナリカウンタ６は初期値［0000
1］_HEXに設定される。この第１バイナリカウンタ６は、
前記カウンタ（ａ）に対応するものであり、且つバイナ
リカウント動作それ自体に前述した1/N分周が含まれ
る。The first binary counter 6 is a 4-bit counter (CD
4029B) in cascade connection (6a-6f), U / D
A power supply V _DD is applied to the (Up / Down) terminal and the B / D (Binary / Decade) terminal to operate as a binary up counter. J1 to J4 are preset JAM terminals, all of which are set to "0" except that J1 of the first stage counter 6a is set to "1". That is, upon receiving the second setting signal h, the first binary counter 6 sets the initial value [0000]
1] Set to _HEX . This first binary counter 6
The counter corresponds to the counter (a), and the binary count operation itself includes the aforementioned 1 / N frequency division.

入力端子13には第３入力パルス列信号ｊ（第６図
（ｊ））が印加されるが、これは本実施例では524,288H
zの固定矩形波信号である。この第３入力パルス列信号
ｊはゲート回路８を介して第２バイナリカウンタ９のCL
端子に印加される（第６図（ｌ））。A third input pulse train signal j (FIG. 6 (j)) is applied to the input terminal 13, which is 524,288H in this embodiment.
This is a fixed rectangular wave signal of z. The third input pulse train signal j is supplied to the CL of the second binary counter 9 through the gate circuit 8.
It is applied to the terminal (FIG. 6 (l)).

そして、第２バイナリカウンタ９は、第１バイナリカ
ウンタ６と同様に、４ビットのカウンタ（CD4029B）の
６個（9a〜9f）を縦続接続したもので、B/D端子に電源V
_DDを印加してバイナリカウンタとして動作するようにし
てある。J1〜J4の各端子は第１バイナリカウンタ６の対
応する並列出力端子（Q1〜Q4）に接続してある。つま
り、初期値は第１バイナリカウンタ６の並列出力の全て
で構成されることになる。また、５段目のカウンタ9eの
▲▼（Carry Out）端子は終段のカウンタ9fの▲
▼端子に接続されるが、ここに出力されるキャリーア
ウト信号ｋ（第６図（ｋ））はRCの時定数回路を介して
ゲート回路８の１つの入力端にゲート信号として供給さ
れる。その結果、ゲート回路８の出力には、禁止信号ｃ
の立ち上がり時点からゲート信号ｋの立ち下がり時点の
期間内において第３パルス列信号ｊの所定数パルスが現
れる（第６図（ｌ））。これがCL端子に印加されるとと
もに、出力端子10から周期パルス列信号ｌ（第６図
（ｌ））として出力されるようになっている。そして、
終段のカウンタ9fの第１ビット目の出力端子Q1の出力は
インバータ12を介して各カウンタ（9a〜9f）のU/D端子
に印加されるとともに、出力端子11から外部へ出力され
る。即ち、インバータ12の出力はカウント方向を規定
し、これが“1"のときはアップカウント動作を行い、ま
た“0"のときはダウンカウント動作を行うことになる。
これは第２バイナリカウンタ９がアップ／ダウンカウン
タであることを示すものである。この第２バイナリカウ
ンタは前記レジスタ（ｂ）及び並直列変換器（ｃ）に対
応するものである。Similarly to the first binary counter 6, the second binary counter 9 is a cascade connection of six 4-bit counters (CD4029B) (9a to 9f).
_It operates as a binary counter by applying _DD . The terminals J1 to J4 are connected to the corresponding parallel output terminals (Q1 to Q4) of the first binary counter 6. That is, the initial value is composed of all the parallel outputs of the first binary counter 6. The ▲ ▼ (Carry Out) terminal of the fifth stage counter 9e is connected to the ▲ terminal of the final stage counter 9f.
Although connected to the terminal, the carry-out signal k (FIG. 6 (k)) output here is supplied as a gate signal to one input terminal of the gate circuit 8 via an RC time constant circuit. As a result, the output of the gate circuit 8 includes the inhibit signal c
A predetermined number of pulses of the third pulse train signal j appear in the period from the rise of the gate signal k to the fall of the gate signal k (FIG. 6 (l)). This is applied to the CL terminal and output from the output terminal 10 as a periodic pulse train signal 1 (FIG. 6 (l)). And
The output of the output terminal Q1 of the first bit of the counter 9f at the final stage is applied to the U / D terminals of the counters (9a to 9f) via the inverter 12 and is output from the output terminal 11 to the outside. That is, the output of the inverter 12 defines the counting direction. When this is "1", the up-counting operation is performed, and when it is "0", the down-counting operation is performed.
This indicates that the second binary counter 9 is an up / down counter. This second binary counter corresponds to the register (b) and the parallel / serial converter (c).

以上の構成において、第１バイナリカウンタ６と第２
バイナリカウンタ９は共に24ビットであるが、実質的に
機能しているのは終段カウンタの第１ビット目までの都
合21ビットである。第２入力パルス列信号ｄは第１入力
パルス列信号ａを2²⁰逓倍したものであるから、第１バ
イナリカウンタ６として必要なビット数は20ビットであ
るが、第２バイナリカウンタ９のアップ／ダウン制御の
ために＋１ビット追加したものである。In the above configuration, the first binary counter 6 and the second
Each of the binary counters 9 is 24 bits, but the one that functions substantially is 21 bits up to the first bit of the final stage counter. Since the second input pulse train signal d is obtained by 2 ²⁰ multiplies the first input pulse train signal a, the number of bits required as the first binary counter 6 is a 20-bit up / down control of the second binary counter 9 For this reason, +1 bit is added.

第１入力パルス列信号ａの１パルスが入力すると、禁
止信号ｃが発生するとともに、この禁止信号ｃの発生期
間内で第１設定信号ｆと第２設定信号ｈが順次発生す
る。When one pulse of the first input pulse train signal a is input, a prohibition signal c is generated, and the first setting signal f and the second setting signal h are sequentially generated within the generation period of the prohibition signal c.

第１バイナリカウンタ６は、禁止信号ｃの発生期間内
クロック信号たる第２入力パルス列信号ｄの供給が禁止
される（第６図（ｅ））。従って、第１バイナリカウン
タ６は禁止信号ｃが発生するまでアップカウント動作を
続行し、禁止信号ｃの発生時点でカウント動作を停止す
る。その結果、第２バイナリカウンタ９に対し所定カウ
ント値からなる「固定値」が並列出力される。The first binary counter 6 is prohibited from supplying the second input pulse train signal d which is a clock signal during the generation period of the prohibition signal c (FIG. 6 (e)). Therefore, the first binary counter 6 continues the up-counting operation until the inhibition signal c is generated, and stops the counting operation when the inhibition signal c is generated. As a result, a “fixed value” including a predetermined count value is output to the second binary counter 9 in parallel.

ここに「固定値」の内容は、第１入力パルス列信号ａ
と第２入力パルス列信号ｄ間に周期差のずれがなければ
零であるが、例えば基準とする第１入力パルス列信号ａ
の周期それ自体が変化する場合を想定し、これが3.1秒
等となって基準周期の３秒を越える場合には、第１バイ
ナリカウンタ６ではカウンタ6eから桁上がりが生じ、カ
ウンタ6fの出力端子Q1から“1"が出力される。逆に、第
１入力パルス列信号ａの周期が2.9秒等３秒以下となる
場合には、第１バイナリカウンタ６ではカウンタ6eで桁
上がりを生ずる以前のあるカウント値が並列出力され
る。Here, the content of the “fixed value” is the first input pulse train signal a
Is zero if there is no shift in the period difference between the first input pulse train signal d and the second input pulse train signal d.
If the period itself changes, for example, 3.1 seconds and exceeds the reference period of 3 seconds, the first binary counter 6 carries over from the counter 6e, and the output terminal Q1 of the counter 6f Outputs “1”. Conversely, when the period of the first input pulse train signal a is 3 seconds or less, such as 2.9 seconds, the first binary counter 6 outputs a count value before the carry occurs in the counter 6e in parallel.

一方、第２バイナリカウンタ９は、禁止信号ｃの発生
期間経過後の所定期間のみクロック信号たる第３入力パ
ルス列信号ｊが供給されるから（第６図（ｌ））、その
後禁止信号ｃが発生するまでの動作は無効である。そし
て、禁止信号ｃの発生時と略同時点で発生する第１設定
信号ｆによって第１バイナリカウンタ６の「固定値」が
初期値としてプリセットされる。これによりカウント方
向が確定する。例えば、第１バイナリカウンタ６のカウ
ンタ6fの出力端子Q1に“1"が出力されているときはカウ
ンタ9fの出力端子Q1に“1"が出力される。よって、各カ
ウンタ（9a〜9f）のU/D端子には“0"が印加され、ダウ
ンカウントするように設定される。これは第１入力パル
ス列信号ａの１周期の期間内保持される。On the other hand, the second binary counter 9 is supplied with the third input pulse train signal j as a clock signal only for a predetermined period after the generation period of the inhibition signal c has elapsed (FIG. 6 (l)), and thereafter, the inhibition signal c is generated. The operation up to this point is invalid. Then, the “fixed value” of the first binary counter 6 is preset as an initial value by the first setting signal f generated at substantially the same time as the generation of the inhibition signal c. Thereby, the counting direction is determined. For example, when "1" is output to the output terminal Q1 of the counter 6f of the first binary counter 6, "1" is output to the output terminal Q1 of the counter 9f. Therefore, "0" is applied to the U / D terminal of each counter (9a to 9f), and the counter is set to count down. This is held within one period of the first input pulse train signal a.

次に、第１バイナリカウンタ６では、第２設定信号ｈ
によって初期値［00001］_HEXがプリセットされ、禁止信
号ｃの発生期間経過後この初期値からアップカウント動
作を開始する。つまり、第１バイナリカウンタ６のカウ
ント開始時点が第１入力パルス列信号ａの入力時点と一
致せずずれているので、その間のカウント補正をするた
めに初期値は［00001］_HEXに設定してある。補正の必要
がなければ全て“0"でも良い。Next, in the first binary counter 6, the second setting signal h
With this, the initial value [00001] _HEX is preset, and after the generation period of the inhibition signal c has elapsed, the up-count operation is started from this initial value. That is, since the count start time of the first binary counter 6 does not coincide with the input time of the first input pulse train signal a, the initial value is set to [00001] _HEX in order to correct the count during that time. . If no correction is necessary, all may be "0".

一方、第２バイナリカウンタ９は、プリセットによっ
てカウンタ9eの▲▼端子出力（ゲート信号）ｋが
“0"→“1"と変化し、禁止信号ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが“1"→“0"と変化したとき、即ち
プリセットされた初期値が零となったとき、カウント動
作を停止する。この間に供給された第３入力パルス列信
号ｊの個数（周期差パルス列信号ｌ）がとりもなおさず
周期差のずれを与える。そして、この周期差の正負極性
が出力端子11に出力されるのである。念のため付記すれ
ば、ゲート記号ｋのラインに設けてあるRCの時定数回路
は、周期差パルス列信号ｌの最終パルスを確実に通すた
めである。On the other hand, in the second binary counter 9, the ▲ ▼ terminal output (gate signal) k of the counter 9e changes from “0” to “1” by presetting, and counts up or down after the prohibition signal c has elapsed. The operation is started, and when the gate signal k changes from “1” to “0”, that is, when the preset initial value becomes zero, the counting operation is stopped. The number of the third input pulse train signals j (period difference pulse train signal 1) supplied during this time gives a deviation of the period difference. Then, the positive / negative polarity of this period difference is output to the output terminal 11. It should be noted that the RC time constant circuit provided on the line of the gate symbol k is for surely passing the last pulse of the periodic difference pulse train signal l.

なお、禁止信号ｃは、２つのバイナリカウンタ（6,
9）へのプリセットを確実にするために設けてあるが、
特殊な場合には省略可能である。また、第２バイナリカ
ウンタ９のビット数を第１バイナリカウンタ６と同じに
する必要はない。さらに、ゲート信号ｋは、第２バイナ
リカウンタ９の並列出力を利用してカウント値が“0"と
なるタイミング信号を作るようにしても良い。加えて、
第１バイナリカウンタ６は、ダウンカウンタとして動作
させても良いことは明らかである。Note that the inhibition signal c has two binary counters (6,
Although it is provided to ensure the preset to 9),
It can be omitted in special cases. Further, the number of bits of the second binary counter 9 does not need to be the same as that of the first binary counter 6. Further, as the gate signal k, a timing signal having a count value of “0” may be generated using the parallel output of the second binary counter 9. in addition,
Obviously, the first binary counter 6 may be operated as a down counter.

また、第７図は第４発明の一実施例に係る位相比較回
路を示す。第７図において、31は入力端子であり、この
入力端子31には第１入力パルス列信号ａが印加される。
この第１入力パルス列信号ａは周期が例えば３秒程度の
適宜パルス幅のパルス列信号である。第８図（ａ）では
２個のパルスを示してある。この第１入力パルス列信号
ａはモノマルチバイブレータ（以下、単に「モノマル
チ」）32と設定信号発生回路33とへ入力する。FIG. 7 shows a phase comparison circuit according to an embodiment of the fourth invention. In FIG. 7, reference numeral 31 denotes an input terminal to which a first input pulse train signal a is applied.
The first input pulse train signal a is a pulse train signal having an appropriate pulse width with a period of, for example, about 3 seconds. FIG. 8 (a) shows two pulses. The first input pulse train signal a is input to a mono-multi vibrator (hereinafter simply referred to as “mono-multi”) 32 and a setting signal generating circuit 33.

モノマルチ32は、本実施例ではデュアルタイプCD4098
Bの1/2回路で構成してある。プラス（＋）トリガ端子に
第１入力パルス列信号ａが印加され、マイナス（−）ト
リガ端子に電源V_DDが印加される。その結果、このモノ
マルチ32のＱ出力および出力には第１入力パルス列信
号ａの立ち上がり時点から所定幅のパルス信号が送出さ
れる（第８図（ｂ）（ｃ））。出力は禁止信号ｃとし
てゲート回路35と同38に印加される。また、Ｑ出力は禁
止信号ｂとして第１バイナリカウンタ36の初段のカウン
タ36aの▲▼（Carry In）端子に印加される。な
お、このＱ出力は実質的な働きをしていないので、カウ
ンタ36aの▲▼端子はアースに直接接続しても良
い。The mono multi 32 is a dual type CD4098 in this embodiment.
It is composed of 1/2 circuit of B. The first input pulse train signal a is applied to the plus (+) trigger terminal, and the power supply _VDD is applied to the minus (-) trigger terminal. As a result, a pulse signal having a predetermined width is sent to the Q output and the output of the mono multi 32 from the rising point of the first input pulse train signal a (FIGS. 8B and 8C). The output is applied to the gate circuits 35 and 38 as a prohibition signal c. The Q output is applied as a prohibition signal b to the ▲ (Carry In) terminal of the first-stage counter 36 a of the first binary counter 36. Since this Q output does not substantially function, the ▲ ▼ terminal of the counter 36a may be directly connected to the ground.

設定信号発生回路33は、１個のモノマルチバイブレー
タ（以下、単に「モノマルチ」）からなり、本実施例で
は、モノマルチ32と同様にCD4098Bの1/2回路で構成して
ある。このモノマルチ33はプラス（＋）トリガ端子に第
１入力パルス列信号ａが印加され、マイナス（−）トリ
ガ端子は電源V_DDが印加される。その結果、このモノマ
ルチ33のＱ出力には第１入力パルス列信号ａの立ち上が
り時点から所定幅のパルス信号が送出される（第８図
（ｆ））。The setting signal generating circuit 33 is composed of one mono-multi vibrator (hereinafter, simply referred to as "mono-multi"). In this embodiment, like the mono-multi 32, the setting signal generating circuit 33 is configured by a half circuit of CD4098B. In this mono multi 33, a first input pulse train signal a is applied to a plus (+) trigger terminal, and a power supply _VDD is applied to a minus (-) trigger terminal. As a result, a pulse signal having a predetermined width is sent to the Q output of the mono-multi 33 from the rising point of the first input pulse train signal a (FIG. 8 (f)).

このパルス信号の時間幅はモノマルチ32の出力パルス
信号（b,c）のパルス幅内に納まるように時定数を設定
してある。そして、モノマルチ33のＱ出力は設定信号ｆ
として第２バイナリカウンタ39のPE端子に印加される。A time constant is set so that the time width of this pulse signal falls within the pulse width of the output pulse signal (b, c) of the monomulti 32. The Q output of the mono multi 33 is the setting signal f
Is applied to the PE terminal of the second binary counter 39.

また、34は入力端子であり、この入力端子34には第２
入力パルス列信号ｄが印加される。この第２入力パルス
列信号ｄは、第１入力パルス列信号ａと無関係に発生す
る信号で良いが、本実施例では第１入力パルス列信号ａ
を2²⁰逓倍したパルス列信号である（第８図（ｄ））。
この第２入力パルス列信号ｄはゲート回路35の他方の入
力となる。その結果、ゲート回路35の出力ｅは、第８図
（ｅ）に示すように、禁止信号ｃのパルス幅の区間内歯
抜けとなったパルス列信号となる。これは第１バイナリ
カウンタ36のCL端子に印加される。Reference numeral 34 denotes an input terminal.
An input pulse train signal d is applied. The second input pulse train signal d may be a signal generated independently of the first input pulse train signal a, but in the present embodiment, the first input pulse train signal a
Which is the 2 ²⁰ obtained by multiplying the pulse train signal (Figure 8 (d)).
This second input pulse train signal d becomes the other input of the gate circuit 35. As a result, as shown in FIG. 8 (e), the output e of the gate circuit 35 becomes a pulse train signal in which the prohibition signal c has a missing tooth within the pulse width section. This is applied to the CL terminal of the first binary counter 36.

第１バイナリカウンタ36は、４ビットのカウンタ（CD
4029B）の５個（36a〜36e）を縦続接続したもので、U/D
端子およびB/D端子に電源V_DDを印加し、バイナリアップ
カウンタとして動作するようにしてある。J1〜J4はプリ
セット用のJAM端子であって、本実施例では全て“0"に
設定してある。この第１バイナリカウンタ36は前記カウ
ンタ（ｄ）に対応するものである。The first binary counter 36 is a 4-bit counter (CD
4029B) of 5 units (36a-36e) connected in cascade, U / D
A power supply V _DD is applied to the terminal and the B / D terminal to operate as a binary up counter. J1 to J4 are preset JAM terminals, all of which are set to "0" in this embodiment. The first binary counter 36 corresponds to the counter (d).

また、42は入力端子であり、この入力端子42には、初
期位相設定信号ｈが印加される。この初期位相設定信号
ｈは、必要に応じて第２入力パルス列信号ｄの位相が
“0"となるタイミングを指定する単パルスである（第８
図（ｈ））。即ち、初期位相設定信号ｈを受けて、第１
バイナリカウンタ36は初期値［00000］_HEXに設定され
る。以降、第１バイナリカウンタ36は、第２入力パルス
列信号ｄによって巡回してアップカウントを続けて行く
ので、通常、初期位相設定信号ｈは本実施例の位相比較
回路を始動したときに１回入力し、それ以降は、第２入
力パルス列信号ｄの位相を“0"とするタイミングを指定
する必要が生じた場合に入力すればよい。Reference numeral 42 denotes an input terminal to which an initial phase setting signal h is applied. This initial phase setting signal h is a single pulse that specifies the timing at which the phase of the second input pulse train signal d becomes “0” as necessary (eighth pulse).
Figure (h). That is, upon receiving the initial phase setting signal h, the first
The binary counter 36 is set to the initial value [00000] _HEX . Thereafter, since the first binary counter 36 continues to count up by circulating with the second input pulse train signal d, the initial phase setting signal h is normally input once when the phase comparison circuit of this embodiment is started. After that, the input may be performed when it becomes necessary to specify the timing for setting the phase of the second input pulse train signal d to “0”.

入力端子43には第３入力パルス列信号ｊ（第８図
（ｊ））が印加されるが、これは本実施例では524,288H
zの固定矩形波信号である。この第３入力パルス列信号
ｊはゲート回路38を介して第２バイナリカウンタ39のCL
端子に印加される（第８図（ｌ））。さらに、44は入力
端子であり、この入力端子44には、位相差パルス列信号
ｌの出力禁止信号ｇが印加される。この位相差パルス列
信号出力禁止信号ｇに“1"が印加されている期間、ゲー
ト回路38を第３入力パルス列信号ｊが通過しないので、
位相差パルス列信号ｌの出力が待たされる。A third input pulse train signal j (FIG. 8 (j)) is applied to the input terminal 43, which is 524,288H in this embodiment.
This is a fixed rectangular wave signal of z. The third input pulse train signal j is supplied to the CL of the second binary counter 39 via the gate circuit 38.
It is applied to the terminal (FIG. 8 (l)). Further, reference numeral 44 denotes an input terminal to which an output inhibition signal g of the phase difference pulse train signal 1 is applied. Since the third input pulse train signal j does not pass through the gate circuit 38 while "1" is applied to the phase difference pulse train signal output inhibition signal g,
The output of the phase difference pulse train signal 1 is waited.

そして、第２バイナリカウンタ39は、第１バイナリカ
ウンタ36と同様に、４ビットのカウンタ（CD4029B）の
５個（9a〜9e）を縦続接続したもので、B/D端子に電源V
_DDを印加してバイナリカウンタとして動作するようにし
てある。J1〜J4の各端子ハ第１バイナリカウンタ36の対
応する並列出力端子（Q1〜Q4）に接続してある。つま
り、初期値は第１バイナリカウンタ36の並列出力の全て
で構成されることになる。また、終段のカウンタ39eの
▲▼端子に出力されるキャリーアウト信号ｋ（第８
図（ｋ））はRCの時定数回路を介してゲート回路38の１
つの入力端にゲート信号として供給される。その結果、
ゲート回路38の出力には、禁止信号ｃの立ち上がり時点
からゲート信号ｋの立ち下がり時点の期間内において第
３パルス列信号ｊの所定数パルスが現れる（第８図
（ｌ））。これがCL端子に印加されるとともに、出力端
子40から位相差パルス列信号ｌ（第８図（ｌ））として
出力されるようになっている。そして、終段のカウンタ
39eの第４ビット目の出力端子Q4の出力は各カウンタ（9
a〜9e）のU/D端子に印加されるとともに、出力端子41か
ら外部へ出力される。即ち、カウンタ39eのQ4出力はカ
ウント方向を規定し、これが“1"のときはアップカウン
ト動作を行い、また“0"のときはダウンカウント動作を
行うことになる。これは第２バイナリカウンタ39がアッ
プ／ダウンカウンタであることを示すものである。この
第２バイナリカウンタ39は前記レジスタ（ｅ）及び並直
列変換器（ｇ）に対応するものである。Similarly to the first binary counter 36, the second binary counter 39 is a cascade connection of five (9a to 9e) 4-bit counters (CD4029B).
_It operates as a binary counter by applying _DD . Each terminal of J1 to J4 is connected to the corresponding parallel output terminal (Q1 to Q4) of the first binary counter 36. That is, the initial value is composed of all the parallel outputs of the first binary counter 36. The carry-out signal k (eighth signal) output to the ▲ ▼ terminal of the final-stage counter 39e
Figure (k)) shows one of the gate circuits 38 via the RC time constant circuit.
It is supplied as a gate signal to two inputs. as a result,
A predetermined number of pulses of the third pulse train signal j appear in the output of the gate circuit 38 during the period from the rise of the inhibition signal c to the fall of the gate signal k (FIG. 8 (l)). This is applied to the CL terminal and output from the output terminal 40 as a phase difference pulse train signal 1 (FIG. 8 (l)). And the final stage counter
The output of the 4th bit output terminal Q4 of 39e is output to each counter (9
a to 9e) are applied to the U / D terminals and output from the output terminal 41 to the outside. That is, the Q4 output of the counter 39e defines the counting direction. When this is "1", the up-counting operation is performed, and when it is "0", the down-counting operation is performed. This indicates that the second binary counter 39 is an up / down counter. The second binary counter 39 corresponds to the register (e) and the parallel / serial converter (g).

以上の構成において、第２入力パルス列信号ｄは第１
入力パルス列信号ａを2²⁰逓倍したものであるから、第
１バイナリカウンタ36及び第２バイナリカウンタ39とし
て必要なビット数は20ビットである。In the above configuration, the second input pulse train signal d
Since the input pulse train signal a is obtained by 2 ²⁰ multiplier, the number of bits required as the first binary counter 36 and the second binary counter 39 is 20 bits.

第１バイナリカウンタ36は、初期位相設定信号ｈ（第
８図（ｈ））によって初期値［00000］_HEXがプリセット
され、この初期値からアップカウント動作を行い、カウ
ント値が最大値［FFFFF］_HEXに達したら再び初期値［00
000］_HEXに戻るというように巡回的にアップカウント動
作を継続する。このとき、禁止信号ｃの発生期間内クロ
ック信号たる第２入力パルス列信号ｄの供給が禁止され
るので（第８図（ｅ））、第１バイナリカウンタ36は、
禁止信号ｃが発生するまでアップカウント動作を続行
し、禁止信号ｃの発生時点でカウント動作を停止すると
ともに、停止時のカウント値を「固定値」として第２バ
イナリカウンタ39に対し保持並列出力し、期間経過後ア
ップカウント動作を再開することになる（第８図
（ｉ））。The first binary counter 36 presets an initial value [00000] _HEX by the initial phase setting signal h (FIG. 8 (h)), performs an up-counting operation from this initial value, and increases the count value to the maximum value [FFFFF] _HEX. Again, the initial value [00
000] Continue to count up cyclically, such as returning to _HEX . At this time, the supply of the second input pulse train signal d which is a clock signal during the generation period of the inhibition signal c is inhibited (FIG. 8 (e)), so that the first binary counter 36
The up-counting operation is continued until the prohibition signal c is generated. At the time when the prohibition signal c is generated, the counting operation is stopped, and the count value at the time of the stop is set to a “fixed value” and held and output to the second binary counter 39 in parallel. After the elapse of the period, the up-count operation is restarted (FIG. 8 (i)).

ここに「固定値」の内容は、第１入力パルス列信号ａ
と第２入力パルス列信号ｄ間に位相差がなければ零であ
るが、第１入力パルス列信号ａの入力位相が第２入力パ
ルス列信号ｄの位相零を示すパルスの入力位相よりも遅
れている場合には、第１バイナリカウンタ36ではカウン
タ36eから桁上がりが生じ、カウンタ36eの出力端子Q4か
ら“0"が出力される。逆に、第１入力パルス列信号ａの
入力位相が第２入力パルス列信号ｄの位相零を示すパル
スの入力位相よりも進んでいる場合には、第１バイナリ
カウンタ36ではカウンタ36eで桁上がりを生ずる以前の
あるカウント値が並列出力される。Here, the content of the “fixed value” is the first input pulse train signal a
Is zero if there is no phase difference between the input pulse train signal d and the second input pulse train signal d, but the input phase of the first input pulse train signal a is later than the input phase of the pulse indicating zero phase of the second input pulse train signal d In the first binary counter 36, a carry occurs from the counter 36e in the first binary counter 36, and "0" is output from the output terminal Q4 of the counter 36e. Conversely, if the input phase of the first input pulse train signal a is ahead of the input phase of the pulse indicating the zero phase of the second input pulse train signal d, the first binary counter 36 causes a carry in the counter 36e. A certain previous count value is output in parallel.

そして、第１入力パルス列信号ａの１パルスが入力す
ると、禁止信号ｃが発生するとともに（第８図
（ｃ））、この禁止信号ｃの発生時と略同時点で設定信
号ｆが発生する（第８図（ｆ））。When one pulse of the first input pulse train signal a is input, a prohibition signal c is generated (FIG. 8 (c)), and a setting signal f is generated substantially at the same time as the generation of the prohibition signal c ( FIG. 8 (f)).

一方、第２バイナリカウンタ39は、禁止信号ｃの発生
期間経過後の所定期間のみクロック信号たる第３入力パ
ルス列信号ｊが供給されるから（第８図（ｌ））、その
後禁止信号ｃが発生するまでの動作は無効である。そし
て、禁止信号ｃの発生時と略同時点で発生する設定信号
ｆによって第１バイナリカウンタ36の「固定値」が初期
値としてプリセットされる。これにより方向が確定す
る。例えば、第１バイナリカウンタ36のカウンタ36eの
出力端子Q8に“1"が出力されているときはカウンタ39e
の出力端子Q4に“1"が出力される。よって、各カウンタ
（9a〜9e）のU/D端子には“1"が印加され、アップカウ
ントするように設定される。これは第１入力パルス列信
号ａの１周期の期間内保持される。On the other hand, the second binary counter 39 is supplied with the third input pulse train signal j as a clock signal only for a predetermined period after the generation period of the inhibition signal c has elapsed (FIG. 8 (l)). The operation up to this point is invalid. Then, the “fixed value” of the first binary counter 36 is preset as an initial value by the setting signal f generated at substantially the same time as the generation of the inhibition signal c. Thereby, the direction is determined. For example, when "1" is output to the output terminal Q8 of the counter 36e of the first binary counter 36, the counter 39e
Is output to the output terminal Q4. Therefore, "1" is applied to the U / D terminal of each of the counters (9a to 9e), and the counter is set to count up. This is held within one period of the first input pulse train signal a.

また、第２バイナリカウンタ39は、プリセットによっ
てカウンタ39eの▲▼端子出力（ゲート信号）ｋが
“0"→“1"と変化し、禁止信号ｃの発生期間経過後にア
ップカウントまたはダウンカウントのカウント動作を開
始し、ゲート信号ｋが“1"→“0"と変化したとき、即ち
プリセットされた初期値が零となったとき、カウント動
作を停止する。この間に供給された第３入力パルス列信
号ｊの個数（位相差パルス列信号ｌ）がとりもなおさず
位相差を与える。そして、この位相差の正負極性が出力
端子41に出力されるのである（第８図（ｍ））。念のた
め付記すれば、ゲート信号ｋのラインに設けてあるRCの
時定数回路は、位相差パルス列信号ｌの最終パルスを確
実に通すためである。Further, the second binary counter 39 changes the output (gate signal) k of the counter 39e from “0” to “1” by presetting, and counts up or down after the generation period of the inhibition signal c has elapsed. The operation is started, and when the gate signal k changes from “1” to “0”, that is, when the preset initial value becomes zero, the counting operation is stopped. The number of the third input pulse train signals j supplied during this time (phase difference pulse train signal 1) gives a phase difference. Then, the positive and negative polarities of this phase difference are output to the output terminal 41 (FIG. 8 (m)). It should be noted that the RC time constant circuit provided on the line of the gate signal k is for surely passing the final pulse of the phase difference pulse train signal l.

なお、禁止信号ｃは、２つのバイナリカウンタ（36,3
9）へのプリセットを確実にするために設けてあるが、
特殊な場合には省略可能である。また、第２バイナリカ
ウンタ39のビット数は第１バイナリカウンタ36と同じに
する必要はない。さらに、ゲート信号ｋは、第２バイナ
リカウンタ39の並列出力を利用してカウント値が“0"と
なるタイミング信号を作るようにしても良い。加えて、
第１バイナリカウンタ36は、ダウンカウンタとして動作
させても良いことは明らかである。Note that the inhibit signal c has two binary counters (36, 3
Although it is provided to ensure the preset to 9),
It can be omitted in special cases. Further, the number of bits of the second binary counter 39 need not be the same as that of the first binary counter 36. Furthermore, the gate signal k may use the parallel output of the second binary counter 39 to generate a timing signal at which the count value becomes “0”. in addition,
Obviously, the first binary counter 36 may be operated as a down counter.

（発明の効果） 以上説明したように、本発明の周期比較回路及び位相
比較回路によれば、第１及び第３の発明のように基本的
にはカウンタとレジスタ及び並直列変換器という簡素な
回路構成で２入力の周期差検出及び位相差検出を高速に
なし得る。そして、より具体化した第２発明の周期比較
回路によれば、第１入力パルス列信号の入力時に、まず
第２バイナリカウンタに第１バイナリカウンタの並列出
力値の全部又は一部を初期設定し、次いで第１バイナリ
カウンタを初期設定することを第１入力パルス列信号の
各パルスの入力毎に行うようにしたので、また第４発明
の位相比較回路によれば、第１入力パルス列信号の入力
時に、第２バイナリカウンタに第１バイナリカウンタの
並列出力値の全部又は一部を初期設定することを第１入
力パルス列信号の各パルスの入力毎に行うようにしたの
で、第２バイナリカウンタから第１入力パルス列信号と
第２入力パルス列信号間の周期差及び位相差とその極性
を得ることができる。(Effects of the Invention) As described above, according to the period comparison circuit and the phase comparison circuit of the present invention, as in the first and third inventions, basically, a simple counter, register, and parallel-serial converter are used. With a circuit configuration, two-input period difference detection and phase difference detection can be performed at high speed. According to the more specific period comparison circuit of the second invention, when the first input pulse train signal is input, first, all or part of the parallel output value of the first binary counter is initially set in the second binary counter, Next, the initial setting of the first binary counter is performed for each pulse of the first input pulse train signal. Therefore, according to the phase comparison circuit of the fourth invention, when the first input pulse train signal is input, Initializing all or a part of the parallel output value of the first binary counter in the second binary counter is performed for each pulse of the first input pulse train signal. The period difference and phase difference between the pulse train signal and the second input pulse train signal and the polarity thereof can be obtained.

斯くして、本発明によれば、ループフィルタを実体と
して含まない位相同期回路を構成し複雑化させることな
く実現できる効果がある。Thus, according to the present invention, there is an effect that a phase locked loop circuit not including a loop filter as a substance can be configured and realized without complicating the present invention.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の周期比較回路（周期比較器）及び位相
比較回路（位相比較器）を用いた位相同期回路の構成ブ
ロック図、第２図は第１発明の周期比較回路（周期比較
器）の構成ブロック図、第３図は第３発明の位相比較回
路（位相比較器）の構成ブロック図、第４図は位相同期
回路の動作特性図、第５図は第２発明の一実施例に係る
周期比較回路の回路図、第６図は動作タイムチャート、
第７図は第４発明の一実施例に係る位相比較回路の回路
図、第８図は動作タイムチャート、第９図はループフィ
ルタを含まないディジタル位相同期回路の線形モデル図
である。 ……周期比較器、……位相比較器、1,4,13,31,34,4
2,43,44……入力端子、２……単段モノマルチバイブレ
ータ、３……設定信号発生回路、3a……初段モノマルチ
バイブレータ、3b……中段モノマルチバイブレータ、3c
……終段モノマルチバイブレータ、5,8,35,38……ゲー
ト回路、6,36……第１バイナリカウンタ、6a〜6f,36a〜
36e……カウンタ、9,39……第２バイナリカウンタ、9a
〜9f,39a〜39e……カウンタ、10,11,40,41……出力端
子、12……インバータ、32……マルチバイブレータ（モ
ノマルチ）、33……設定信号発生回路（モノマルチ）、
（ａ）、（ｄ）……カウンタ、（ｂ）、（ｅ）……レジ
スタ、（ｃ）、（ｇ）……並直列変換器。FIG. 1 is a block diagram showing a configuration of a period comparator (period comparator) and a phase synchronization circuit using a phase comparator (phase comparator) according to the present invention, and FIG. ), FIG. 3 is a block diagram of a phase comparator (phase comparator) of the third invention, FIG. 4 is an operation characteristic diagram of the phase locked loop, and FIG. 5 is an embodiment of the second invention. Circuit diagram of the period comparison circuit according to
FIG. 7 is a circuit diagram of a phase comparison circuit according to an embodiment of the fourth invention, FIG. 8 is an operation time chart, and FIG. 9 is a linear model diagram of a digital phase locked loop circuit not including a loop filter. …… Period comparator,… Phase comparator, 1,4,13,31,34,4
2, 43, 44 ... input terminal, 2 ... single-stage monomultivibrator, 3 ... setting signal generation circuit, 3a ... first-stage monomultivibrator, 3b ... middle-stage monomultivibrator, 3c
...... Final stage multivibrator, 5,8,35,38 ... Gate circuit, 6,36 ... First binary counter, 6a ~ 6f, 36a ~
36e …… Counter, 9,39 …… Second binary counter, 9a
~ 9f, 39a ~ 39e ... counter, 10,11,40,41 ... output terminal, 12 ... inverter, 32 ... multivibrator (monomulti), 33 ... setting signal generation circuit (monomulti),
(A), (d) ... counter, (b), (e) ... register, (c), (g) ... parallel-serial converter.

フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｌ 7/06 Ｈ０３Ｌ 7/06 Ｄ (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03L 1/00 - 7/26 H03K 5/26 G01R 23/10 G01R 25/08Continuation of the front page (51) Int.Cl. ⁶ identification code FI H03L 7/06 H03L 7/06 D (58) Field surveyed (Int.Cl. ⁶ , DB name) H03L 1/00-7/26 H03K 5 / 26 G01R 23/10 G01R 25/08

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１の所定周期の基準とする入力信号とし
ての第１入力パルス列信号と、前記第１の所定周期の1/
Nの第２の所定周期の周期同期出力としての第２入力パ
ルス列信号との間の周期を前記第２入力パルス列信号の
Ｎ分周周期に基づいて比較し、その周期差を検出するこ
とによりループフィルタを含まないディジタルPLL回路
における前記第１入力パルス列信号と第２入力パルス列
信号間の周期差のずれを求める周期比較回路であって；
この周期比較回路は、前記第１入力パルス列信号の各パ
ルスの入力に応答してそれぞれ略同一な時間幅を有する
第１設定信号と第２設定信号とをこの順序で前記各パル
スのパルス時間幅内での立ち上がり近傍と立ち下がり近
傍に形成出力する設定信号発生回路と；前記第２設定信
号を受けて初期値が設定され、その初期値からのアップ
カウント動作またはダウンカウント動作のいずれか一方
のカウント動作を前記第２入力パルス列信号をクロック
とし且つ前記第２入力パルス列信号のＮ分周を伴いつつ
行う第１バイナリカウンタと；前記第１設定信号を受け
て前記第１バイナリカウンタの並列出力の全部または一
部がアップカウントとダウンカウントの何れかを指定す
る極性を含む初期値として設定され、その初期値の内容
によってアップカウントとダウンカウントのカウント方
向が自動的に設定されるプリセットが施され、プリセッ
トした前記初期値が零になるまでカウントすることを次
回の前記第１入力パルス列信号の入力前に終了すること
を可能とする周波数且つ固定周期の第３入力パルス列信
号に従って初期値が零となるまで前記設定されたカウン
ト方向へのカウント動作を行って、前記第３入力パルス
列信号のカウント値を前記第１入力パルス列信号と前記
第２入力パルス列信号の周期差のずれに対応するカウン
ト値の直列データとして出力する第２バイナリカウンタ
と；を備えたことを特徴とする周期比較回路。A first input pulse train signal as an input signal which is used as a reference for a first predetermined cycle;
A cycle between a second input pulse train signal and a second input pulse train signal as a cycle synchronization output of a second predetermined cycle of N is compared based on the N-divided cycle of the second input pulse train signal, and the cycle difference is detected to detect a loop. A period comparison circuit for calculating a deviation of a period difference between the first input pulse train signal and the second input pulse train signal in a digital PLL circuit not including a filter;
This cycle comparison circuit responds to the input of each pulse of the first input pulse train signal by comparing a first setting signal and a second setting signal having substantially the same time width in this order with the pulse time width of each pulse. A setting signal generation circuit for forming and outputting near the rising edge and the falling edge within the register; receiving the second setting signal, setting an initial value, and performing one of an up-count operation and a down-count operation from the initial value A first binary counter that performs a counting operation using the second input pulse train signal as a clock and with N-frequency division of the second input pulse train signal; and receiving the first setting signal and outputting a parallel output of the first binary counter. All or a part is set as an initial value that includes a polarity that specifies either the up-count or the down-count. A preset in which the count direction of the count and the down count is automatically set is performed, and counting until the preset initial value becomes zero can be completed before the next input of the first input pulse train signal. A count operation in the set count direction is performed until the initial value becomes zero according to a third input pulse train signal having a frequency and a fixed period, and the count value of the third input pulse train signal is changed to the first input pulse train signal. And a second binary counter that outputs serial data of a count value corresponding to a shift in the cycle difference between the second input pulse train signals. 【請求項２】第１の所定周期の基準とする入力信号とし
ての第１入力パルス列信号の位相と、前記第１の所定周
期の1/Nの第２の所定周期の位相同期出力としての第２
入力パルス列信号の位相とを前記第２パルス列信号のＮ
分周周期に基づいて比較し、その位相差を検出すること
によりループフィルタを含まないディジタルPLL回路に
おける前記第１入力パルス列信号と第２入力パルス列信
号間の位相差を求める位相比較回路であって；この位相
比較回路は、前記第１入力パルス列信号の各パルスの入
力に応答して前記各パルスのパルス時間幅におけるカウ
ント動作を抑止する設定信号を形成出力する設定信号発
生回路と；所定の初期値からのアップカウント動作また
はダウンカウント動作のいずれか一方のカウント動作を
前記第２入力パルス列信号をクロックとして行いカウン
ト値を並列出力する第１バイナリカウンタと；前記設定
信号を受けて前記第１バイナリカウンタの並列出力の全
部または一部がアップカウントとダウンカウントの何れ
かを指定する極性を含む初期値として設定され、その初
期値の内容によってアップカウントとダウンカウントの
カウント方向が自動的に設定されて前記初期値が零にな
るまでカウントすることを次回の前記第１入力パルス列
信号の入力前に終了することを可能とする周波数且つ固
定周期の第３入力パルス列信号に従って初期値が零とな
るまで前記設定されたカウント方向へのカウント動作を
行って、前記第３入力パルス列信号のカウント値を前記
第１入力パルス列信号と前記第２入力パルス列信号の位
相差に対応するカウント値の直列データとして出力する
第２バイナリカウンタと；を備えたことを特徴とする位
相比較回路。2. A phase of a first input pulse train signal as an input signal used as a reference of a first predetermined cycle, and a phase of a phase-locked output of a second predetermined cycle of 1 / N of the first predetermined cycle. 2
The phase of the input pulse train signal is determined by the N of the second pulse train signal.
A phase comparison circuit for comparing a phase difference between the first input pulse train signal and the second input pulse train signal in a digital PLL circuit not including a loop filter by comparing based on a dividing cycle and detecting a phase difference. A setting signal generating circuit for forming and outputting a setting signal for suppressing a counting operation in a pulse time width of each pulse in response to an input of each pulse of the first input pulse train signal; A first binary counter for performing one of an up-counting operation and a down-counting operation from a value by using the second input pulse train signal as a clock and outputting a count value in parallel; All or part of the parallel output of the counter has a polarity that specifies either up-counting or down-counting. The counting direction of up-counting and down-counting is automatically set according to the contents of the initial value, and counting of the first input pulse train signal is performed until the initial value becomes zero. A count operation in the set count direction is performed until the initial value becomes zero in accordance with a third input pulse train signal having a frequency and a fixed period that allows the previous end, and the count value of the third input pulse train signal And a second binary counter that outputs a serial data of a count value corresponding to a phase difference between the first input pulse train signal and the second input pulse train signal.