JP2758509B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にヘテロバイポーラトランジスタの素
子分離技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technology for isolating a hetero-bipolar transistor.
【0002】図9はベース層の材料に、コレクタ及びエ
ミッタの材料よりもエネルギーバンドギャップの狭い半
導体を用いた、いわゆるダブルヘテロ構造トランジスタ
を従来の技術によって形成したものの断面構造図であ
る。従来の技術では図9に示すようにP- 型半導体基板
1上にN+ 型不純物埋め込み層2及びN- 型エピタキシ
ャル層3が形成されており、その上に上記P- 型半導体
基板1よりもエネルギーバンドギャップの狭いP型半導
体膜4(以下P型ベース層4と呼ぶ)が形成され、さら
にその上に上記P- 型半導体基板1と同じエネルギーバ
ンドギャップのN型半導体膜5(以下N型エミッタ層5
と呼ぶ)が形成されている。FIG. 9 is a cross-sectional structural view of a so-called double heterostructure transistor using a semiconductor having a narrower energy band gap than that of a collector and an emitter as a material of a base layer, according to a conventional technique. As in the prior art shown in FIG. 9 P - -type on the semiconductor substrate 1 N + -type impurity buried layer 2 and the N - -type epitaxial <br/> catcher and Le layer 3 is formed, the P thereon - A P-type semiconductor film 4 (hereinafter referred to as a P-type base layer 4 ) having an energy band gap smaller than that of the P- type semiconductor substrate 1 is formed, and an N-type semiconductor having the same energy band gap as the P − -type semiconductor substrate 1 is further formed thereon. Film 5 (hereinafter referred to as N-type emitter layer 5)
) Is formed.
【0003】そして、上記N- 型エピタキシャル層3の
上記P型ベース層4形成領域以外の領域ではP型ベース
層4形成領域よりも膜厚が薄くなっており、このN- 型
エピタキシャル層3の薄い領域の一部に上記N+ 型不純
物埋め込み層2に達する深さのN+ 型コレクタコンタク
ト層7が形成され、また上記N型エミッタ層5の一部に
上記P型ベース層4に達する深さのP+ 型ベースコンタ
クト層8が形成され、上記N型エミッタ層5のP + 型ベ
ースコンタクト層8が形成された以外の領域の一部にP
型ベース層4に達しない深さのN+ 型エミッタコンタク
ト層9が形成され、上記N + 型コレクタコンタクト層
7、P + 型ベースコンタクト層8、N + 型エミッタコン
タクト層9形成領域以外のN- 型エピタキシャル層3、
P型ベース層4、N型エミッタ層5の表面は酸化膜12
で覆われており、さらにN + 型コレクタコンタクト層
7、P + 型ベースコンタクト層8、N + 型エミッタコン
タクト層9上には、コレクタ電極13、ベース電極1
4、エミッタ電極15がそれぞれ形成されている。な
お、上記説明中、P型及びN型の右肩に付した+ は高不
純物濃度を、- は低不純物濃度をそれぞれ示すものであ
る。[0003] Then, the N - In areas other than the P-type base layer 4 formed region -type epitaxial layer 3 is thinner film thickness than the P-type base layer 4 formed region, the N - type epitaxial layer 3 An N + -type collector contact layer 7 having a depth reaching the N + -type impurity buried layer 2 is formed in a part of the thin region, and a depth reaching the P-type base layer 4 in a part of the N-type emitter layer 5. is the P + -type base contact layer 8 is formed, P on a part of the region other than the P + -type base <br/> over scan contact layer 8 of the N-type emitter layer 5 is formed
Type base layer 4 depth not reaching the of N + -type emitter contact layer 9 is formed, the N + -type collector contact layer
7 , P + type base contact layer 8 , N + type emitter capacitor
N − type epitaxial layer 3 other than the tact layer 9 forming region,
The surface of the P-type base layer 4 and the N-type emitter layer 5 has an oxide film 12
N + type collector contact layer
7 , P + type base contact layer 8 , N + type emitter capacitor
On the tact layer 9 , the collector electrode 13 , the base electrode 1
4, the emitter electrode 15 are formed. In the above description, + on the right shoulder of P-type and N-type indicates a high impurity concentration, and - indicates a low impurity concentration.
【0004】[0004]
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、同一半導体基板上に複
数のトランジスタを形成して集積回路を構成する場合
に、まず、埋め込みコレクタ層であるN+ 型不純物埋め
込み層2が共通となり、素子間の電気的分離ができない
という問題があった。また、ベース及びエミッタ電極
と、コレクタ電極間とに段差があるため、この段差部で
の配線の断線やエッチング残渣、段差上下でのフォトレ
ジスト露光時のフォーカスずれ等のために製造精度にば
らつきが生じる等の問題があった。Since the conventional semiconductor device is configured as described above, when forming an integrated circuit by forming a plurality of transistors on the same semiconductor substrate, first, a buried collector layer is used. There is a problem that a certain N + -type impurity buried layer 2 becomes common and electrical isolation between elements cannot be performed. In addition, since there is a step between the base and emitter electrodes and the collector electrode, there is a variation in manufacturing accuracy due to disconnection of wiring at the step, an etching residue, and a focus shift during photoresist exposure above and below the step. There were problems such as occurrence.
【0005】この発明は上記のような問題点を解消する
ためになされたもので、素子間の電気的分離を行うこと
ができ、かつ半導体表面に大きな段差を生じず製造精度
にばらつきのない半導体装置及びその製造方法を提供す
ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is possible to electrically isolate elements from each other and to produce a semiconductor surface having no large steps and no variation in manufacturing accuracy. It is an object to provide an apparatus and a method for manufacturing the same.
【0006】[0006]
【課題を解決するための手段】この発明の請求項1に係
る半導体装置は、第1導電型の半導体基板上に第2導電
型の埋め込みコレクタ層及びエピタキシャル層が順次積
層され、その上に第1導電型のベース層を介して第2導
電型のエミッタ層が積層され、上記ベース層のエネルギ
ーバンドギャップが上記埋め込みコレクタ層、エピタキ
シャル層及びエミッタ層よりも小さい構造を有する半導
体装置において、半導体基板全面に形成された埋め込み
コレクタ層及びエピタキシャル層と、該エピタキシャル
層表面の一部の領域に形成されたベース層と、該ベース
層上に形成されたエミッタ層と、該エピタキシャル層上
に、該エミッタ層と同時に形成されたコレクタ層と、上
記ベース層の少なくとも一部を含むように、上記エミッ
タ層の表面から上記エピタキシャル層に達する深さに形
成された溝型分離層とを備えたものである。また、この
発明の請求項2に係る半導体装置は、請求項1に対応す
る構成に加え、隣接する素子間に、上記基板表面から上
記各層を貫通して設けられた溝型素子分離を備えたもの
である。 According to a first aspect of the present invention , there is provided a semiconductor device, comprising: a second conductive type semiconductor substrate on a first conductive type semiconductor substrate;
Buried collector layer and epitaxial layer
On which a second conductive layer is formed via a base layer of a first conductivity type.
Of the base layer is stacked.
-The band gap is above the buried collector layer, epitaxy
Semiconductor having a structure smaller than the char layer and the emitter layer
Embedded in a semiconductor device
A collector layer and an epitaxial layer;
A base layer formed on a partial area of the layer surface, and the base layer
An emitter layer formed on the epitaxial layer,
A collector layer formed simultaneously with the emitter layer;
To include at least a portion of the serial base layer, in which a said emitter <br/> capacitor layer groove-type partial delamination from the surface which is formed to a depth reaching the epitaxial layer. Also this
A semiconductor device according to a second aspect of the present invention corresponds to the first aspect.
In addition to the above configuration, between adjacent elements,
With groove-type element isolation provided through each layer
It is.
【0007】さらに、この発明の請求項3に係る半導体
装置の製造方法は、第1導電型の半導体基板上に第2導
電型の埋め込みコレクタ層及びエピタキシャル層を順次
積層し、その上に第1導電型のベース層を介して第2導
電型のエミッタ層を積層し、上記ベース層のエネルギー
バンドギャップが上記埋め込みコレクタ層、エピタキシ
ャル層及びエミッタ層よりも小さい材料のものが用いら
れた半導体装置を製造する方法において、第1導電型の
半導体基板上に第2導電型の高濃度不純物埋め込みコレ
クタ層及び、第2導電型のエピタキシャル層を積層する
工程と、上記エピタキシャル層上の所定領域に、上記半
導体基板よりもエネルギーバンドギャップが狭い第1導
電型のベース層を形成する工程と、上記エピタキシャル
層上及び上記ベース層上に、第2導電型のエミッタ層を
形成する工程と、隣接する素子近傍の素子分離領域に上
記エミッタ層の表面から上記半導体基板に達する深さの
溝型素子分離を形成する工程と、上記ベース層の少なく
とも一部を含むように、上記エミッタ層の表面から上記
エピタキシャル層に達する深さの溝型分離層を形成する
工程とを含むものである。 Further, according to a third aspect of the present invention , there is provided a method of manufacturing a semiconductor device , comprising the steps of:
Buried collector layer and epitaxial layer
Are laminated, and a second conductive layer is formed thereon via a first conductive type base layer.
Of the base layer by stacking
Band gap is buried collector layer, epitaxy
The material used is smaller than that of the
A method of manufacturing a semiconductor device having a first conductivity type.
A second conductivity type high concentration impurity buried core on a semiconductor substrate.
And a second conductive type epitaxial layer.
And a step of:
First conductor with narrower energy band gap than conductor substrate
Forming a base layer of an electric type;
An emitter layer of the second conductivity type on the base layer and the base layer.
Formation step and over the element isolation region near the adjacent element.
Of the depth reaching the semiconductor substrate from the surface of the emitter layer.
Forming a trench-type element isolation, and reducing the number of the base layers.
Also to include a portion, a groove-type partial delamination of depth reaching the epitaxial layer from the surface of the emitter layer and
And a process .
【0008】[0008]
【作用】この発明の請求項1の半導体装置によれば、ベ
ース層形成領域以外のエピタキシャル層上にもエミッタ
層が形成されているため、半導体表面の段差が軽減され
る。さらに、この発明の請求項2の半導体装置によれ
ば、上記の効果に加え、さらに溝型素子分離を形成した
ことによって素子間の電気的分離を図ることが可能であ
る。 According to the semiconductor device of the first aspect of the present invention, since the emitter layer is also formed on the epitaxial layer other than the base layer forming region, the step on the semiconductor surface is reduced. . Further, according to the semiconductor device of claim 2 of the present invention,
If, in addition to the above effects, a trench-type element isolation was further formed.
This makes it possible to achieve electrical isolation between elements.
You.
【0009】またこの発明の請求項3の半導体装置の製
造方法によれば、ベース層形成領域以外のエピタキシャ
ル層上にもエミッタ層が形成されているため半導体表面
の段差が軽減され、段差部による配線の断線やエッチン
グ残渣、段差上下でのフォトレジスト露光時のフォーカ
スずれ等が低減される。According to the method of manufacturing a semiconductor device of the third aspect of the present invention, since the emitter layer is also formed on the epitaxial layer other than the base layer forming region, the step on the semiconductor surface is reduced, and the step portion is formed. Disconnection of wiring, etching residue, and focus shift during photoresist exposure above and below a step are reduced.
【0010】[0010]
【実施例】図1は本発明の一実施例による半導体装置
(ダブルへテロ構造トランジスタ)の断面構造図であ
り、P- 型半導体基板1上にN+ 型不純物埋め込み層2
及びN- 型エピタキシャル層3が形成され、その上の一
部分にP- 型半導体基板1よりもエネルギーバンドギャ
ップの狭いP型ベース層4が形成され、P型ベース層4
とN- 型エピタキシャル層3の上にP- 型半導体基板1
と同じエネルギーバンドギャップのN型エミッタ層5及
びN型コレクタ層5aが形成されている。さらに、トラ
ンジスタの外周にはN型エミッタ層5の表面からP- 型
半導体基板1に達する深さの溝型素子分離層10が形成
されており、溝型素子分離層10の底にはP+ 型チャネ
ルカット層6が形成されており、また少なくともP型ベ
ース層4の一部分を含むN型エミッタ層5とN型コレク
タ層5aの境界領域にN型エミッタ層5及びN型コレク
タ層5aの表面からN- 型エピタキシャル層3に達する
深さの溝型分離層11が形成されている。FIG. 1 is a sectional view of a semiconductor device (double heterostructure transistor) according to an embodiment of the present invention, in which an N + type impurity buried layer 2 is formed on a P − type semiconductor substrate 1.
And an N − -type epitaxial layer 3 is formed, and a P-type base layer 4 having an energy band gap narrower than that of the P − -type semiconductor substrate 1 is formed on a part of the epitaxial layer 3.
P - type semiconductor substrate 1 on the N - type epitaxial layer 3
N-type emitter layer 5 及 of the same energy band gap and
And an N-type collector layer 5a . Further, a groove-type element isolation layer 10 having a depth reaching the P − -type semiconductor substrate 1 from the surface of the N-type emitter layer 5 is formed on the outer periphery of the transistor, and P + is formed at the bottom of the groove-type element isolation layer 10. An N-type emitter layer 5 including at least a part of the P-type base layer 4 and an N-type collector layer.
N-type emitter layer 5 and the N-type collector in the boundary region of the data layer 5a
A trench isolation layer 11 having a depth reaching the N − type epitaxial layer 3 from the surface of the data layer 5 a is formed.
【0011】以下、図2ないし図8を用いて製造方法に
ついて説明する。図2はP- 型半導体基板1上にN+ 型
不純物埋め込み層2と、その上にN- 型エピタキシャル
層3が形成された状態を示す。そして図3に示すよう
に、N- 型エピタキシャル層3上の予め定められた領域
に、P- 型半導体基板1よりもエネルギーバンドギャッ
プの狭いP型ベース層4を形成する。Hereinafter, the manufacturing method will be described with reference to FIGS. FIG. 2 shows a state in which an N + type impurity buried layer 2 is formed on a P − type semiconductor substrate 1 and an N − type epitaxial layer 3 is formed thereon. Then, as shown in FIG. 3, a P-type base layer 4 having a smaller energy band gap than the P -- type semiconductor substrate 1 is formed in a predetermined region on the N -- type epitaxial layer 3.
【0012】次に図4に示すように、上記P型ベース層
4及びN- 型エピタキシャル層3上に、P- 型半導体基
板1と同じエネルギーバンドギャップのN型エミッタ層
5を形成する。Next, as shown in FIG. 4, an N-type emitter layer 5 having the same energy band gap as the P − -type semiconductor substrate 1 is formed on the P-type base layer 4 and the N − -type epitaxial layer 3.
【0013】そして図5に示すように、トランジスタ領
域外周の素子分離領域となる領域に、N型エミッタ層5
の表面からP- 型半導体基板1に達する深さの溝型素子
分離層10を形成し、さらに溝型素子分離層10の底に
P+ 型チャネルカット層6を形成する。なお、溝型素子
分離層10の材料としては酸化膜等の絶縁材料を用い
る。As shown in FIG. 5, an N-type emitter layer 5 is formed in a region to be an element isolation region around the transistor region.
A groove type element isolation layer 10 having a depth reaching the P − type semiconductor substrate 1 from the surface of the trench is formed, and a P + type channel cut layer 6 is formed at the bottom of the groove type element isolation layer 10. Note that an insulating material such as an oxide film is used as the material of the groove type element isolation layer 10.
【0014】そして図6に示すように、少なくとも上記
P型ベース層4の一部分を含む領域に、N型エミッタ層
5の表面からN- 型エピタキシャル層3に達する深さの
溝型分離層11を形成する。なお、溝型分離層11の材
料も上記溝型素子分離層10と同様、絶縁材料を用い
る。溝型分離層11の形成によって、N型エミッタ層5
の一部は電気的に分離され、N - 型エピタキシャル層3
に直接的に接するN型コレクタ層5aが得られる。 Then, as shown in FIG.
A region including a part of the P-type base layer 4 has a depth from the surface of the N-type emitter layer 5 to the N − -type epitaxial layer 3.
The groove type separation layer 11 is formed. The insulating material is also used for the material of the groove-type separation layer 11 as in the case of the groove-type element separation layer 10. By forming the groove type separation layer 11, the N-type emitter layer 5 is formed.
Of the N − type epitaxial layer 3 is electrically separated.
N-type collector layer 5a directly in contact with.
【0015】次に図7に示すように、コレクタコンタク
ト16、ベースコンタクト17、エミッタコンタクト1
8の各領域を除くN型エミッタ層5の表面及び溝型素子
分離層10と溝型分離層11の表面に酸化膜12を形成
する。Next, as shown in FIG. 7, the collector contact 16, the base contact 17, the emitter contact 1
On the surface of the surface and trench element isolation layer 10 and the trench isolation layer 11 of the N-type emitter layer 5 excluding the region of 8 to form an oxide film 12.
【0016】そして図8に示すように、上記コレクタコ
ンタクト16部分に、N型エミッタ層5の表面からN+
型不純物埋め込み層2に達する深さのN+ 型コレクタコ
ンタクト層7を形成し、またベースコンタクト17部分
にN型エミッタ層5の表面からP型ベース層4に達する
深さのP+ 型ベースコンタクト層8を形成し、さらにエ
ミッタコンタクト18部分にN型エミッタ層5の表面か
らP型ベース層4に達しない深さのN+ 型エミッタコン
タクト層9を形成する。As shown in FIG. 8, N + is applied to the collector contact 16 from the surface of the N-type emitter layer 5.
An N + -type collector contact layer 7 having a depth reaching the impurity-buried layer 2 is formed, and a P + -type base contact having a depth reaching the P-type base layer 4 from the surface of the N-type emitter layer 5 is formed on the base contact 17. A layer 8 is formed, and an N + -type emitter contact layer 9 having a depth that does not reach the P-type base layer 4 from the surface of the N-type emitter layer 5 is formed on the emitter contact 18.
【0017】以後、N + 型コレクタコンタクト層7、P
+ 型ベースコンタクト層8、N + 型エミッタコンタクト
層9上にそれぞれコレクタ電極13、ベース電極14、
エミッタ電極15を形成して図1の構造とする。Thereafter, the N + type collector contact layer 7 , P
+ Type base contact layer 8 , N + type emitter contact
A collector electrode 13 , a base electrode 14 ,
An emitter electrode 15 is formed to obtain the structure shown in FIG.
【0018】このように本実施例によれば、P型ベース
層4形成領域以外のN - 型エピタキシャル層3上にもN
型エミッタ層5を形成し、該N型エミッタ層5表面から
P - 型半導体基板1に達する深さの溝型素子分離層10
を形成するとともに、少なくともP型ベース層4の一部
を含む領域にN型エミッタ層5表面から上記N - 型エピ
タキシャル層3に達する深さの溝型分離層11を形成し
たから、基板上にコレクタ層となるN + 型不純物埋め込
み層2が全面に形成されていても隣接する素子とは溝型
素子分離層10で分離することができるとともに、ベー
ス層4形成領域以外のN - 型エピタキシャル層3上にも
N型エミッタ層5が形成されているため、ベース電極1
4及びエミッタ電極15と、コレクタ電極13間の段差
が軽減され、この段差部での配線の断線やエッチング残
渣、段差上下でのフォトレジスト露光時のフォーカスず
れ等が低減され、製造精度を向上させることができる。As described above, according to this embodiment, the P-type base
Layers other than 4 forming region N - N also on type epitaxial layer 3
-Type emitter layer 5, from the N-type emitter layer 5 surface
The trench type element isolation layer 10 having a depth reaching the P − type semiconductor substrate 1
And a groove-type separation layer 11 having a depth reaching the N − -type epitaxial layer 3 from the surface of the N-type emitter layer 5 in a region including at least a part of the P-type base layer 4. , N + type impurity buried as a collector layer on the substrate
Even if the only layer 2 is formed on the entire surface, it can be separated from the adjacent element by the groove-type element isolation layer 10 and also on the N − -type epitaxial layer 3 other than the region where the base layer 4 is formed.
Since the N-type emitter layer 5 is formed, the base electrode 1
4, the step between the emitter electrode 15 and the collector electrode 13 is reduced, the disconnection of the wiring at the step, the etching residue, the focus shift at the time of photoresist exposure above and below the step, etc. are reduced, and the manufacturing accuracy is improved. be able to.
【0019】[0019]
【発明の効果】以上のように、この発明の請求項1に係
る半導体装置によれば、ベース層形成領域以外のエピタ
キシャル層上にもエミッタ層が形成されているため半導
体表面の段差が軽減され、高密度な集積回路を得ること
ができるという効果がある。さらに、この発明の請求項
2に係る半導体装置によれば、上記の効果に加え溝型素
子分離層によって素子間の電気的分離が図れる。 As is evident from the foregoing description, according to the semiconductor device according to claim 1 of the present invention, the step of the semiconductor surface because it is also the emitter layer is formed on the epitaxial layer except base over scan layer formation region It is possible to obtain a high-density integrated circuit which is reduced. Claims of the present invention
According to the semiconductor device of the second aspect, in addition to the above effects,
Electrical isolation between elements can be achieved by the element isolation layer.
【0020】また、この発明の請求項3に係る半導体装
置の製造方法によれば、ベース層形成領域以外のエピタ
キシャル層上にもエミッタ層を形成したので、半導体表
面の段差が軽減され、段差部での配線の断線やエッチン
グ残渣がなく、段差上下での形状寸法の差も軽減され、
安定で信頼性の高い半導体装置を得ることができるとい
う効果がある。Further, according to the method of manufacturing a semiconductor device according to claim 3 of the present invention, since the formation of the emitter layer to the base layer formation regions other than the d pita <br/> Kisharu layer, the semiconductor surface Steps are reduced, there is no disconnection of wiring and etching residues at the steps, and differences in shape and dimensions at the top and bottom of the steps are also reduced.
There is an effect that a stable and highly reliable semiconductor device can be obtained.
【図1】この発明の一実施例による半導体装置の断面構
造図である。FIG. 1 is a sectional structural view of a semiconductor device according to an embodiment of the present invention.
【図2】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 2 is a sectional structural view of each main step in a method of manufacturing a semiconductor device according to one embodiment of the present invention.
【図3】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 3 is a sectional structural view of each main step in the method for manufacturing a semiconductor device according to one embodiment of the present invention;
【図4】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 4 is a sectional structural view of each main step in a method of manufacturing a semiconductor device according to one embodiment of the present invention;
【図5】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 5 is a sectional structural view showing main steps in a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図6】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 6 is a sectional structural view of each main step in the method for manufacturing a semiconductor device according to one embodiment of the present invention;
【図7】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 7 is a sectional structural view of each main step in the method of manufacturing a semiconductor device according to one embodiment of the present invention;
【図8】この発明の一実施例による半導体装置の製造方
法における主要工程毎の断面構造図である。FIG. 8 is a sectional structural view of each main step in the method for manufacturing a semiconductor device according to one embodiment of the present invention;
【図9】従来技術の半導体装置の断面構造図である。FIG. 9 is a sectional structural view of a semiconductor device according to the related art.
1 P- 型半導体基板 2 N+ 型不純物埋め込み層 3 N- 型エピタキシャル層 4 P型ベース層 5 N型エミッタ層5a N型コレクタ層 6 P+ 型チャネルカット層 7 N+ 型コレクタコンタクト層 8 P+ 型ベースコンタクト層 9 N+ 型エミッタコンタクト層 10 溝型素子分離層 11 溝型分離層 12 酸化膜 13 コレクタ電極 14 ベース電極 15 エミッタ電極 16 コレクタコンタクト 17 ベースコンタクト 18 エミッタコンタクトReference Signs List 1 P − type semiconductor substrate 2 N + type impurity buried layer 3 N − type epitaxial layer 4 P type base layer 5 N type emitter layer 5 a N type collector layer 6 P + channel cut layer 7 N + type collector contact layer 8 P + Type base contact layer 9 N + type emitter contact layer 10 groove type element separation layer 11 groove type separation layer 12 oxide film 13 collector electrode 14 base electrode 15 emitter electrode 16 collector contact 17 base contact 18 emitter contact
Claims (3)
の埋め込みコレクタ層及びエピタキシャル層が順次積層
され、その上に第1導電型のベース層を介して第2導電
型のエミッタ層が積層され、上記ベース層のエネルギー
バンドギャップが上記埋め込みコレクタ層、エピタキシ
ャル層及びエミッタ層よりも小さい構造を有する半導体
装置において、 半導体基板全面に形成された埋め込みコレクタ層及びエ
ピタキシャル層と、 該エピタキシャル層表面の一部の領域に形成されたベー
ス層と、 該ベース層上に形成されたエミッタ層と、 該エピタキシャル層上に、該エミッタ層と同時に形成さ
れたコレクタ層と、 上記ベース層の少なくとも一部を含むように、上記エミ
ッタ層の表面から上記エピタキシャル層に達する深さに
形成された溝型分離層とを 備えたことを特徴とする半導
体装置。A buried collector layer of a second conductivity type and an epitaxial layer are sequentially laminated on a semiconductor substrate of a first conductivity type, and an emitter layer of a second conductivity type is disposed thereon via a base layer of the first conductivity type. A semiconductor device having a structure in which the energy band gap of the base layer is smaller than that of the buried collector layer, the epitaxial layer, and the emitter layer. A base layer formed in a partial region of the surface, an emitter layer formed on the base layer , a collector layer formed simultaneously with the emitter layer on the epitaxial layer, and at least one of the base layers Part to include
From the surface of the
A semiconductor device comprising: a formed groove-type separation layer .
記各層を貫通して設けられた溝型素子分離を備えたこと
を特徴とする請求項1に記載の半導体装置。Wherein between adjacent elements, the upper from the substrate surface
Having a groove-type element isolation provided through each layer.
The semiconductor device according to claim 1, wherein:
の埋め込みコレクタ層及びエピタキシャル層を順次積層
し、その上に第1導電型のベース層を介して第2導電型
のエミッタ層を積層し、上記ベース層のエネルギーバン
ドギャップが上記埋め込みコレクタ層、エピタキシャル
層及びエミッタ層よりも小さい材料のものが用いられた
半導体装置を製造する方法において、 第1導電型の半導体基板上に第2導電型の高濃度不純物
埋め込みコレクタ層及び、第2導電型のエピタキシャル
層を積層する工程と、 上記エピタキシャル層上の所定領域に、上記半導体基板
よりもエネルギーバンドギャップが狭い第1導電型のベ
ース層を形成する工程と、 上記エピタキシャル層上及び上記ベース層上に、第2導
電型のエミッタ層を形成する工程と、 隣接する素子近傍の素子分離領域に上記エミッタ層の表
面から上記半導体基板 に達する深さの溝型素子分離層を
形成する工程と、 上記ベース層の少なくとも一部を含むように、上記エミ
ッタ層の表面から上記エピタキシャル層に達する深さの
溝型分離層を 形成する工程とを含むことを特徴とする半
導体装置の製造方法。3. A semiconductor device of a second conductivity type on a semiconductor substrate of a first conductivity type.
Buried collector layer and epitaxial layer
And a second conductive type is formed thereon via a first conductive type base layer.
Of the base layer.
The gap is the buried collector layer, epitaxial
Materials smaller than layers and emitter layers were used
In a method of manufacturing a semiconductor device, a high concentration impurity of a second conductivity type is formed on a semiconductor substrate of a first conductivity type.
Buried collector layer and second conductivity type epitaxial
Stacking layers , and providing the semiconductor substrate in a predetermined region on the epitaxial layer.
Of the first conductivity type having a narrower energy band gap than
Forming a source layer and forming a second conductive layer on the epitaxial layer and the base layer.
Forming a conductive type emitter layer, and forming the emitter layer in an element isolation region near an adjacent element.
A trench-type element isolation layer having a depth reaching the semiconductor substrate from the surface.
Forming, and forming the above-mentioned emitter so as to include at least a part of the above-mentioned base layer.
Of the depth reaching the epitaxial layer from the surface of the
Forming a groove-type separation layer .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP12261691A JP2758509B2 (en) | 1991-04-23 | 1991-04-23 | Semiconductor device and manufacturing method thereof |
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