JP2758344B2 - データ蓄積装置読出チャンネル用可変遅延回路およびウィンドウ設定装置 - Google Patents
データ蓄積装置読出チャンネル用可変遅延回路およびウィンドウ設定装置Info
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- JP2758344B2 JP2758344B2 JP5125656A JP12565693A JP2758344B2 JP 2758344 B2 JP2758344 B2 JP 2758344B2 JP 5125656 A JP5125656 A JP 5125656A JP 12565693 A JP12565693 A JP 12565693A JP 2758344 B2 JP2758344 B2 JP 2758344B2
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- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Magnetic Recording (AREA)
Description
【0001】
【産業上の利用分野】本発明は、データ蓄積装置の読み
出しチャンネルに特別に適応されたデータ蓄積装置読出
チャンネル用可変遅延回路に関し、特に、データ蓄積装
置における異なったゾーンからのデータ信号に可変の遅
延を与えるための遅延読出データ用シングルショット
(delayed read data single
shot,DRDSS)回路に関する。さらに、本発
明は、上記のデータ蓄積装置読出チャンネル用可変遅延
回路と協働するウィンドウ設定装置に関するものであ
る。
出しチャンネルに特別に適応されたデータ蓄積装置読出
チャンネル用可変遅延回路に関し、特に、データ蓄積装
置における異なったゾーンからのデータ信号に可変の遅
延を与えるための遅延読出データ用シングルショット
(delayed read data single
shot,DRDSS)回路に関する。さらに、本発
明は、上記のデータ蓄積装置読出チャンネル用可変遅延
回路と協働するウィンドウ設定装置に関するものであ
る。
【0002】
【従来の技術】ハードディスク駆動装置の読み出しチャ
ンネルのような磁気媒体からのデータ読み出しにおいて
は、反復する予め定められた「ウインドウ」内における
フラックスの変化を検知することが従来普通に行われて
いる。そのウインドウ内にフラックスの変化があれば、
「1」が存在すると仮定され、フラックスの変化がなけ
れば、「0」であると仮定される。「1」および「0」
の連続は、一連の交番するフラックスの変化として記録
されている。すなわち、正方向(あるいは負方向)のフ
ラックス変化が「1」を表わすために記録され、フラッ
クスの無変化が「0」を表わす。通常、連続するフラッ
クス変化がいくつかの「0」によって分離されている場
合であれば、先行するフラックス変化に対し逆の極性で
あるフラックス変化が「1」を表わすために記録され
る。これは、検出されたフラックス変化を誤って解釈す
ることになりかねないビット間干渉、ノイズおよび位相
シフトを最小化するために実行される。例えば、連続す
るビットがそれぞれのビットセル(データセルとしても
引用される)を占有していると考えると、個別のビット
セル内で必要とされるフラックス変化が、後続のビット
セル内で検出されるように、十分にシフト、あるいは時
間遅延されることとなる。
ンネルのような磁気媒体からのデータ読み出しにおいて
は、反復する予め定められた「ウインドウ」内における
フラックスの変化を検知することが従来普通に行われて
いる。そのウインドウ内にフラックスの変化があれば、
「1」が存在すると仮定され、フラックスの変化がなけ
れば、「0」であると仮定される。「1」および「0」
の連続は、一連の交番するフラックスの変化として記録
されている。すなわち、正方向(あるいは負方向)のフ
ラックス変化が「1」を表わすために記録され、フラッ
クスの無変化が「0」を表わす。通常、連続するフラッ
クス変化がいくつかの「0」によって分離されている場
合であれば、先行するフラックス変化に対し逆の極性で
あるフラックス変化が「1」を表わすために記録され
る。これは、検出されたフラックス変化を誤って解釈す
ることになりかねないビット間干渉、ノイズおよび位相
シフトを最小化するために実行される。例えば、連続す
るビットがそれぞれのビットセル(データセルとしても
引用される)を占有していると考えると、個別のビット
セル内で必要とされるフラックス変化が、後続のビット
セル内で検出されるように、十分にシフト、あるいは時
間遅延されることとなる。
【0003】一般的に、データはセルフクロッキング
(self−clocking)・コードで記録されて
おり、それは、読み出し動作中に、適当な検出ウインド
ウを発生し、その間のフラックス変化が検知されるよう
にするウインドウ発生器を同期するために供給される。
標準的には、データ分離器が読み出しチャンネル中に設
けられて、磁気媒体から再生されるセルフクロッキング
・コードに固有の時間情報を復元し、そして、この時間
情報を用いて読み出しクロックを発生させる。この読み
出しクロックを発生し、かつ、この読み出しクロックと
媒体から読み出されたデータパルスとを分離、すなわ
ち、同期させるために、位相同期ループ(PLL)を用
いることが通例である。その後、同期されたデータパル
スは前述したウインドウと比較され、ビットセル中に
「1」あるいは「0」のいずれが存在するかを決定す
る。
(self−clocking)・コードで記録されて
おり、それは、読み出し動作中に、適当な検出ウインド
ウを発生し、その間のフラックス変化が検知されるよう
にするウインドウ発生器を同期するために供給される。
標準的には、データ分離器が読み出しチャンネル中に設
けられて、磁気媒体から再生されるセルフクロッキング
・コードに固有の時間情報を復元し、そして、この時間
情報を用いて読み出しクロックを発生させる。この読み
出しクロックを発生し、かつ、この読み出しクロックと
媒体から読み出されたデータパルスとを分離、すなわ
ち、同期させるために、位相同期ループ(PLL)を用
いることが通例である。その後、同期されたデータパル
スは前述したウインドウと比較され、ビットセル中に
「1」あるいは「0」のいずれが存在するかを決定す
る。
【0004】しかしながら、データ分離器、すなわち、
同期器は、即時的には動作することができない。すなわ
ち、データ分離器のPLLは、データパルスが蓄積媒体
から再生されると、それらのデータパルス中に通常存在
するシフトやジッターに即座に追従するように、実時間
で動作することはできない。その結果、精確にデータ分
離を実行するためには、すなわち、再生されたデータパ
ルスがあるビットセル中で発生されたウインドウ内に編
入されるか否かを決定するためには、データパルスをウ
インドウと比較する前に遅延させるのが通例である。換
言すれば、データパルスは、ウインドウを発生するPL
Lに供給する前に、遅延される。典型的には、データパ
ルスに与えられる遅延は、ビットセルの1/2のオーダ
ーであり、この遅延を生成するために用いられる遅延回
路は、1/2セル遅延、先行処理(anticipat
or)、可変ビットセル遅延、1/3セル遅延および遅
延読み出しデータ・シングルショット(DRDSS)と
して、当業者により既に開示されている。この遅延回路
は、ここではDRDSS回路として引用されており、そ
れはそのより精確な記述であると考えられる。
同期器は、即時的には動作することができない。すなわ
ち、データ分離器のPLLは、データパルスが蓄積媒体
から再生されると、それらのデータパルス中に通常存在
するシフトやジッターに即座に追従するように、実時間
で動作することはできない。その結果、精確にデータ分
離を実行するためには、すなわち、再生されたデータパ
ルスがあるビットセル中で発生されたウインドウ内に編
入されるか否かを決定するためには、データパルスをウ
インドウと比較する前に遅延させるのが通例である。換
言すれば、データパルスは、ウインドウを発生するPL
Lに供給する前に、遅延される。典型的には、データパ
ルスに与えられる遅延は、ビットセルの1/2のオーダ
ーであり、この遅延を生成するために用いられる遅延回
路は、1/2セル遅延、先行処理(anticipat
or)、可変ビットセル遅延、1/3セル遅延および遅
延読み出しデータ・シングルショット(DRDSS)と
して、当業者により既に開示されている。この遅延回路
は、ここではDRDSS回路として引用されており、そ
れはそのより精確な記述であると考えられる。
【0005】これまで、DRDSS回路は固定遅延を示
していた。このことは、データパルスが記録されている
個別のトラックとは無関係に、データパルスを記録する
ために用いられている記録方式が一様かつ一定のデータ
クロックに基づいているので、何ら困難を呈することは
なかった。典型的には、データクロック周波数は、最内
側トラックにおける最大ビット密度でデータパルスを記
録するように、選択されていたし、そして、同じデータ
クロック周波数が最外側トラックにおけるデータパルス
を記録するために用いられているので、後者はより低い
ビット密度で記録されていた。ディスク媒体のための記
録密度を改善するために、いわゆる定ビット密度記録技
術が開発された。この技術においては、ディスク媒体は
いくつかのラディアル・ゾーンに分割され、各ゾーンは
他の全てのゾーンと実質的に同じビット密度を有するよ
うにされる。好適な具体例においては、データクロック
周波数は、半径方向外側に向けてゾーン毎に、増大され
る。そこで、最外側ゾーンに記録されるデータは、最内
側ゾーンに記録されるデータよりもより大きいクロック
周波数を示し、そして、これにより、ゾーン毎に同等の
ビット密度が維持される。
していた。このことは、データパルスが記録されている
個別のトラックとは無関係に、データパルスを記録する
ために用いられている記録方式が一様かつ一定のデータ
クロックに基づいているので、何ら困難を呈することは
なかった。典型的には、データクロック周波数は、最内
側トラックにおける最大ビット密度でデータパルスを記
録するように、選択されていたし、そして、同じデータ
クロック周波数が最外側トラックにおけるデータパルス
を記録するために用いられているので、後者はより低い
ビット密度で記録されていた。ディスク媒体のための記
録密度を改善するために、いわゆる定ビット密度記録技
術が開発された。この技術においては、ディスク媒体は
いくつかのラディアル・ゾーンに分割され、各ゾーンは
他の全てのゾーンと実質的に同じビット密度を有するよ
うにされる。好適な具体例においては、データクロック
周波数は、半径方向外側に向けてゾーン毎に、増大され
る。そこで、最外側ゾーンに記録されるデータは、最内
側ゾーンに記録されるデータよりもより大きいクロック
周波数を示し、そして、これにより、ゾーン毎に同等の
ビット密度が維持される。
【0006】
【発明が解決すべき課題】定ビット密度形式で記録され
たデータを再生する場合、ビットセルのサイズ、すなわ
ち、継続期間は最内側ゾーンに対するものよりも最外側
ゾーンに対して小さくなる。しかしながら、DRDSS
回路によって再生データパルスに与えられる遅延が一定
に維持されるならば、この遅延は、より外側のゾーンか
ら再生されるデータパルスに対して大きくなり過ぎる
か、あるいは、より内側のゾーンから再生されるデータ
パルスに対して小さくなり過ぎることとなる。いずれの
事態においても、媒体に基因するデータパルスの位相シ
フトがデータ分離器PLLにおけるかなりの時間ジッタ
ーを発生させ、データエラーを引き起すこととなる。標
準的にデータ分離器に含まれている位相検出器は、再生
されたデータパルスが大きな位相シフトを受けるという
事態においては、ノイズの影響を受けやすくなる。
たデータを再生する場合、ビットセルのサイズ、すなわ
ち、継続期間は最内側ゾーンに対するものよりも最外側
ゾーンに対して小さくなる。しかしながら、DRDSS
回路によって再生データパルスに与えられる遅延が一定
に維持されるならば、この遅延は、より外側のゾーンか
ら再生されるデータパルスに対して大きくなり過ぎる
か、あるいは、より内側のゾーンから再生されるデータ
パルスに対して小さくなり過ぎることとなる。いずれの
事態においても、媒体に基因するデータパルスの位相シ
フトがデータ分離器PLLにおけるかなりの時間ジッタ
ーを発生させ、データエラーを引き起すこととなる。標
準的にデータ分離器に含まれている位相検出器は、再生
されたデータパルスが大きな位相シフトを受けるという
事態においては、ノイズの影響を受けやすくなる。
【0007】データ分離器を、ゾーンビット記録におい
て異なったクロック周波数を用いるように適合させ、そ
して、それによって、異なった継続時間のビットセルを
形成するための一つの提案が、米国特許第4,894,
734号に開示されている。そこでは、再生されたデー
タパルスは、いくつかのタップを有する遅延線として形
成された先行処理器、すなわち、遅延回路に供給され
る。データパルスが復元される個別のゾーンに応じて、
先行処理器の対応するタップが選択され、遅延されたデ
ータパルスを供給する。しかしながら、この提案は、一
般的には、マルチタップの遅延線はまさに大きくて高価
であることから、十分なものではない。ディスク駆動装
置のサイズは世代の進展とともに小さくなってきている
ので、単純には、マルチタップの遅延線を用いうる余地
(あるいは、実際的な情況)はない。更に、この提案
は、あるゾーンから復元される実際のクロック周波数が
その名目上の周波数と異なる場合であっても、そのゾー
ンに対して固定の遅延を与えるようにしている。すなわ
ち、熱的影響、経時変化、ドリフトや他の磁気媒体の固
有の特性が、再生されたデータパルスのクロック周波数
を設計された周波数と異なる影響を受けたものに変化さ
せてしまう。結果として、実際のビットサイズは予期さ
れたものと異なり、そこで、個別のタップに与えられる
遅延がそのビットセルに対しては大き過ぎるか、あるい
は、小さ過ぎることとなる。
て異なったクロック周波数を用いるように適合させ、そ
して、それによって、異なった継続時間のビットセルを
形成するための一つの提案が、米国特許第4,894,
734号に開示されている。そこでは、再生されたデー
タパルスは、いくつかのタップを有する遅延線として形
成された先行処理器、すなわち、遅延回路に供給され
る。データパルスが復元される個別のゾーンに応じて、
先行処理器の対応するタップが選択され、遅延されたデ
ータパルスを供給する。しかしながら、この提案は、一
般的には、マルチタップの遅延線はまさに大きくて高価
であることから、十分なものではない。ディスク駆動装
置のサイズは世代の進展とともに小さくなってきている
ので、単純には、マルチタップの遅延線を用いうる余地
(あるいは、実際的な情況)はない。更に、この提案
は、あるゾーンから復元される実際のクロック周波数が
その名目上の周波数と異なる場合であっても、そのゾー
ンに対して固定の遅延を与えるようにしている。すなわ
ち、熱的影響、経時変化、ドリフトや他の磁気媒体の固
有の特性が、再生されたデータパルスのクロック周波数
を設計された周波数と異なる影響を受けたものに変化さ
せてしまう。結果として、実際のビットサイズは予期さ
れたものと異なり、そこで、個別のタップに与えられる
遅延がそのビットセルに対しては大き過ぎるか、あるい
は、小さ過ぎることとなる。
【0008】したがって、本発明の目的は、上記した提
案の欠点および不利益を解消および回避し、記録媒体の
ようなデータ蓄積装置の異なったゾーンから再生された
データパルスに対して可変の遅延を与えるための改善さ
れたデータ蓄積装置読出チャンネル用可変遅延回路を提
供することである。本発明の他の目的は、集積回路とし
て容易に具体化することができ、かつ、データパルスが
再生されるゾーンのみならず、再生されたデータの実際
のクロック周波数に対して整合された遅延を供給するこ
とができるデータ蓄積装置読出チャンネル用可変遅延回
路を提供することである。
案の欠点および不利益を解消および回避し、記録媒体の
ようなデータ蓄積装置の異なったゾーンから再生された
データパルスに対して可変の遅延を与えるための改善さ
れたデータ蓄積装置読出チャンネル用可変遅延回路を提
供することである。本発明の他の目的は、集積回路とし
て容易に具体化することができ、かつ、データパルスが
再生されるゾーンのみならず、再生されたデータの実際
のクロック周波数に対して整合された遅延を供給するこ
とができるデータ蓄積装置読出チャンネル用可変遅延回
路を提供することである。
【0009】本発明の更に他の目的は、上述のデータ蓄
積装置読出チャンネル用可変遅延回路と協働し、それに
より、ディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
(window margining apparat
us)を提供することである。本発明のその他の種々の
目的、利点および特徴点は、後述する詳細な記載から容
易に明らかなものとなり、そして、新規な特徴点は特に
特許請求の範囲の項に指摘されている。
積装置読出チャンネル用可変遅延回路と協働し、それに
より、ディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
(window margining apparat
us)を提供することである。本発明のその他の種々の
目的、利点および特徴点は、後述する詳細な記載から容
易に明らかなものとなり、そして、新規な特徴点は特に
特許請求の範囲の項に指摘されている。
【0010】
【課題を解決するための手段】本発明によれば、データ
蓄積装置読出チャンネル用可変遅延回路、特に、DRD
SS回路が、データ蓄積装置の異なったゾーンにそれぞ
れ異なったクロック周波数で記録されている信号を読み
出すことができる読み出しチャンネルに使用するために
提供され、そこでは、その読み出しチャンネルが、読み
出されているゾーンのクロック周波数に対応するレベル
の充電電流が供給される容量性インピーダンスを有する
可変発振器に結合可能とされている(あるいは、有して
いる)。デュプリケータがその可変発振器に結合され
て、その充電電流の実質的に一致する複製である出力電
流を発生し、その出力電流の関数として出力レベルを供
給する。その出力レベルは、ランプ信号と比較され、ラ
ンプ信号がその出力レベルと実質的に等しくなると、デ
ータ蓄積装置から読み出された信号の遅延形態が発生さ
れる。ランプ信号は、可変発振器の容量性インピーダン
スに実質的に一致する容量性インピーダンスを有し、そ
して、データ蓄積装置から読み出された信号に応答して
トリガーされるランプ発生器によって、発生される。
蓄積装置読出チャンネル用可変遅延回路、特に、DRD
SS回路が、データ蓄積装置の異なったゾーンにそれぞ
れ異なったクロック周波数で記録されている信号を読み
出すことができる読み出しチャンネルに使用するために
提供され、そこでは、その読み出しチャンネルが、読み
出されているゾーンのクロック周波数に対応するレベル
の充電電流が供給される容量性インピーダンスを有する
可変発振器に結合可能とされている(あるいは、有して
いる)。デュプリケータがその可変発振器に結合され
て、その充電電流の実質的に一致する複製である出力電
流を発生し、その出力電流の関数として出力レベルを供
給する。その出力レベルは、ランプ信号と比較され、ラ
ンプ信号がその出力レベルと実質的に等しくなると、デ
ータ蓄積装置から読み出された信号の遅延形態が発生さ
れる。ランプ信号は、可変発振器の容量性インピーダン
スに実質的に一致する容量性インピーダンスを有し、そ
して、データ蓄積装置から読み出された信号に応答して
トリガーされるランプ発生器によって、発生される。
【0011】本発明の特色として、可変発振器およびラ
ンプ発生器はともに共通の集積回路として形成され、そ
して、各々における容量性インピーダンスはキャパシタ
により構成されている。他の特色として、可変発振器は
複数の抵抗器を持った単安定マルチバイブレータを有し
ており、そして、デュプリケータは出力電流が流れる基
準抵抗器を有しており、その基準抵抗器は単安定マルチ
バイブレータの抵抗器と整合させられる。利点として、
それらの単安定マルチバイブレータおよび基準抵抗器は
共通の集積回路中に形成される。
ンプ発生器はともに共通の集積回路として形成され、そ
して、各々における容量性インピーダンスはキャパシタ
により構成されている。他の特色として、可変発振器は
複数の抵抗器を持った単安定マルチバイブレータを有し
ており、そして、デュプリケータは出力電流が流れる基
準抵抗器を有しており、その基準抵抗器は単安定マルチ
バイブレータの抵抗器と整合させられる。利点として、
それらの単安定マルチバイブレータおよび基準抵抗器は
共通の集積回路中に形成される。
【0012】本発明のこの特徴における更なる特色とし
て、デュプリケータはカレントミラー回路を有してい
る。更に他の特色として、フリップフロップ回路のよう
な双安定回路が、データ蓄積装置から信号が読み出され
ると、第1の状態にトリガーされ、そして、ランプ信号
が出力レベルに実質的に等しくなると、その読み出され
た信号の遅延形態を発生する第2の状態にトリガーされ
る。
て、デュプリケータはカレントミラー回路を有してい
る。更に他の特色として、フリップフロップ回路のよう
な双安定回路が、データ蓄積装置から信号が読み出され
ると、第1の状態にトリガーされ、そして、ランプ信号
が出力レベルに実質的に等しくなると、その読み出され
た信号の遅延形態を発生する第2の状態にトリガーされ
る。
【0013】本発明のもう一つの特徴としては、上記の
データ蓄積装置読出チャンネル用可変遅延回路、特に、
DRDSS回路がウインドウ設定装置と協働させられ、
それは、ウインドウ継続期間内において、ゾーンビット
が記録されているデータ蓄積装置から再生されたデータ
パルスが生じたことを検出する。DRDSS回路によっ
て生成された遅延データパルスがウインドウパルス発生
器をトリガーし、それは、再生されたデータパルスが検
出用ウインドウ内に発生したか否かを検出するための検
出器にウインドウパルスを供給する。そのウインドウ設
定の特徴を有効にするため、再生されたデータパルスが
可変遅延手段によりその検出器に供給され、その可変遅
延手段は、再生されたデータパルス中に存在する位相エ
ラーが、遅延されたデータパルスをウインドウの外に落
し込むような方向に、検出用ウインドウに関連するデー
タパルスをシフトするように意図された遅延を与える。
データ蓄積装置読出チャンネル用可変遅延回路、特に、
DRDSS回路がウインドウ設定装置と協働させられ、
それは、ウインドウ継続期間内において、ゾーンビット
が記録されているデータ蓄積装置から再生されたデータ
パルスが生じたことを検出する。DRDSS回路によっ
て生成された遅延データパルスがウインドウパルス発生
器をトリガーし、それは、再生されたデータパルスが検
出用ウインドウ内に発生したか否かを検出するための検
出器にウインドウパルスを供給する。そのウインドウ設
定の特徴を有効にするため、再生されたデータパルスが
可変遅延手段によりその検出器に供給され、その可変遅
延手段は、再生されたデータパルス中に存在する位相エ
ラーが、遅延されたデータパルスをウインドウの外に落
し込むような方向に、検出用ウインドウに関連するデー
タパルスをシフトするように意図された遅延を与える。
【0014】
【実施例】図面、特に図1を参照すれば、ハード磁気デ
ィスク10のような記録媒体上に記録されたデータを復
元するために用いられる典型的な読み出しチャンネルが
例示されている。図1には、一個のディスクの一面のみ
が例示されているが、実際の実施例においては、ディス
ク駆動装置はそれぞれがその上にデータを記録している
面を有しているいくつかのディスクを備えていることが
認識されるであろう。データはディスク10の面上にわ
たって駆動されるヘッド12によって再生され、そのヘ
ッドは当業者に既知の回転式アクチュエータのようなア
クチュエータ14により所望のトラックに位置決めされ
る。上述した実際の実施例においては、アクチュエータ
は一群の(stack)支持アームからなり、それらに
(ヘッド12と同様な)個別のヘッドが固定されてお
り、各ヘッドは各ディスク面と協働してその面上のデー
タを書き込みあるいは読み出す。全てのヘッドが同時に
位置決めされるが、スタック中の1個のヘッドが作動さ
れて、書き込みあるいは読み出し動作を実行する。
ィスク10のような記録媒体上に記録されたデータを復
元するために用いられる典型的な読み出しチャンネルが
例示されている。図1には、一個のディスクの一面のみ
が例示されているが、実際の実施例においては、ディス
ク駆動装置はそれぞれがその上にデータを記録している
面を有しているいくつかのディスクを備えていることが
認識されるであろう。データはディスク10の面上にわ
たって駆動されるヘッド12によって再生され、そのヘ
ッドは当業者に既知の回転式アクチュエータのようなア
クチュエータ14により所望のトラックに位置決めされ
る。上述した実際の実施例においては、アクチュエータ
は一群の(stack)支持アームからなり、それらに
(ヘッド12と同様な)個別のヘッドが固定されてお
り、各ヘッドは各ディスク面と協働してその面上のデー
タを書き込みあるいは読み出す。全てのヘッドが同時に
位置決めされるが、スタック中の1個のヘッドが作動さ
れて、書き込みあるいは読み出し動作を実行する。
【0015】ヘッド12は読み出しチャンネルに結合さ
れており、それはリードアンプ16、復調器(qual
ifier)18、データ分離器20およびデコーダ2
2とから構成されるものとして例示されている。ヘッド
12により再生されたデータパルスは「生の」データと
して参照され、この生データはリードアンプ16によっ
てデータを容易に検出しうるレベルにまで増幅される。
図2(A)は、そのヘッド増幅器により生成される増幅
された生データの波形表示である。
れており、それはリードアンプ16、復調器(qual
ifier)18、データ分離器20およびデコーダ2
2とから構成されるものとして例示されている。ヘッド
12により再生されたデータパルスは「生の」データと
して参照され、この生データはリードアンプ16によっ
てデータを容易に検出しうるレベルにまで増幅される。
図2(A)は、そのヘッド増幅器により生成される増幅
された生データの波形表示である。
【0016】リードアンプ16からの増幅された生デー
タは復調器18に結合され、それは生データ中の正およ
び負のピークを検出するように動作する。生データ、特
にその中のピークは、「1」を記録するときに発生され
るフラックス変化を表わしていることが明らかである。
典型的なものとして、連続するフラックス変化には、そ
れらが無変化の期間により分離されていても、逆極性の
転移が与えられる。各フラックス変化はフラックスセル
の継続期間を占有し、そのセルは、理解を容易にするた
め、実質的にビットセルの継続期間に等しいものとして
考えることとする。そこで、図2(A)に示されている
増幅された生データは、二進表示〔110001000
10001101〕として表現することができる。復調
器はフラックス変化を検出するように構成されており、
そこで、「1」あるいは「0」のいずれが再生されてい
るかを決定する。復調器の各種の具体例は当業者に既知
であり、ピーク検出器を含むこともできる。ここに記載
されている実施例においては、復調器18は、そこに供
給される増幅された生データにおける検出された正ある
いは負のピークに応答して、出力パルスを発生するよう
に構成されている。図2(B)は、生データのピーク検
出に応答して、復調器18により発生されるパルスの波
形表示である。
タは復調器18に結合され、それは生データ中の正およ
び負のピークを検出するように動作する。生データ、特
にその中のピークは、「1」を記録するときに発生され
るフラックス変化を表わしていることが明らかである。
典型的なものとして、連続するフラックス変化には、そ
れらが無変化の期間により分離されていても、逆極性の
転移が与えられる。各フラックス変化はフラックスセル
の継続期間を占有し、そのセルは、理解を容易にするた
め、実質的にビットセルの継続期間に等しいものとして
考えることとする。そこで、図2(A)に示されている
増幅された生データは、二進表示〔110001000
10001101〕として表現することができる。復調
器はフラックス変化を検出するように構成されており、
そこで、「1」あるいは「0」のいずれが再生されてい
るかを決定する。復調器の各種の具体例は当業者に既知
であり、ピーク検出器を含むこともできる。ここに記載
されている実施例においては、復調器18は、そこに供
給される増幅された生データにおける検出された正ある
いは負のピークに応答して、出力パルスを発生するよう
に構成されている。図2(B)は、生データのピーク検
出に応答して、復調器18により発生されるパルスの波
形表示である。
【0017】復調器18の出力はデータ分離器に結合さ
れている。データ分離器もまたデータ同期器として当業
者に既知であり、復調器18によって発生されたパルス
を同期、あるいは、再クロックをかけるように構成され
ており、それによって、ビットセル内で予め定められた
継続時間の同期されたパルスを発生する。図2(C)
は、記録媒体10から復元され、分離すなわち同期化さ
れたデータの波形表示である。典型的には、データ分離
器は位相同期ループを有しており、それは(図2(B)
に示されているような)復調されたデータパルスに含ま
れているタイミング情報を復元し、かつ、ビットセルの
継続期間中に「1」あるいは「0」のいずれが存在する
かを決定するように動作する。勿論、ビットセルの継続
期間は復元されるタイミング情報の関数となる。
れている。データ分離器もまたデータ同期器として当業
者に既知であり、復調器18によって発生されたパルス
を同期、あるいは、再クロックをかけるように構成され
ており、それによって、ビットセル内で予め定められた
継続時間の同期されたパルスを発生する。図2(C)
は、記録媒体10から復元され、分離すなわち同期化さ
れたデータの波形表示である。典型的には、データ分離
器は位相同期ループを有しており、それは(図2(B)
に示されているような)復調されたデータパルスに含ま
れているタイミング情報を復元し、かつ、ビットセルの
継続期間中に「1」あるいは「0」のいずれが存在する
かを決定するように動作する。勿論、ビットセルの継続
期間は復元されるタイミング情報の関数となる。
【0018】データ分離器20の出力、すなわち、図2
(C)に示されている同期化されたパルスは、デコーダ
22に結合され、そこで、通常の1.7コードのような
記録目的に用いられたコードが復号化される。通常の
「1」および「0」形式に復号されたデータは、デコー
ダ22から更に他の装置、例えば、ディスク駆動装置と
ともに用いられるコンピュータシステムに供給される。
(C)に示されている同期化されたパルスは、デコーダ
22に結合され、そこで、通常の1.7コードのような
記録目的に用いられたコードが復号化される。通常の
「1」および「0」形式に復号されたデータは、デコー
ダ22から更に他の装置、例えば、ディスク駆動装置と
ともに用いられるコンピュータシステムに供給される。
【0019】データが、データ蓄積用ディスク10上
で、定ビット密度記録に従って異なったゾーンに記録さ
れている場合、データの書き込みおよび読み出しの双方
に対して用いられるクロック周波数は、ヘッド12がゾ
ーンからゾーンへ移動するに伴って、調整されなければ
ならない。書込および読出データクロックは、図3に示
されているタイプの周波数シンセサイザによって発生さ
れる。ここに、その周波数シンセサイザは、可変発振器
30を組み込んだ位相同期ループを有しており、その発
振周波数がデータ蓄積用ディスク10に書き込まれ、あ
るいは、そこから読み出されるデータと組み合わされる
クロック周波数を設定する。可変発振器は好ましくは電
圧制御型発振器(VCO)であり、その発振周波数は、
位相同期ループの動作に加えて、後述するマイクロプロ
セッサ42によって、決定される。
で、定ビット密度記録に従って異なったゾーンに記録さ
れている場合、データの書き込みおよび読み出しの双方
に対して用いられるクロック周波数は、ヘッド12がゾ
ーンからゾーンへ移動するに伴って、調整されなければ
ならない。書込および読出データクロックは、図3に示
されているタイプの周波数シンセサイザによって発生さ
れる。ここに、その周波数シンセサイザは、可変発振器
30を組み込んだ位相同期ループを有しており、その発
振周波数がデータ蓄積用ディスク10に書き込まれ、あ
るいは、そこから読み出されるデータと組み合わされる
クロック周波数を設定する。可変発振器は好ましくは電
圧制御型発振器(VCO)であり、その発振周波数は、
位相同期ループの動作に加えて、後述するマイクロプロ
セッサ42によって、決定される。
【0020】位相同期ループは、通常のPLLとして示
されており、それは、VCO30、周波数分割器32、
比較器34、チャージポンプ38およびフィルタ40が
ループ内に内部結合されて構成される。比較器34は、
そこに供給される各信号の周波数と位相を比較するよう
に設計されており、その一方の入力が周波数分割器32
に結合されてVCO30からの繰返し信号を受け取り、
かつ、もう一つの入力が基準発振器36により発生され
る基準繰返し信号を受け取るように結合されている。好
ましくは、安定な繰返し信号を供給するために、発振器
36は水晶発振器とされる。
されており、それは、VCO30、周波数分割器32、
比較器34、チャージポンプ38およびフィルタ40が
ループ内に内部結合されて構成される。比較器34は、
そこに供給される各信号の周波数と位相を比較するよう
に設計されており、その一方の入力が周波数分割器32
に結合されてVCO30からの繰返し信号を受け取り、
かつ、もう一つの入力が基準発振器36により発生され
る基準繰返し信号を受け取るように結合されている。好
ましくは、安定な繰返し信号を供給するために、発振器
36は水晶発振器とされる。
【0021】比較器34の出力は、VCO30の発振周
波数と基準発振器36の周波数との間の誤差を表わすよ
うに設計される。こうして、基準信号とVCO30によ
り設定されたクロック周波数との間の周波数および位相
の誤差が、比較器34により、発生される。その比較器
はチャージポンプ38に結合されて、フィルタ40を充
放電するように動作し、そのフィルタ出力はVCO30
に結合され、VCOに制御電圧を供給するように構成さ
れている。チャージポンプが変化すると、制御電圧も変
化することとなる。VCO30はその制御電圧の変化に
応答し、そこから出力されるクロック周波数を調整す
る。こうして、VCOが基準発振器36から比較器34
に供給される基準信号と同じ周波数および位相で動作す
るならば、一定の制御電圧がVCOに供給され、一定の
発振周波数を確保することとなる。
波数と基準発振器36の周波数との間の誤差を表わすよ
うに設計される。こうして、基準信号とVCO30によ
り設定されたクロック周波数との間の周波数および位相
の誤差が、比較器34により、発生される。その比較器
はチャージポンプ38に結合されて、フィルタ40を充
放電するように動作し、そのフィルタ出力はVCO30
に結合され、VCOに制御電圧を供給するように構成さ
れている。チャージポンプが変化すると、制御電圧も変
化することとなる。VCO30はその制御電圧の変化に
応答し、そこから出力されるクロック周波数を調整す
る。こうして、VCOが基準発振器36から比較器34
に供給される基準信号と同じ周波数および位相で動作す
るならば、一定の制御電圧がVCOに供給され、一定の
発振周波数を確保することとなる。
【0022】マイクロプロセッサ42がVCO30に結
合されており、「コアース(coarse)」制御とし
て作動するゾーン識別信号をVCOに供給するように設
定されている。マイクロプロセッサは、また、周波数分
割器32に分周比を供給しており、この分周比はヘッド
12によりアクセスされている特定のゾーンが変化する
につれて変化する。周波数分割器32が1/Nの周波数
分割器であるものとすれば、マイクロプロセッサ42
は、そこに値Nを供給する。こうして、VCO30の発
振周波数がマイクロプロセッサ42から出力されるゾー
ン識別電圧に応答して変化する時に、分周比Nが同様に
変化するということは、クロック周波数が変化しても、
比較器34に供給される発振信号の周波数は一定に保た
れるということを意味する。この点に関し、比較器34
に供給される繰返し信号の周波数を整合させるために、
分周比Mが分周比Nと連動されており、マイクロプロセ
ッサ42から周波数分割器37に供給される。
合されており、「コアース(coarse)」制御とし
て作動するゾーン識別信号をVCOに供給するように設
定されている。マイクロプロセッサは、また、周波数分
割器32に分周比を供給しており、この分周比はヘッド
12によりアクセスされている特定のゾーンが変化する
につれて変化する。周波数分割器32が1/Nの周波数
分割器であるものとすれば、マイクロプロセッサ42
は、そこに値Nを供給する。こうして、VCO30の発
振周波数がマイクロプロセッサ42から出力されるゾー
ン識別電圧に応答して変化する時に、分周比Nが同様に
変化するということは、クロック周波数が変化しても、
比較器34に供給される発振信号の周波数は一定に保た
れるということを意味する。この点に関し、比較器34
に供給される繰返し信号の周波数を整合させるために、
分周比Mが分周比Nと連動されており、マイクロプロセ
ッサ42から周波数分割器37に供給される。
【0023】一様な安定動作の下では、フィルタ40か
らVCO30に供給される制御電圧は、定格基準レベル
に実質的に等しくなることが理解される。数値例として
は、この基準レベルは約2.7Vのオーダーとなる。比
較器44がフィルタ40に結合されており、VCO30
に供給される制御電圧と、適当な電源による基準電圧4
6として供給されている上記定格基準電圧レベルとを比
較するように構成されている。比較器44の出力はマイ
クロプロセッサ42に結合されて、ある時間周期におい
て、この基準電圧からのVCO制御電圧の偏差の指示を
マイクロプロセッサに供給するように設計されている。
ランダムな偏差が予想されるが、長期にわたる偏差はそ
うではない。マイクロプロセッサ42は、そのような長
期間偏差を決定し、必要ならば、VCO30に供給され
るコアース制御信号を修正するように機能する。すなわ
ち、VCOに供給されるゾーン識別電圧がそのような長
期間偏差の関数として調整されることとなる。それにも
かかわらず、所望により、比較器44は省略することが
できる。
らVCO30に供給される制御電圧は、定格基準レベル
に実質的に等しくなることが理解される。数値例として
は、この基準レベルは約2.7Vのオーダーとなる。比
較器44がフィルタ40に結合されており、VCO30
に供給される制御電圧と、適当な電源による基準電圧4
6として供給されている上記定格基準電圧レベルとを比
較するように構成されている。比較器44の出力はマイ
クロプロセッサ42に結合されて、ある時間周期におい
て、この基準電圧からのVCO制御電圧の偏差の指示を
マイクロプロセッサに供給するように設計されている。
ランダムな偏差が予想されるが、長期にわたる偏差はそ
うではない。マイクロプロセッサ42は、そのような長
期間偏差を決定し、必要ならば、VCO30に供給され
るコアース制御信号を修正するように機能する。すなわ
ち、VCOに供給されるゾーン識別電圧がそのような長
期間偏差の関数として調整されることとなる。それにも
かかわらず、所望により、比較器44は省略することが
できる。
【0024】図3に示されている周波数シンセサイザの
動作は当業者に既知である。簡単には、特定のゾーンか
らのデータ読み出し動作の間、VCO30のコアース発
振周波数がマイクロプロセッサ42により設定され、そ
のゾーンに関連するクロック周波数に名目上等しくされ
る。マイクロプロセッサは、また、周波数分割器32お
よび37の分周比NおよびMを設定し、それにより、そ
れらの周波数分割器も読み出されているゾーンに整合さ
れる。そこで、復調器18により発生され、図2(B)
に示されているデータパルスのような、データ蓄積用デ
ィスク10から再生されたデータパルスが、(図1およ
び図3に示されている)データ分離器20に供給され
る。VCO30により発生されるクロック信号も同様に
データ分離器に供給される。データ分離器は位相同期ル
ープを有しており、そこで、VCOにより発生される読
出用クロック信号と、データ蓄積用ディスクから再生さ
れるデータパルスとの間のいかなる位相偏差もデータ分
離器に利用されて、その内部の発振器を調整し、それに
よって、同期化されたデータパルスがデータ分離器20
の出力に生成されることとなる。
動作は当業者に既知である。簡単には、特定のゾーンか
らのデータ読み出し動作の間、VCO30のコアース発
振周波数がマイクロプロセッサ42により設定され、そ
のゾーンに関連するクロック周波数に名目上等しくされ
る。マイクロプロセッサは、また、周波数分割器32お
よび37の分周比NおよびMを設定し、それにより、そ
れらの周波数分割器も読み出されているゾーンに整合さ
れる。そこで、復調器18により発生され、図2(B)
に示されているデータパルスのような、データ蓄積用デ
ィスク10から再生されたデータパルスが、(図1およ
び図3に示されている)データ分離器20に供給され
る。VCO30により発生されるクロック信号も同様に
データ分離器に供給される。データ分離器は位相同期ル
ープを有しており、そこで、VCOにより発生される読
出用クロック信号と、データ蓄積用ディスクから再生さ
れるデータパルスとの間のいかなる位相偏差もデータ分
離器に利用されて、その内部の発振器を調整し、それに
よって、同期化されたデータパルスがデータ分離器20
の出力に生成されることとなる。
【0025】図4を参照すれば、データ同期化器20に
用いられるDRDSS回路のブロック図が例示されてお
り、それは、データ蓄積用ディスク10から読み出され
たデータパルスを、それらのデータが読み出される特定
のゾーンにより決定される量ほど遅延させる。そのDR
DSS回路は、デュプリケータ回路52、基準電圧発生
器54、比較器56、ランプ発生回路58および双安定
回路64を有している。デュプリケータ52は、図3に
示されている周波数シンセサイザに含まれている可変発
振器30を通って流れる電流を複製するように構成され
ている。可変発振器の一実施例が以下により詳細に示さ
れており、そして、この回路が動作する周波数は、その
中のキャパシタのような容量性インピーダンス48によ
り、また、その容量性インピーダンスに対する充電電流
源として作用する電流によって、決定されることが理解
されるであろう。この電流はIVCO として特定される。
容量性インピーダンス48を構成するキャパシタは固定
されており、そして、可変発振器を通る電流IVCO は発
振周波数の変化とともに変化する。上述したように、V
CO30の発振周波数は、マイクロプロセッサ42から
そこに供給されるゾーン識別電圧およびフィルタ40に
より発生される制御電圧により、決定される。そこで、
発振器電流IVCO は、それらゾーン識別電圧および制御
電圧が変化するとともに、変化することとなる。
用いられるDRDSS回路のブロック図が例示されてお
り、それは、データ蓄積用ディスク10から読み出され
たデータパルスを、それらのデータが読み出される特定
のゾーンにより決定される量ほど遅延させる。そのDR
DSS回路は、デュプリケータ回路52、基準電圧発生
器54、比較器56、ランプ発生回路58および双安定
回路64を有している。デュプリケータ52は、図3に
示されている周波数シンセサイザに含まれている可変発
振器30を通って流れる電流を複製するように構成され
ている。可変発振器の一実施例が以下により詳細に示さ
れており、そして、この回路が動作する周波数は、その
中のキャパシタのような容量性インピーダンス48によ
り、また、その容量性インピーダンスに対する充電電流
源として作用する電流によって、決定されることが理解
されるであろう。この電流はIVCO として特定される。
容量性インピーダンス48を構成するキャパシタは固定
されており、そして、可変発振器を通る電流IVCO は発
振周波数の変化とともに変化する。上述したように、V
CO30の発振周波数は、マイクロプロセッサ42から
そこに供給されるゾーン識別電圧およびフィルタ40に
より発生される制御電圧により、決定される。そこで、
発振器電流IVCO は、それらゾーン識別電圧および制御
電圧が変化するとともに、変化することとなる。
【0026】デュプリケータ50は、カレントミラー回
路により具体化され、そして、後ほど言及されるが、発
振器電流IVCO の実質的に一致する複製を供給するよう
に構成されている。この複製された電流IDRDSS は、か
くして、発振器電流における変化を反映することとな
る。このカレントミラー回路は、ここでは抵抗器54と
して示されている基準電圧発生器54に結合されてい
る。複製された電流(ミラー電流、mirrored
current)IDRDSS が抵抗器54を通って流れる
と、その両端に出力電圧V3 が発生され、そして、この
出力電圧はVCO30の発振周波数を表わしていること
が理解される。こうして、異なったゾーンからデータパ
ルスが復元される時のように、発振周波数が変化する
と、出力電圧V 3 も同様な態様で変化することとなる。
路により具体化され、そして、後ほど言及されるが、発
振器電流IVCO の実質的に一致する複製を供給するよう
に構成されている。この複製された電流IDRDSS は、か
くして、発振器電流における変化を反映することとな
る。このカレントミラー回路は、ここでは抵抗器54と
して示されている基準電圧発生器54に結合されてい
る。複製された電流(ミラー電流、mirrored
current)IDRDSS が抵抗器54を通って流れる
と、その両端に出力電圧V3 が発生され、そして、この
出力電圧はVCO30の発振周波数を表わしていること
が理解される。こうして、異なったゾーンからデータパ
ルスが復元される時のように、発振周波数が変化する
と、出力電圧V 3 も同様な態様で変化することとなる。
【0027】比較器56は、抵抗器54と、また、ラン
プ発生器58にも結合されており、ランプ信号、すなわ
ち、ランプ発生器により発生されたランプ電圧VRAMPを
抵抗器54を横切って生じる出力電圧と比較するように
構成されている。ランプ発生器は、好ましくはキャパシ
タであって、その値がキャパシタ48の値に整合されて
いる容量性インピーダンス62を有している。一実施例
においては、キャパシタ48および62は同等であり、
そして、このことは、VCO30およびランプ発生器5
8を共通の集積回路中に製作することによって容易に実
現される。図6により詳細に示されているように、ラン
プ発生器はまた禁止回路を有しており、それは、例え
ば、データパルスがデータ蓄積用ディスク10から再生
されない時に、キャパシタ62が充電(あるいは、代わ
りに放電)されないようにそのキャパシタを短絡、ある
いは、分路するようにする。この禁止回路は、標準的に
は、データパルスがデータ蓄積用ディスクから読み出さ
れる時に発生されるSTART信号に応答して、不作動
に、あるいは他の状態に、されて、ランプ発生器58が
作動される。作動されると、ランプ発生器は比較器56
に後述するランプ電圧VRAMPを供給することとなる。
プ発生器58にも結合されており、ランプ信号、すなわ
ち、ランプ発生器により発生されたランプ電圧VRAMPを
抵抗器54を横切って生じる出力電圧と比較するように
構成されている。ランプ発生器は、好ましくはキャパシ
タであって、その値がキャパシタ48の値に整合されて
いる容量性インピーダンス62を有している。一実施例
においては、キャパシタ48および62は同等であり、
そして、このことは、VCO30およびランプ発生器5
8を共通の集積回路中に製作することによって容易に実
現される。図6により詳細に示されているように、ラン
プ発生器はまた禁止回路を有しており、それは、例え
ば、データパルスがデータ蓄積用ディスク10から再生
されない時に、キャパシタ62が充電(あるいは、代わ
りに放電)されないようにそのキャパシタを短絡、ある
いは、分路するようにする。この禁止回路は、標準的に
は、データパルスがデータ蓄積用ディスクから読み出さ
れる時に発生されるSTART信号に応答して、不作動
に、あるいは他の状態に、されて、ランプ発生器58が
作動される。作動されると、ランプ発生器は比較器56
に後述するランプ電圧VRAMPを供給することとなる。
【0028】図4に例示されているように、ランプ発生
器58には、動作電圧、あるいは、それに代えて、基準
電圧46(図3)のような基準電圧が供給されており、
それからランプ電圧VRAMPが発生される。上述したよう
に、VCO30にフィルタ40により供給される制御電
圧は、名目上、この基準電圧に等しい。比較器56は、
通常の電圧比較器でよく、ランプ電圧VRAMPのレベルが
抵抗器54に生じる出力電圧V3 のレベルと等しくなる
時に、出力パルスを発生するように構成されている。比
較器56の出力は双安定回路64にリセット信号として
供給され、そこから遅延されたデータパルスが発生され
る。双安定回路64が簡単なセット/リセット型フリッ
プフロップ回路であれば、そのセット入力は、復調器1
8により発生され、かつ、図2(B)に示されているデ
ータパルスのような、データ蓄積用ディスク10から復
元されるデータパルスを供給されるように設計されてお
り、また、そのQ出力はDRDSS出力として用いら
れ、そこから遅延されたデータパルスが導出される。更
に、Q出力は、NORゲート66を経て、ランプ発生器
58の禁止回路に結合されており、そこに上述したST
ART信号を供給する。NORゲート66のもう一つの
入力は、データ蓄積用ディスクから復元されるデータパ
ルスを受け取るように接続されている。
器58には、動作電圧、あるいは、それに代えて、基準
電圧46(図3)のような基準電圧が供給されており、
それからランプ電圧VRAMPが発生される。上述したよう
に、VCO30にフィルタ40により供給される制御電
圧は、名目上、この基準電圧に等しい。比較器56は、
通常の電圧比較器でよく、ランプ電圧VRAMPのレベルが
抵抗器54に生じる出力電圧V3 のレベルと等しくなる
時に、出力パルスを発生するように構成されている。比
較器56の出力は双安定回路64にリセット信号として
供給され、そこから遅延されたデータパルスが発生され
る。双安定回路64が簡単なセット/リセット型フリッ
プフロップ回路であれば、そのセット入力は、復調器1
8により発生され、かつ、図2(B)に示されているデ
ータパルスのような、データ蓄積用ディスク10から復
元されるデータパルスを供給されるように設計されてお
り、また、そのQ出力はDRDSS出力として用いら
れ、そこから遅延されたデータパルスが導出される。更
に、Q出力は、NORゲート66を経て、ランプ発生器
58の禁止回路に結合されており、そこに上述したST
ART信号を供給する。NORゲート66のもう一つの
入力は、データ蓄積用ディスクから復元されるデータパ
ルスを受け取るように接続されている。
【0029】VCO30およびランプ発生器58の回路
例を説明する前に、図4に示されているDRDSS回路
の動作態様について、図5(A)〜(D)に示されてい
る波形図を参照しつつ、簡単に説明する。VCO30
は、マイクロプロセッサ42(図3)から出力されるゾ
ーン識別電圧によって、名目的に決定される周波数の読
出クロック信号を発生するように動作する。VCO30
を含む位相同期ループは、VCO30により発生される
クロック周波数がデータ蓄積用ディスク10から復元さ
れるデータパルスに固有のタイミング情報に同期化され
るという標準的な態様で動作していると仮定する。とす
れば、フィルタ40によりVCOに供給される制御電圧
は、必要なときに、発振周波数を調整するように作用す
ることとなる。VCO電流IVCO がキャパシタ48の充
電を制御し、また、読出クロック周波数を精確に表示す
る。このVCO電流IVCO は、カレントミラー回路52
によって複製され、複製された電流(ミラー電流、mi
rrored current)IDRDSS を抵抗器54
に供給する。したがって、図5(B)に破線により示さ
れている出力電圧V3 は、読出クロック周波数の精確な
指示となる。異なったゾーンからデータが読み出される
時のように、この読出クロック周波数が変化すると、出
力電圧V3 が対応して変化する。
例を説明する前に、図4に示されているDRDSS回路
の動作態様について、図5(A)〜(D)に示されてい
る波形図を参照しつつ、簡単に説明する。VCO30
は、マイクロプロセッサ42(図3)から出力されるゾ
ーン識別電圧によって、名目的に決定される周波数の読
出クロック信号を発生するように動作する。VCO30
を含む位相同期ループは、VCO30により発生される
クロック周波数がデータ蓄積用ディスク10から復元さ
れるデータパルスに固有のタイミング情報に同期化され
るという標準的な態様で動作していると仮定する。とす
れば、フィルタ40によりVCOに供給される制御電圧
は、必要なときに、発振周波数を調整するように作用す
ることとなる。VCO電流IVCO がキャパシタ48の充
電を制御し、また、読出クロック周波数を精確に表示す
る。このVCO電流IVCO は、カレントミラー回路52
によって複製され、複製された電流(ミラー電流、mi
rrored current)IDRDSS を抵抗器54
に供給する。したがって、図5(B)に破線により示さ
れている出力電圧V3 は、読出クロック周波数の精確な
指示となる。異なったゾーンからデータが読み出される
時のように、この読出クロック周波数が変化すると、出
力電圧V3 が対応して変化する。
【0030】最初は、ランプ発生器58が禁止されてい
ると仮定する。更に、図5(A)に示されているよう
に、時間t0 において、データパルスがディスク10か
ら読み出されると仮定する。このデータパルスは、フリ
ップフロップ回路64のセット入力、そして、NORゲ
ート66にも供給される。したがって、START信号
がNORゲートを経てランプ発生器58に供給され、そ
こで、図5(B)に示されているランプ電圧VRAMPをラ
ンプ発生器から発生させる。ここでは、ランプ電圧は下
降する電圧と仮定しているが、その代わりに、必要なら
ば、ランプ電圧は上昇する電圧でもよいことは明らかで
ある。また、フリップフロップ回路64は、図5(D)
に示されているように、時間t0 において、データ蓄積
用ディスクから読み出されたパルスに応答してセットさ
れる。
ると仮定する。更に、図5(A)に示されているよう
に、時間t0 において、データパルスがディスク10か
ら読み出されると仮定する。このデータパルスは、フリ
ップフロップ回路64のセット入力、そして、NORゲ
ート66にも供給される。したがって、START信号
がNORゲートを経てランプ発生器58に供給され、そ
こで、図5(B)に示されているランプ電圧VRAMPをラ
ンプ発生器から発生させる。ここでは、ランプ電圧は下
降する電圧と仮定しているが、その代わりに、必要なら
ば、ランプ電圧は上昇する電圧でもよいことは明らかで
ある。また、フリップフロップ回路64は、図5(D)
に示されているように、時間t0 において、データ蓄積
用ディスクから読み出されたパルスに応答してセットさ
れる。
【0031】ランプ電圧VRAMPのレベルが出力電圧レベ
ルV3 に達すると、比較器56は、図5(C)に示され
ている時間t1 において発生されるパルスのように、出
力パルスを発生する。この出力パルスが、図5(D)に
示すように、フリップフロップ回路64をリセットし、
そして、フリップフロップ回路のQ出力に生じる信号の
負方向転移、すなわち、立下りエッジが、遅延されたデ
ータパルスとして用いられる。フリップフロップ回路が
リセットされると、NORゲート66はランプ発生器5
8に禁止信号を供給し、それにより、図5(B)に示さ
れているように、ランプ電圧VRAMPを当初の値にリセッ
トする。
ルV3 に達すると、比較器56は、図5(C)に示され
ている時間t1 において発生されるパルスのように、出
力パルスを発生する。この出力パルスが、図5(D)に
示すように、フリップフロップ回路64をリセットし、
そして、フリップフロップ回路のQ出力に生じる信号の
負方向転移、すなわち、立下りエッジが、遅延されたデ
ータパルスとして用いられる。フリップフロップ回路が
リセットされると、NORゲート66はランプ発生器5
8に禁止信号を供給し、それにより、図5(B)に示さ
れているように、ランプ電圧VRAMPを当初の値にリセッ
トする。
【0032】図6を参照すれば、VCO30、カレント
ミラー回路52およびランプ発生器58の実施例の概略
構成が例示されている。VCO30は、クロス接続され
たトランジスタの対72,74および76,78を有す
る単安定マルチバイブレータとして例示されている。そ
れらのトランジスタはバイポーラ・トランジスタとして
例示されているが、必要ならばMOS装置でもよいこと
は明らかである。
ミラー回路52およびランプ発生器58の実施例の概略
構成が例示されている。VCO30は、クロス接続され
たトランジスタの対72,74および76,78を有す
る単安定マルチバイブレータとして例示されている。そ
れらのトランジスタはバイポーラ・トランジスタとして
例示されているが、必要ならばMOS装置でもよいこと
は明らかである。
【0033】クロス接続されたトランジスタ72および
76のエミッタ回路がキャパシタ48に接続されてい
る。また、それらエミッタ回路の各々は、それぞれ、電
流源トランジスタ86および88に結合されており、そ
れらのトランジスタはフィルタ40により発生される制
御電圧を受け取るように構成された共通接続されたベー
ス電極を有している。トランジスタ86および88のエ
ミッタ回路は、それぞれのエミッタ抵抗器90および9
4を経て、共通接続点に接続されている。
76のエミッタ回路がキャパシタ48に接続されてい
る。また、それらエミッタ回路の各々は、それぞれ、電
流源トランジスタ86および88に結合されており、そ
れらのトランジスタはフィルタ40により発生される制
御電圧を受け取るように構成された共通接続されたベー
ス電極を有している。トランジスタ86および88のエ
ミッタ回路は、それぞれのエミッタ抵抗器90および9
4を経て、共通接続点に接続されている。
【0034】クロス接続されたトランジスタ72および
76のコレクタ回路は、コレクタ抵抗80および82を
経て、適当な動作電位源(図示せず)に結合されてい
る。クロス接続されたトランジスタ74および78は、
それらのベース−コレクタ回路がそれぞれトランジスタ
72および76と共通に接続されていて、電流源トラン
ジスタ84に接続されたエミッタ電極を有しており、そ
のトランジスタ84のエミッタは、抵抗器92を経て、
上記した共通接続点に結合されている。この共通接続点
はカレントミラー回路52に結合されており、それは、
ベース−エミッタ回路が並列接続されたトランジスタ9
6および98により例示されており、そして、トランジ
スタ96はダイオード構成に接続されている。トランジ
スタ98のコレクタ−エミッタ回路は抵抗器54に結合
されており、そして、その抵抗器は上記した動作電位源
に接続されている。トランジスタ98のコレクタは、ま
た、比較器56の一方の入力にも結合されている。
76のコレクタ回路は、コレクタ抵抗80および82を
経て、適当な動作電位源(図示せず)に結合されてい
る。クロス接続されたトランジスタ74および78は、
それらのベース−コレクタ回路がそれぞれトランジスタ
72および76と共通に接続されていて、電流源トラン
ジスタ84に接続されたエミッタ電極を有しており、そ
のトランジスタ84のエミッタは、抵抗器92を経て、
上記した共通接続点に結合されている。この共通接続点
はカレントミラー回路52に結合されており、それは、
ベース−エミッタ回路が並列接続されたトランジスタ9
6および98により例示されており、そして、トランジ
スタ96はダイオード構成に接続されている。トランジ
スタ98のコレクタ−エミッタ回路は抵抗器54に結合
されており、そして、その抵抗器は上記した動作電位源
に接続されている。トランジスタ98のコレクタは、ま
た、比較器56の一方の入力にも結合されている。
【0035】ランプ発生器58は、トランジスタ100
のコレクタ−エミッタ回路を経て、抵抗器108に直列
に接続されているキャパシタ62を有している。フィル
タ40によりVCO30に供給されている制御電圧が、
また、バッファおよびフィルタ102を経てトランジス
タ100のベース電極に結合されている。このトランジ
スタのエミッタ電極は、抵抗器108とバッファおよび
フィルタ104を経て、カレントミラー回路52へ結合
されている上述した共通接続点に接続されている。
のコレクタ−エミッタ回路を経て、抵抗器108に直列
に接続されているキャパシタ62を有している。フィル
タ40によりVCO30に供給されている制御電圧が、
また、バッファおよびフィルタ102を経てトランジス
タ100のベース電極に結合されている。このトランジ
スタのエミッタ電極は、抵抗器108とバッファおよび
フィルタ104を経て、カレントミラー回路52へ結合
されている上述した共通接続点に接続されている。
【0036】ランプ発生器58のキャパシタ62は禁止
回路106に並列接続されており、その禁止回路には、
データ蓄積用ディスク10からデータパルスが読み出さ
れる時に発生される上述したSTART信号が供給され
ている。図6に示されている実施例においては、エミッ
タ抵抗90,94および108の抵抗値は等しくされて
いる。これは、例示されている回路を共通の集積回路中
に製作することにより容易に実現される。すなわち、V
CO30、カレントミラー回路52およびランプ発生器
58は集積回路として形成されている。
回路106に並列接続されており、その禁止回路には、
データ蓄積用ディスク10からデータパルスが読み出さ
れる時に発生される上述したSTART信号が供給され
ている。図6に示されている実施例においては、エミッ
タ抵抗90,94および108の抵抗値は等しくされて
いる。これは、例示されている回路を共通の集積回路中
に製作することにより容易に実現される。すなわち、V
CO30、カレントミラー回路52およびランプ発生器
58は集積回路として形成されている。
【0037】更に、この実施例においては、抵抗器80
および82の抵抗値が等しくされており、この値は抵抗
器54の1/2の抵抗値である。データパルスが再生さ
れるゾーンに整合するそのデータパルスの遅延、したが
って、そのゾーンに関連するクロック周波数、を供給す
るためには、ランプ発生器58の時定数がVCO30の
時定数に整合しなければならない。このことは、VCO
とランプ発生器を共通の集積回路中に製作することによ
り、容易に実現される。更に、VCOの時定数、ランプ
発生器の時定数、VCO電流IVCO および出力電圧V3
を決定するミラー電流IDRDSS の間にある関係があるこ
とが明らかである。例えば、キャパシタ48のキャパシ
タンスがキャパシタ62のものに等しく(C48=
C62)、かつ、抵抗器80,82および54の抵抗値が
R80=R82=R54/2で表わされるならば、ミラー電流
はVCO電流と等しくなる(IDRDS S =IVCO )。しか
しながら、C62=2C48であれば、IDRDSS =IVCO /
2となる。
および82の抵抗値が等しくされており、この値は抵抗
器54の1/2の抵抗値である。データパルスが再生さ
れるゾーンに整合するそのデータパルスの遅延、したが
って、そのゾーンに関連するクロック周波数、を供給す
るためには、ランプ発生器58の時定数がVCO30の
時定数に整合しなければならない。このことは、VCO
とランプ発生器を共通の集積回路中に製作することによ
り、容易に実現される。更に、VCOの時定数、ランプ
発生器の時定数、VCO電流IVCO および出力電圧V3
を決定するミラー電流IDRDSS の間にある関係があるこ
とが明らかである。例えば、キャパシタ48のキャパシ
タンスがキャパシタ62のものに等しく(C48=
C62)、かつ、抵抗器80,82および54の抵抗値が
R80=R82=R54/2で表わされるならば、ミラー電流
はVCO電流と等しくなる(IDRDS S =IVCO )。しか
しながら、C62=2C48であれば、IDRDSS =IVCO /
2となる。
【0038】図6に例示されている回路において、トラ
ンジスタ86を通って流れる電流I CV1 は、このトラン
ジスタのベースに印加される電圧により決定される。こ
の回路構成からみて同様に、トランジスタ88を流れる
電流ICV2 も、この電圧により決定されることとなる。
集積回路構成により容易に実現できるように、トランジ
スタ86および88は実質的に同等なものであり、ま
た、抵抗器90および94も実質的に同等であることか
ら、ICV1 =ICV2 となる。ここで、トランジスタ10
0がトランジスタ86および88と整合し、かつ、抵抗
器108が抵抗器90および94の各々と等しいとすれ
ば、同じ制御電圧がトランジスタ100に印加されてい
るのであるから、そこに流れる電流IRAMPはトランジス
タ86を通って、あるいは、トランジスタ88を通って
流れる電流と等しくなる。すなわち、IRAMP=ICV1 =
ICV2 となる。電流ICV1 およびICV2 はキャパシタ4
8の充電電圧を設定し、電流IRAMPはキャパシタ62の
充電電流であることは明らかである。こうして、この例
においては、VCO30の充電電流がランプ発生器58
の充電電流と等しくなる。より一般的に言えば、充電電
流は等しくなる必要はないが、それらは固定された関係
を示すことが必要である。
ンジスタ86を通って流れる電流I CV1 は、このトラン
ジスタのベースに印加される電圧により決定される。こ
の回路構成からみて同様に、トランジスタ88を流れる
電流ICV2 も、この電圧により決定されることとなる。
集積回路構成により容易に実現できるように、トランジ
スタ86および88は実質的に同等なものであり、ま
た、抵抗器90および94も実質的に同等であることか
ら、ICV1 =ICV2 となる。ここで、トランジスタ10
0がトランジスタ86および88と整合し、かつ、抵抗
器108が抵抗器90および94の各々と等しいとすれ
ば、同じ制御電圧がトランジスタ100に印加されてい
るのであるから、そこに流れる電流IRAMPはトランジス
タ86を通って、あるいは、トランジスタ88を通って
流れる電流と等しくなる。すなわち、IRAMP=ICV1 =
ICV2 となる。電流ICV1 およびICV2 はキャパシタ4
8の充電電圧を設定し、電流IRAMPはキャパシタ62の
充電電流であることは明らかである。こうして、この例
においては、VCO30の充電電流がランプ発生器58
の充電電流と等しくなる。より一般的に言えば、充電電
流は等しくなる必要はないが、それらは固定された関係
を示すことが必要である。
【0039】上述のように、DRDSS回路によりVC
O30の発振周波数に与える時間遅延を正しく整合さ
せ、それによって、データパルスが再生されるゾーンが
変化するに伴って再生されたデータパルスに与えられる
遅延を調整するためには、出力電圧V3 がVCOの発振
周波数に整合していなければならない。ところで、VC
Oの発振周波数は、キャパシタ48が充電し、そして、
放電するレートによって決定され、このレートΔTは一
般的にはΔT=CΔT/Iとして表わすことができる。
図6に示されているキャパシタ48にこの一般式を適用
すると、そのキャパシタの発振周期は次のように表わさ
れる。:
O30の発振周波数に与える時間遅延を正しく整合さ
せ、それによって、データパルスが再生されるゾーンが
変化するに伴って再生されたデータパルスに与えられる
遅延を調整するためには、出力電圧V3 がVCOの発振
周波数に整合していなければならない。ところで、VC
Oの発振周波数は、キャパシタ48が充電し、そして、
放電するレートによって決定され、このレートΔTは一
般的にはΔT=CΔT/Iとして表わすことができる。
図6に示されているキャパシタ48にこの一般式を適用
すると、そのキャパシタの発振周期は次のように表わさ
れる。:
【0040】
【数1】
【0041】上記の表現を一般的な充放電の式と比較す
れば、ΔV=2×IVCO ×R80であり、そして、発振の
完全な1サイクルΔTに電流が一つの方向に流れ、他は
キャパシタ48を通して流れることを示している。この
キャパシタ48に生じる電圧変化ΔVは、DRDSS回
路の時間遅延を設定するランプ電圧VRAMPにおける降下
に等しくなる。言い換えれば、ランプ電圧VRAMPの当初
の電圧レベルが動作電圧(VCCとして指示することがで
きる)に等しいと仮定すれば、図5(B)に示されてい
るように、このランプ電圧が量ΔVほど変化すると、こ
の変化が生じる時間継続期間はVCO30の発振周波数
に整合することとなる。これは、ICV1 =ICV2 =I
RAMPであり、かつ、キャパシタ48および62が整合し
ているためである。
れば、ΔV=2×IVCO ×R80であり、そして、発振の
完全な1サイクルΔTに電流が一つの方向に流れ、他は
キャパシタ48を通して流れることを示している。この
キャパシタ48に生じる電圧変化ΔVは、DRDSS回
路の時間遅延を設定するランプ電圧VRAMPにおける降下
に等しくなる。言い換えれば、ランプ電圧VRAMPの当初
の電圧レベルが動作電圧(VCCとして指示することがで
きる)に等しいと仮定すれば、図5(B)に示されてい
るように、このランプ電圧が量ΔVほど変化すると、こ
の変化が生じる時間継続期間はVCO30の発振周波数
に整合することとなる。これは、ICV1 =ICV2 =I
RAMPであり、かつ、キャパシタ48および62が整合し
ているためである。
【0042】ここで、VRAMPが量ΔVほど減少した時点
を決定するために、それは出力電圧V3 に比較され、V
3 =VCC−ΔVとされる。したがって、ΔV=IDRDSS
R54となり、そして、上述の検討から、ΔV=2IVCO
R80となる。カレントミラー回路52がIDRDSS =I
VCO を設定するので、R80=R54/2となり、また、V
CO30を構成する単安定マルチバイブレータのコレク
タ抵抗は等しいので、R 80=R82=R54/2となる。
を決定するために、それは出力電圧V3 に比較され、V
3 =VCC−ΔVとされる。したがって、ΔV=IDRDSS
R54となり、そして、上述の検討から、ΔV=2IVCO
R80となる。カレントミラー回路52がIDRDSS =I
VCO を設定するので、R80=R54/2となり、また、V
CO30を構成する単安定マルチバイブレータのコレク
タ抵抗は等しいので、R 80=R82=R54/2となる。
【0043】キャパシタ48に対する充電電流ICV1 は
トランジスタ86に供給される制御電圧とトランジスタ
84のベースに供給される電圧との間の電圧差に依存す
ることが認識されるであろう。簡単化のために、ここで
は、トランジスタ84のベースに接地電位が供給され、
そこで、充電電流ICV1 が制御電圧の関数となると仮定
されている。更に、この制御電圧は、例えばフィルタ4
0により発生される制御電圧と、図3に示されているマ
イクロプロセッサ42から導出されるゾーン識別電圧と
の合成であると仮定されている。こうして、VCOの発
振周波数が異なったゾーンに対して設定されると、充電
電流ICV1 の値、したがって、VCO電流IVCO の値が
対応して調整される。この電流値が変化すると、ミラー
電流IDR DSS が同様に変化する。加えて、ランプ発生器
58を通る電流IRAMPもまた変化し、これが、図5
(B)に示されているランプ信号の傾斜を変化させる。
その結果、DRDSS回路により与えられる遅延が調整
可能となり、そして、可変発振器30の発振周波数に整
合されることとなる。
トランジスタ86に供給される制御電圧とトランジスタ
84のベースに供給される電圧との間の電圧差に依存す
ることが認識されるであろう。簡単化のために、ここで
は、トランジスタ84のベースに接地電位が供給され、
そこで、充電電流ICV1 が制御電圧の関数となると仮定
されている。更に、この制御電圧は、例えばフィルタ4
0により発生される制御電圧と、図3に示されているマ
イクロプロセッサ42から導出されるゾーン識別電圧と
の合成であると仮定されている。こうして、VCOの発
振周波数が異なったゾーンに対して設定されると、充電
電流ICV1 の値、したがって、VCO電流IVCO の値が
対応して調整される。この電流値が変化すると、ミラー
電流IDR DSS が同様に変化する。加えて、ランプ発生器
58を通る電流IRAMPもまた変化し、これが、図5
(B)に示されているランプ信号の傾斜を変化させる。
その結果、DRDSS回路により与えられる遅延が調整
可能となり、そして、可変発振器30の発振周波数に整
合されることとなる。
【0044】以上のことから、キャパシタ62の放電が
終了する電圧は出力電圧V3 によって設定されており、
そして、これはキャパシタ48の両端の発振電圧のピー
ク対ピーク値ΔVに整合していることが理解される。ま
た、キャパシタ48および62は整合しており(一例と
してはC48=C62、また、他の例としてはC48=2
C 62)、そして、キャパシタ48に対する充電電流I
CV1 がキャパシタ62の充電電流IRAMPに整合している
ことが理解される。かくして、DRDSS回路の時間遅
延は、VCO30の発振周波数に精確に整合し、かつ、
精密に追従することとなる。この発振周波数は、読出ク
ロックレートおよびビットセル継続期間を定義する。そ
こで、異なったゾーンからデータパルスが再生される時
のように、読出クロックレートが変化すると、読み出し
パルスに与えられる遅延は、読出クロックレートにおけ
るこの変化に整合するように調整される。
終了する電圧は出力電圧V3 によって設定されており、
そして、これはキャパシタ48の両端の発振電圧のピー
ク対ピーク値ΔVに整合していることが理解される。ま
た、キャパシタ48および62は整合しており(一例と
してはC48=C62、また、他の例としてはC48=2
C 62)、そして、キャパシタ48に対する充電電流I
CV1 がキャパシタ62の充電電流IRAMPに整合している
ことが理解される。かくして、DRDSS回路の時間遅
延は、VCO30の発振周波数に精確に整合し、かつ、
精密に追従することとなる。この発振周波数は、読出ク
ロックレートおよびビットセル継続期間を定義する。そ
こで、異なったゾーンからデータパルスが再生される時
のように、読出クロックレートが変化すると、読み出し
パルスに与えられる遅延は、読出クロックレートにおけ
るこの変化に整合するように調整される。
【0045】本発明は、データ読み出し動作だけでな
く、ウインドウ設定(windowmarginin
g)動作においても、特に有益である。当業者に既知で
あるように、ウインドウ作成とは、データ蓄積装置、特
に磁気ディスク駆動装置のエラーレートを予測する技術
である。典型的には、そして、先に詳細に仮定し、論じ
たように、データ蓄積用ディスク10から再生されたデ
ータパルスは、予め定められたウインドウ内のその値を
検査することにより判別される。この方法により、
「1」および「0」を判別することができる。勿論、記
録媒体中の欠陥あるいはヘッド内または読み出しチャン
ネル内に存在するエラーがあれば、再生パルスは位相シ
フトを受け、それによりそれらのパルスの一部が検出用
ウインドウの外に発生することとなる。そのような誤っ
て検出される(あるいは未検出となる)パルスの数は、
少くとも部分的に、ディスク駆動装置のエラーレートを
確立することとなる。典型的には、10-10 より悪いエ
ラーレートを有するディスク駆動装置は許容できないも
のである。ウインドウ設定は、このエラーレートを予測
するためのかなり簡単かつ効果的な技術を与えることが
できる。
く、ウインドウ設定(windowmarginin
g)動作においても、特に有益である。当業者に既知で
あるように、ウインドウ作成とは、データ蓄積装置、特
に磁気ディスク駆動装置のエラーレートを予測する技術
である。典型的には、そして、先に詳細に仮定し、論じ
たように、データ蓄積用ディスク10から再生されたデ
ータパルスは、予め定められたウインドウ内のその値を
検査することにより判別される。この方法により、
「1」および「0」を判別することができる。勿論、記
録媒体中の欠陥あるいはヘッド内または読み出しチャン
ネル内に存在するエラーがあれば、再生パルスは位相シ
フトを受け、それによりそれらのパルスの一部が検出用
ウインドウの外に発生することとなる。そのような誤っ
て検出される(あるいは未検出となる)パルスの数は、
少くとも部分的に、ディスク駆動装置のエラーレートを
確立することとなる。典型的には、10-10 より悪いエ
ラーレートを有するディスク駆動装置は許容できないも
のである。ウインドウ設定は、このエラーレートを予測
するためのかなり簡単かつ効果的な技術を与えることが
できる。
【0046】従来のウインドウ設定装置は、テストモー
ドの期間中再生されるデータパルスを、可変遅延回路を
介して読み出しチャンネル内のデータ分離器の通常のウ
インドウ検出器に供給する。典型的には、データパルス
が、位相シフトを引起こすビット間干渉の確率を高める
ように設計されたテストパターン中に記録される。可変
遅延回路が検出用ウインドウに関係する再生パルスの位
置をシフトするように構成されており、そして、これは
そのウインドウを狭くし、それにより、エラーの確率を
増大させる効果を有している。理想的には、データパル
スがウインドウの中央で再生されるが、可変遅延回路が
パルスの位置をウインドウの一方の端へシフトさせる。
勿論、この可変遅延回路により与えられる選定された遅
延が増加すると、パルスがウインドウ外へシフトする確
率が増加する。ディスク駆動装置の予測されるエラーレ
ートは、大きなエラー量が検出されないように、再生さ
れたパルスに与えられることとなる遅延量により、決定
される。その遅延量とエラーレートとの間には統計上あ
る関係があるが、この統計的関係は本発明を構成するも
のではない。
ドの期間中再生されるデータパルスを、可変遅延回路を
介して読み出しチャンネル内のデータ分離器の通常のウ
インドウ検出器に供給する。典型的には、データパルス
が、位相シフトを引起こすビット間干渉の確率を高める
ように設計されたテストパターン中に記録される。可変
遅延回路が検出用ウインドウに関係する再生パルスの位
置をシフトするように構成されており、そして、これは
そのウインドウを狭くし、それにより、エラーの確率を
増大させる効果を有している。理想的には、データパル
スがウインドウの中央で再生されるが、可変遅延回路が
パルスの位置をウインドウの一方の端へシフトさせる。
勿論、この可変遅延回路により与えられる選定された遅
延が増加すると、パルスがウインドウ外へシフトする確
率が増加する。ディスク駆動装置の予測されるエラーレ
ートは、大きなエラー量が検出されないように、再生さ
れたパルスに与えられることとなる遅延量により、決定
される。その遅延量とエラーレートとの間には統計上あ
る関係があるが、この統計的関係は本発明を構成するも
のではない。
【0047】典型的なウインドウ設定装置は、データが
一様かつ一定のクロックレートで記録されているディス
ク駆動装置のエラーレートを予測するように良好に動作
する。しかしながら、ゾーンビット記録が用いられる場
合は、この典型的なウインドウ設定装置は満足すべきも
のではなくなり、それは、検出用ウインドウは、再生さ
れるパルスのビットセルの実際の継続期間(すなわちク
ロックレート)に整合されることのない固定量(上述し
た1/3セル遅延、あるいは、先行処理器)により再生
されたパルスが遅延された後、そのパルスによりトリガ
ーされるためである。したがって、ウインドウ設定テス
トの間に異なったゾーンからパルスが再生されると、検
出用ウインドウはそのパルスに関して既にシフトされて
いることとなる。その結果、検出用ウインドウ内で固定
の1/3セル遅延により生成されるシフトが再生された
パルスに関して先行するものであるか、あるいは、遅延
するものであるかに依存して、過大な数のエラーが不正
に検出されたり、あるいは、その代わりに、過小な数の
エラーが検知されたりする。
一様かつ一定のクロックレートで記録されているディス
ク駆動装置のエラーレートを予測するように良好に動作
する。しかしながら、ゾーンビット記録が用いられる場
合は、この典型的なウインドウ設定装置は満足すべきも
のではなくなり、それは、検出用ウインドウは、再生さ
れるパルスのビットセルの実際の継続期間(すなわちク
ロックレート)に整合されることのない固定量(上述し
た1/3セル遅延、あるいは、先行処理器)により再生
されたパルスが遅延された後、そのパルスによりトリガ
ーされるためである。したがって、ウインドウ設定テス
トの間に異なったゾーンからパルスが再生されると、検
出用ウインドウはそのパルスに関して既にシフトされて
いることとなる。その結果、検出用ウインドウ内で固定
の1/3セル遅延により生成されるシフトが再生された
パルスに関して先行するものであるか、あるいは、遅延
するものであるかに依存して、過大な数のエラーが不正
に検出されたり、あるいは、その代わりに、過小な数の
エラーが検知されたりする。
【0048】この問題は、ウインドウ設定のために、本
発明のDRDSS回路を用いることにより解消される。
本発明に用いられるウインドウ設定装置の一例が、図7
に例示されている。ここでは、ウインドウ設定動作の期
間にデータ蓄積用ディスク10から再生されたパルス
は、DRDSS回路110を経てウインドウ発生器11
2に供給される。ウインドウ発生器は、図1および図3
に示されているデータ分離器20に含まれている位相同
期ループを有しており、再生されたパルスの遅延形態が
DRDSS回路110により供給されると、それに応答
して予め定められた継続期間の検出用ウインドウを発生
する。
発明のDRDSS回路を用いることにより解消される。
本発明に用いられるウインドウ設定装置の一例が、図7
に例示されている。ここでは、ウインドウ設定動作の期
間にデータ蓄積用ディスク10から再生されたパルス
は、DRDSS回路110を経てウインドウ発生器11
2に供給される。ウインドウ発生器は、図1および図3
に示されているデータ分離器20に含まれている位相同
期ループを有しており、再生されたパルスの遅延形態が
DRDSS回路110により供給されると、それに応答
して予め定められた継続期間の検出用ウインドウを発生
する。
【0049】データ蓄積用ディスクから再生されたパル
スは、また、可変遅延回路114(前述の可変遅延手段
に対応する)を経て、比較器116に供給され、そこ
で、上記可変遅延回路114により可変遅延されたパル
スがウインドウ発生器112により発生された検出用ウ
インドウと比較される。検出用ウインドウ内にその遅延
されたパルスが生じるならば、エラーは表示されない。
しかし、遅延されたパルスがこの検出用ウインドウの外
に生じるときは、比較器116は出力エラー表示を発生
する。
スは、また、可変遅延回路114(前述の可変遅延手段
に対応する)を経て、比較器116に供給され、そこ
で、上記可変遅延回路114により可変遅延されたパル
スがウインドウ発生器112により発生された検出用ウ
インドウと比較される。検出用ウインドウ内にその遅延
されたパルスが生じるならば、エラーは表示されない。
しかし、遅延されたパルスがこの検出用ウインドウの外
に生じるときは、比較器116は出力エラー表示を発生
する。
【0050】比較器116は、DRDSS回路110に
結合された第1の比較器118とウインドウ発生器11
2とを有し、精確にパルスの判別を行うように、すなわ
ち、比較器118がデータ蓄積用ディスク10から
「1」あるいは「0」のいずれが再生されているかを決
定するように構成されている。比較器116は、また、
ウインドウ発生器112および可変遅延回路114に結
合された第2の比較器120を有し、可変遅延されたパ
ルスを検出用ウインドウと比較するように構成されてい
る。第3の比較器122が比較器118および120に
結合されており、比較器120により行われる検出が比
較器118により行われる検出と同等であるか否かを決
定するように構成されている。これら二つの検出表示が
同等であれば、遅延回路114により遅延された時、再
生されたパルスは依然としてウインドウ発生器112に
より発生された検出用ウインドウ内に入ると結論され
る。しかし、これら二つの検出表示が等しくなければ、
比較器122によりエラー指示が供給される。図7の実
施例においては、比較器118,120および122の
各々は排他的OR回路として構成されている。
結合された第1の比較器118とウインドウ発生器11
2とを有し、精確にパルスの判別を行うように、すなわ
ち、比較器118がデータ蓄積用ディスク10から
「1」あるいは「0」のいずれが再生されているかを決
定するように構成されている。比較器116は、また、
ウインドウ発生器112および可変遅延回路114に結
合された第2の比較器120を有し、可変遅延されたパ
ルスを検出用ウインドウと比較するように構成されてい
る。第3の比較器122が比較器118および120に
結合されており、比較器120により行われる検出が比
較器118により行われる検出と同等であるか否かを決
定するように構成されている。これら二つの検出表示が
同等であれば、遅延回路114により遅延された時、再
生されたパルスは依然としてウインドウ発生器112に
より発生された検出用ウインドウ内に入ると結論され
る。しかし、これら二つの検出表示が等しくなければ、
比較器122によりエラー指示が供給される。図7の実
施例においては、比較器118,120および122の
各々は排他的OR回路として構成されている。
【0051】データ蓄積用ディスクから「1」が再生さ
れておれば、比較器118は出力「0」を生じることと
なる。しかし、この再生された「1」に対して遅延回路
114により与えられる遅延のために、その遅延された
パルスが検出用ウインドウの外に生じると、比較器12
0は出力「1」を発生することとなる。こうして、比較
器122は、比較器118から「0」を、また、比較器
120から「1」を供給され、そこで、出力エラー表示
として「1」を発生する。
れておれば、比較器118は出力「0」を生じることと
なる。しかし、この再生された「1」に対して遅延回路
114により与えられる遅延のために、その遅延された
パルスが検出用ウインドウの外に生じると、比較器12
0は出力「1」を発生することとなる。こうして、比較
器122は、比較器118から「0」を、また、比較器
120から「1」を供給され、そこで、出力エラー表示
として「1」を発生する。
【0052】同様に、データ蓄積用ディスク10から再
生される後続のビットセルが「0」を含むならば、比較
器118は出力「1」を生じる。しかし、遅延回路11
4により与えられる遅延が、先行する「1」が当面の検
出用ウインドウ内に生じるために十分なほど遅延されて
しまうものであれば、比較器120は出力「0」を発生
する。そこで、比較器122は、比較器118から
「1」を、また、比較器120から「0」を受け取り、
それにより、「1」の出力エラー表示を発生することと
なる。かくして、比較器118は、比較器120の出力
が比較される基準を与えるものとして考えることができ
る。比較器120により発生される判別されたデータが
この基準に等しければ、エラー表示されない。しかし、
その判別されたデータが基準と異なれば、比較器122
は出力エラー表示を供給することとなる。
生される後続のビットセルが「0」を含むならば、比較
器118は出力「1」を生じる。しかし、遅延回路11
4により与えられる遅延が、先行する「1」が当面の検
出用ウインドウ内に生じるために十分なほど遅延されて
しまうものであれば、比較器120は出力「0」を発生
する。そこで、比較器122は、比較器118から
「1」を、また、比較器120から「0」を受け取り、
それにより、「1」の出力エラー表示を発生することと
なる。かくして、比較器118は、比較器120の出力
が比較される基準を与えるものとして考えることができ
る。比較器120により発生される判別されたデータが
この基準に等しければ、エラー表示されない。しかし、
その判別されたデータが基準と異なれば、比較器122
は出力エラー表示を供給することとなる。
【0053】図7に示されているウインドウ設定装置が
標準的な読み出し動作中の読み出しチャンネルに適用さ
れるならば、比較器118の出力はデータ蓄積用ディス
ク10から再生された実際のエンコードされたデータの
反転形態を供給することとなる。上述したように、ウイ
ンドウ発生器112はデータ分離器20の位相同期ルー
プを含んでいる。この位相同期ループはパルスが再生さ
れる特定のゾーンに対して整合されることとなり、より
高いクロークレートで記録されたデータを持つゾーンが
読み出される時には検出用ウインドウは継続期間を減少
され、そして、より低いクロックレートで記録されたデ
ータを持つゾーンが読み出される時には検出用ウインド
ウの継続期間は増加されることとなる。このことは、ウ
インドウ発生器の位相同期ループ中に含まれる可変発振
器の充電電流(例えば、ウインドウ発生器の可変発振器
に含まれる充電電流IVCO )を、周波数シンセサイザに
含まれるVCO30の充電電流に整合させることによ
り、容易に実現することができる。この充電電流の整合
は、(図6に示されている)カレントミラー回路52と
同様なカレントミラー回路により、容易に達成される。
また、ウインドウ発生器の位相同期ループ内の可変発振
器は、好ましくは、図6に示されているVCO30と同
じ構成のものである。
標準的な読み出し動作中の読み出しチャンネルに適用さ
れるならば、比較器118の出力はデータ蓄積用ディス
ク10から再生された実際のエンコードされたデータの
反転形態を供給することとなる。上述したように、ウイ
ンドウ発生器112はデータ分離器20の位相同期ルー
プを含んでいる。この位相同期ループはパルスが再生さ
れる特定のゾーンに対して整合されることとなり、より
高いクロークレートで記録されたデータを持つゾーンが
読み出される時には検出用ウインドウは継続期間を減少
され、そして、より低いクロックレートで記録されたデ
ータを持つゾーンが読み出される時には検出用ウインド
ウの継続期間は増加されることとなる。このことは、ウ
インドウ発生器の位相同期ループ中に含まれる可変発振
器の充電電流(例えば、ウインドウ発生器の可変発振器
に含まれる充電電流IVCO )を、周波数シンセサイザに
含まれるVCO30の充電電流に整合させることによ
り、容易に実現することができる。この充電電流の整合
は、(図6に示されている)カレントミラー回路52と
同様なカレントミラー回路により、容易に達成される。
また、ウインドウ発生器の位相同期ループ内の可変発振
器は、好ましくは、図6に示されているVCO30と同
じ構成のものである。
【0054】ウインドウ設定装置の他の例が図8に例示
されており、それは図7の実施例に類似しており、そこ
では、排他的OR回路118および120がD型フリッ
プフロップ回路のようなクロック型フリップフロップ回
路218および220に置き換えられている。特に、デ
ータ、すなわち、フリップフロップ回路218のD入力
はDRDSS回路110に結合され、そのフリップフロ
ップ回路のクロック入力はウインドウ発生器112によ
り発生されるウインドウパルスを受け取るように結合さ
れている。同様に、フリップフロップ回路220のデー
タ入力は可変遅延回路114に結合され、このフリップ
フロップ回路のクロック入力はウインドウ発生器112
に結合されている。フリップフロップ回路218および
220の出力、すなわち、それらのQ出力は、排他的O
R回路222に結合されており、それは実質的に上述し
た排他的OR回路122と同等なものでよい。
されており、それは図7の実施例に類似しており、そこ
では、排他的OR回路118および120がD型フリッ
プフロップ回路のようなクロック型フリップフロップ回
路218および220に置き換えられている。特に、デ
ータ、すなわち、フリップフロップ回路218のD入力
はDRDSS回路110に結合され、そのフリップフロ
ップ回路のクロック入力はウインドウ発生器112によ
り発生されるウインドウパルスを受け取るように結合さ
れている。同様に、フリップフロップ回路220のデー
タ入力は可変遅延回路114に結合され、このフリップ
フロップ回路のクロック入力はウインドウ発生器112
に結合されている。フリップフロップ回路218および
220の出力、すなわち、それらのQ出力は、排他的O
R回路222に結合されており、それは実質的に上述し
た排他的OR回路122と同等なものでよい。
【0055】当業者には知られているように、フリップ
フロップ回路218および220の各々は、そのクロッ
ク入力に供給されるウインドウパルスの転移、例えば負
方向への転移(すなわち、ウインドウパルスの後端)に
応答して、そのデータ入力に印加されている遅延された
パルスのレベルに依存して、そのQ出力に「1」あるい
は「0」レベルを発生する。そこで、動作においては、
DRDSS回路110によって生成される遅延されたパ
ルスがウインドウ発生器112により発生される検出用
ウインドウ内に落ち込むならば、フリップフロップ回路
218はそのQ出力に「0」を生じるようにセットされ
る。しかし、データ蓄積用ディスク10から再生される
パルスに対して可変遅延回路114により与えられる遅
延がこのパルスを遅延し、それが検出用ウインドウの外
に生じるようにするならば、フリップフロップ回路22
0はリセットされたままとなり、「0」がそのQ出力に
生じる。したがって、排他的OR回路222は、その各
入力に「1」および「0」を供給され、出力エラー表示
として「1」を発生することとなる。
フロップ回路218および220の各々は、そのクロッ
ク入力に供給されるウインドウパルスの転移、例えば負
方向への転移(すなわち、ウインドウパルスの後端)に
応答して、そのデータ入力に印加されている遅延された
パルスのレベルに依存して、そのQ出力に「1」あるい
は「0」レベルを発生する。そこで、動作においては、
DRDSS回路110によって生成される遅延されたパ
ルスがウインドウ発生器112により発生される検出用
ウインドウ内に落ち込むならば、フリップフロップ回路
218はそのQ出力に「0」を生じるようにセットされ
る。しかし、データ蓄積用ディスク10から再生される
パルスに対して可変遅延回路114により与えられる遅
延がこのパルスを遅延し、それが検出用ウインドウの外
に生じるようにするならば、フリップフロップ回路22
0はリセットされたままとなり、「0」がそのQ出力に
生じる。したがって、排他的OR回路222は、その各
入力に「1」および「0」を供給され、出力エラー表示
として「1」を発生することとなる。
【0056】データ蓄積用ディスク10から「0」が再
生され、かつ、可変遅延回路114により与えられる遅
延が先行する「1」を当面の検出用ウインドウ中にシフ
トするに十分なものであれば、同じエラー表示が発生さ
れることは明らかであろう。この事情においては、フリ
ップフロップ回路218がDRDSS回路110によっ
て発生される「0」によりリセットされ、そのQ出力に
「0」を発生し、また、フリップフロップ回路220が
遅延された先行する「1」によってセットされ、そのQ
出力に「1」を発生する。そこで、排他的OR回路22
2が「1」の出力エラー表示を発生することとなる。
生され、かつ、可変遅延回路114により与えられる遅
延が先行する「1」を当面の検出用ウインドウ中にシフ
トするに十分なものであれば、同じエラー表示が発生さ
れることは明らかであろう。この事情においては、フリ
ップフロップ回路218がDRDSS回路110によっ
て発生される「0」によりリセットされ、そのQ出力に
「0」を発生し、また、フリップフロップ回路220が
遅延された先行する「1」によってセットされ、そのQ
出力に「1」を発生する。そこで、排他的OR回路22
2が「1」の出力エラー表示を発生することとなる。
【0057】こうして、フリップフロップ回路218
は、フリップフロップ回路220の出力が比較される基
準を供給するものとして考えることができる。図7の実
施例におけるように、フリップフロップ220により発
生される判別されたデータがこの基準と等しいならば、
エラー表示は与えられない。しかし、判別されたデータ
が基準と異なれば、出力エラー表示が排他的OR回路に
より発生される。
は、フリップフロップ回路220の出力が比較される基
準を供給するものとして考えることができる。図7の実
施例におけるように、フリップフロップ220により発
生される判別されたデータがこの基準と等しいならば、
エラー表示は与えられない。しかし、判別されたデータ
が基準と異なれば、出力エラー表示が排他的OR回路に
より発生される。
【0058】ウインドウ設定装置の更に他の例が図9に
例示されており、それは、排他的OR回路222がセレ
クタ224に置き換っている以外は、図8に示されてい
る実施例と実質的に同じであることは明らかである。そ
のセレクタは、マルチプレクサ回路からなるものでよ
く、そして、例えばデコーダ22(図1)に、フリップ
フロップ回路218のQ出力に生じる同期化されて復元
されたデータ、あるいは、フリップフロップ回路220
のQ出力に生じる「限界付けされた(margine
d)」データのいずれかを結合させる。好ましくは、セ
レクタの制御は、データ読み出し動作中、あるいは、ウ
インドウ設定動作中のいずれにおいてデータがデータ蓄
積用ディスクから読み出されているかに依存して、ユー
ザにより実行される。
例示されており、それは、排他的OR回路222がセレ
クタ224に置き換っている以外は、図8に示されてい
る実施例と実質的に同じであることは明らかである。そ
のセレクタは、マルチプレクサ回路からなるものでよ
く、そして、例えばデコーダ22(図1)に、フリップ
フロップ回路218のQ出力に生じる同期化されて復元
されたデータ、あるいは、フリップフロップ回路220
のQ出力に生じる「限界付けされた(margine
d)」データのいずれかを結合させる。好ましくは、セ
レクタの制御は、データ読み出し動作中、あるいは、ウ
インドウ設定動作中のいずれにおいてデータがデータ蓄
積用ディスクから読み出されているかに依存して、ユー
ザにより実行される。
【0059】本発明は、特に好適な実施例を参照しつつ
開示され、説明されているが、本発明の精神と権利範囲
から離れることなく、各種の変形や修正が可能であるこ
とは当業者に容易に理解しうるところである。例えば、
VCO30およびランプ発生器58に含まれる抵抗およ
びキャパシタの関係についての特定の数値例は変更する
ことができ、また、上述した特定の数値例に厳密にとら
われる必要はない。更に、図6には比較的簡単、かつ、
簡明で効果的な構成が示されているが、VCO30およ
びランプ発生器58として他の回路構成を用いることが
できることは当業者に明らかである。更にまた、ここに
もDRDSS回路として説明された調整可能な遅延回路
は、磁気ディスク駆動装置とともに用いるために当初設
計されたが、この遅延回路は他の用途や応用も可能であ
り、また、この遅延回路はディスク駆動装置のみの用途
に限定されないことも明らかである。加えて、DRDS
S回路により与えられる遅延は、好ましくは、可変発振
器30のクロックレートに整合されるが、DRDSS回
路はタイミング情報を発生するように設計された他のク
ロック発生器、そのようなクロック発生器が図3に示さ
れているタイプの周波数シンセサイザに含まれているか
否かにかかわらず、それに整合されるようにしてもよい
ことは明らかである。特に、本発明はこの周波数シンセ
サイザにより、あるいは、それとの用途に限定されるも
のではない。
開示され、説明されているが、本発明の精神と権利範囲
から離れることなく、各種の変形や修正が可能であるこ
とは当業者に容易に理解しうるところである。例えば、
VCO30およびランプ発生器58に含まれる抵抗およ
びキャパシタの関係についての特定の数値例は変更する
ことができ、また、上述した特定の数値例に厳密にとら
われる必要はない。更に、図6には比較的簡単、かつ、
簡明で効果的な構成が示されているが、VCO30およ
びランプ発生器58として他の回路構成を用いることが
できることは当業者に明らかである。更にまた、ここに
もDRDSS回路として説明された調整可能な遅延回路
は、磁気ディスク駆動装置とともに用いるために当初設
計されたが、この遅延回路は他の用途や応用も可能であ
り、また、この遅延回路はディスク駆動装置のみの用途
に限定されないことも明らかである。加えて、DRDS
S回路により与えられる遅延は、好ましくは、可変発振
器30のクロックレートに整合されるが、DRDSS回
路はタイミング情報を発生するように設計された他のク
ロック発生器、そのようなクロック発生器が図3に示さ
れているタイプの周波数シンセサイザに含まれているか
否かにかかわらず、それに整合されるようにしてもよい
ことは明らかである。特に、本発明はこの周波数シンセ
サイザにより、あるいは、それとの用途に限定されるも
のではない。
【0060】それ故、特許請求の範囲は、ここに説明し
た特定の実施例と、これまで述べてきたそれらの修正
と、それらに等価なものとを含むものとして解釈される
べきものである。
た特定の実施例と、これまで述べてきたそれらの修正
と、それらに等価なものとを含むものとして解釈される
べきものである。
【0061】
【発明の効果】本発明によれば、データ蓄積装置の異な
ったゾーンから再生されたデータパルスに対して可変の
遅延を与えることのできる改善されたデータ蓄積装置読
出チャンネル用可変遅延回路、特にDRDSS回路が得
られる。さらに、集積回路として容易に具体化すること
ができ、かつ、データパルスが再生されるゾーンのみな
らず、再生されたデータの実際のクロック周波数に対し
て整合された遅延を供給することができるDRDSS回
路が得られ、また、そのDRDSS回路と協働し、それ
によりディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
を得られる。
ったゾーンから再生されたデータパルスに対して可変の
遅延を与えることのできる改善されたデータ蓄積装置読
出チャンネル用可変遅延回路、特にDRDSS回路が得
られる。さらに、集積回路として容易に具体化すること
ができ、かつ、データパルスが再生されるゾーンのみな
らず、再生されたデータの実際のクロック周波数に対し
て整合された遅延を供給することができるDRDSS回
路が得られ、また、そのDRDSS回路と協働し、それ
によりディスク駆動装置のエラーレートを容易かつ迅速
に決定することができるようにするウインドウ設定装置
を得られる。
【図1】ハードディスク駆動装置のような記録媒体から
再生されるデータを読み出すために用いられる読み出し
チャンネルを示す部分的な概観図および部分的なブロッ
ク図である。
再生されるデータを読み出すために用いられる読み出し
チャンネルを示す部分的な概観図および部分的なブロッ
ク図である。
【図2】読み出しチャンネルにおける種々の点に発生す
る信号の波形を示す波形図である。
る信号の波形を示す波形図である。
【図3】ゾーンビット記録形式で記録されたデータを書
き込み、かつ、読み出すために用いることができる周波
数シンセサイザのブロック図である。
き込み、かつ、読み出すために用いることができる周波
数シンセサイザのブロック図である。
【図4】本発明の好適な実施例を示すブロック図であ
る。
る。
【図5】図4の実施例の動作を説明するための波形図で
ある。
ある。
【図6】本発明によるDRDSS回路の一実施例を示す
回路図である。
回路図である。
【図7】本発明によるウインドウ設定装置の実施例を示
すブロック図である。
すブロック図である。
【図8】本発明によるウインドウ設定装置の他の実施例
を示すブロック図である。
を示すブロック図である。
【図9】本発明によるウインドウ設定装置の更に他の実
施例を示すブロック図である。
施例を示すブロック図である。
10…ディスク 12…ヘッド 14…アクチュエータ 16…リードアンプ 18…復調器 20…データ分離器 22…デコーダ 30…VCO 36…基準発振器 32,37…周波数分割器 34,44…比較器 38…チャージポンプ 40…フィルタ 42…マイクロプロセッサ 48,62…キャパシタ 52…カレントミラー回路 56…比較器 58…ランプ発生器 64…フリップフロップ回路 110…DRDSS回路 112…ウインドウ発生器 114…遅延回路
Claims (27)
- 【請求項1】 それぞれ異なったクロック周波数により
データ蓄積装置の異なったゾーンに記録されている信号
を読み出すことができる読出チャンネルに用いるデータ
蓄積装置読出チャンネル用可変遅延回路であって、該読
出チャンネルは読み出されているゾーンのクロック周波
数に対応するレベルのインピーダンス充電電流が供給さ
れる容量性インピーダンスを含む可変発振手段を有して
おり、該可変遅延回路は異なったゾーンから読み出され
る信号を異なった量だけ遅延させるように適合されてい
るものであり、そして、 上記可変発振手段に結合されており、上記インピーダン
ス充電電流の実質的に一致した複製となる出力電流を発
生し、かつ、該出力電流の関数としての出力レベルを供
給するための複製手段と、 上記可変発振手段の容量性インピーダンスに整合された
容量性インピーダンスを有し、そして、上記データ蓄積
装置から読み出された信号に応答して、ランプ信号を発
生するために該容量性インピーダンスの充電を開始する
ランプ発生手段と、 上記ランプ信号が実質的に上記出力レベルに等しくなっ
たときに、上記データ蓄積装置から読み出された信号の
遅延された形態を発生するように、上記ランプ信号を上
記出力レベルと比較するための比較手段とを備えている
ことを特徴とするデータ蓄積装置読出チャンネル用可変
遅延回路。 - 【請求項2】 請求項1に記載の可変遅延回路におい
て、複製手段がカレントミラー回路を有している可変遅
延回路。 - 【請求項3】 請求項1に記載の可変遅延回路におい
て、可変発振手段中およびランプ発生手段中の容量性イ
ンピーダンスがキャパシタンス手段である可変遅延回
路。 - 【請求項4】 請求項3に記載の可変遅延回路におい
て、可変発振手段およびランプ発生手段がともに共通の
集積回路中に形成されている可変遅延回路。 - 【請求項5】 請求項1に記載の可変遅延回路におい
て、複製手段が出力電流に応答して基準出力レベルを発
生するための基準手段を有している可変遅延回路。 - 【請求項6】 請求項5に記載の可変遅延回路におい
て、基準手段がランプ信号が比較される基準電圧を発生
するための基準抵抗器を有している可変遅延回路。 - 【請求項7】 請求項6に記載の可変遅延回路におい
て、可変発振手段が抵抗器を含む単安定マルチバイブレ
ータ手段を有しており、かつ、基準抵抗器が該単安定マ
ルチバイブレータの抵抗器と整合されている可変遅延回
路。 - 【請求項8】 請求項7に記載の可変遅延回路におい
て、単安定マルチバイブレータ手段および基準抵抗器が
共通の集積回路中に形成されている可変遅延回路。 - 【請求項9】 請求項1に記載の可変遅延回路におい
て、 比較手段が、データ蓄積装置から読み出された信号に応
答して第1の状態にトリガーされ、かつ、ランプ信号が
出力レベルに実質的に等しくなった時に第2の状態にト
リガーされる双安定手段を有しており、 データ蓄積装置から読み出された信号の遅延された形態
が上記双安定手段を第2の状態にトリガーすることによ
り導出される可変遅延回路。 - 【請求項10】 ランプ発生手段に結合されており、か
つ、双安定手段が第2の状態にある時には、その中の容
量性インピーダンスが充電されることを禁止するための
禁止手段を更に備えている請求項9に記載の可変遅延回
路。 - 【請求項11】 ランプ発生手段に結合されて、その中
の容量性インピーダンスを充電するための基準電圧源
と、 可変発振手段に結合されて、該可変発振手段の発振レー
トを制御するために基準電圧に名目上等しい制御電圧を
供給する制御電圧源と、 上記制御電圧を変化させる手段とを更に備えている請求
項1に記載の可変遅延回路。 - 【請求項12】 ウインドウ期間内におけるゾーンビッ
ト記録されたデータ蓄積装置から再生されたデータパル
スの発生を検出するためのウインドウ設定装置であっ
て、 上記データ蓄積装置から再生されたデータパルスを調整
可能な量だけ遅延させて、遅延データパルスを生成する
ためのデータ蓄積装置読出チャンネル用可変遅延回路で
あって、該遅延データパルスによる遅延の量は上記デー
タパルスが再生されるゾーンによって決定されるもの
と、 上記データ蓄積装置読出チャンネル用可変遅延回路に結
合されており、上記データ蓄積装置読出チャンネル用可
変遅延回路により生成される上記遅延データパルスに応
答して予め定められた期間のウインドウパルスを発生す
るためのウインドウパルス発生手段と、 上記データ蓄積装置読出チャンネル用可変遅延回路と共
通に結合されており、上記データ蓄積装置から再生され
たデータパルスを遅延させるための可変遅延手段と、 上記ウインドウパルス発生手段 と上記可変遅延手段とに
結合されており、上記可変遅延手段により遅延されたデ
ータパルスが上記ウインドウパルス内に生じるか否かを
検出するための検出手段とを備えていることを特徴とす
るウインドウ設定装置。 - 【請求項13】 請求項12に記載のウインドウ設定装
置において、検出手段が、可変遅延手段により遅延され
たデータパルスをウインドウパルスと比較するための第
1の比較手段と、遅延データパルスを上記ウインドウパ
ルスと比較するための第2の比較手段と、そして、上記
第1の比較手段の比較が上記第2の比較手段の比較と異
なる場合にエラー表示を発生するように上記第1および
第2の比較手段を比較するための第3の比較手段とを有
しているウインドウ設定装置。 - 【請求項14】 請求項13に記載のウインドウ設定装
置において、各比較手段が排他的OR回路を有している
ウインドウ設定装置。 - 【請求項15】 請求項12に記載のウインドウ設定装
置において、可変遅延手段は、データパルスをウインド
ウパルスに関し、再生されたデータパルス中の位相エラ
ーが該可変遅延手段によって遅延されたデータパルスを
該ウインドウパルスの外側に出るような方向に、シフト
させることを目的とした遅延を与えるウインドウ設定装
置。 - 【請求項16】 請求項12に記載のウインドウ設定装
置において、ウインドウパルス発生手段は、ウインドウ
パルスおよび遅延データパルスが同期化されるタイミン
グを示すように、該遅延データパルスにより同期化され
る位相同期ループを有しているウインドウ設定装置。 - 【請求項17】 請求項16に記載のウインドウ設定装
置において、位相同期ループは、データパルスが再生さ
れるデータ蓄積装置のゾーンにより決定される可変周波
数のクロック信号と、該クロック信号および遅延データ
パルスの間の位相差とを発生するための可変発振器を有
しているウインドウ設定装置。 - 【請求項18】 請求項17に記載のウインドウ設定装
置において、 可変発振手段は、容量性インピーダンスと、該容量性イ
ンピーダンスに充電電流を供給するための電流発生源と
を有しており、 可変遅延回路は、上記可変発振手段の容量性インピーダ
ンスに整合されており、かつ、データパルスが再生され
たときに充電を開始する容量性インピーダンスと、該可
変遅延回路の容量性インピーダンスがしきい値まで充電
され、それに応答して遅延された出力を生成する時点を
検知する検知手段とを有しているウインドウ設定装置。 - 【請求項19】 請求項18に記載のウインドウ設定装
置において、検知手段は、可変発振手段に結合されてお
り、電流発生手段により発生される電流に実質的に一致
した複製となる出力電流を発生するための複製手段と、
該複製手段に結合されており、該出力電流の関数として
該しきい値を発生するための抵抗出力とを有しているウ
インドウ設定装置。 - 【請求項20】 請求項19に記載のウインドウ設定装
置において、 可変遅延回路は、可変発振手段の容量性インピーダンス
に実質的に一致した容量性インピーダンスを有してお
り、データパルスが再生された時にランプ信号を発生す
るためのランプ発生手段を更に備えており、そして、 検知手段は、上記ランプ信号をしきい値と比較して、上
記ランプ信号が該しきい値に実質的に等しくなった時に
遅延データパルスを発生する比較手段を更に有している
ウインドウ設定装置。 - 【請求項21】 請求項20に記載のウインドウ設定装
置において、比較手段は、データパルスが再生された時
に第1の状態にトリガーされ、かつ、ランプ信号がしき
い値に実質的に等しくなった時に第2の状態にトリガー
される双安定手段を有しているウインドウ設定装置。 - 【請求項22】 請求項21に記載のウインドウ設定装
置において、可変遅延回路は、ランプ発生手段に結合さ
れており、双安定手段が第2の状態にある時に該ランプ
発生手段中の容量性インピーダンスの充電を禁止するた
めの禁止手段を更に有しているウインドウ設定装置。 - 【請求項23】 請求項20に記載のウインドウ設定装
置において、可変遅延回路の複製手段はミラーカレント
回路を有しているウインドウ設定装置。 - 【請求項24】 請求項20に記載のウインドウ設定装
置において、可変発振手段およびランプ発生手段の容量
性インピーダンスの各々はキャパシタンス手段を有して
いるウインドウ設定装置。 - 【請求項25】 請求項24に記載のウインドウ設定装
置において、可変発振手段およびランプ発生手段はとも
に共通の集積回路上に形成されているウインドウ設定装
置。 - 【請求項26】 請求項20に記載のウインドウ設定装
置において、 可変発振手段は抵抗器を含む単安定マルチバイブレータ
回路を有しており、 検知手段の抵抗手段は上記単安定マルチバイブレータの
抵抗器に整合された基準抵抗器を有しているウインドウ
設定装置。 - 【請求項27】 請求項26に記載のウインドウ設定装
置において、単安定マルチバイブレータ回路および基準
抵抗器はともに共通の集積回路上に形成されているウイ
ンドウ設定装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/902,073 US5867332A (en) | 1992-06-22 | 1992-06-22 | Window margining apparatus with delayed read data single shot (DRDSS) circuit for adjustably delaying a data pulse reproduced from a data storage device |
US902073 | 1992-06-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0644698A JPH0644698A (ja) | 1994-02-18 |
JP2758344B2 true JP2758344B2 (ja) | 1998-05-28 |
Family
ID=25415262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5125656A Expired - Lifetime JP2758344B2 (ja) | 1992-06-22 | 1993-05-27 | データ蓄積装置読出チャンネル用可変遅延回路およびウィンドウ設定装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5867332A (ja) |
JP (1) | JP2758344B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11346145A (ja) * | 1998-05-29 | 1999-12-14 | Nec Corp | 多相クロック生成回路及び方法 |
US7005875B1 (en) * | 2004-02-09 | 2006-02-28 | Altera Corporation | Built-in self-test circuitry for integrated circuits |
US8140923B2 (en) * | 2009-04-09 | 2012-03-20 | Lsi Corporation | Test circuit and method for testing of infant mortality related defects |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1992
- 1992-06-22 US US07/902,073 patent/US5867332A/en not_active Expired - Fee Related
-
1993
- 1993-05-27 JP JP5125656A patent/JP2758344B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5867332A (en) | 1999-02-02 |
JPH0644698A (ja) | 1994-02-18 |
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---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |