JP2757851B2 - Semiconductor integrated circuit floor plan calculation device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ゲートアレイ、セ
ルベースＩＣなどの半導体集積回路に用いる半導体集積
回路のフロアプラン演算装置に関し、特に基本論理回路
からなる複数のユーザ論理回路、ＲＡＭおよびＲＯＭな
どのメモリブロックおよびＣＰＵやＣＰＵ周辺回路など
のメガブロックおよび配置禁止領域などから構成される
半導体集積回路において、半導体集積回路を構成するそ
れぞれの回路の配置領域の割り付け処理を行う半導体集
積回路のフロアプラン演算装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a floor plan operation device for a semiconductor integrated circuit used for a semiconductor integrated circuit such as a gate array and a cell-based IC, and more particularly to a plurality of user logic circuits including a basic logic circuit, a RAM and a ROM. Floor plan of a semiconductor integrated circuit for allocating an arrangement area of each circuit constituting the semiconductor integrated circuit in a semiconductor integrated circuit including a memory block, a mega block such as a CPU and a CPU peripheral circuit, and an arrangement prohibited area. It relates to an arithmetic unit.

【０００２】[0002]

【従来の技術】最近、半導体集積回路の回路規模が急速
に増大してきており、これに伴いチップを階層的に設計
するのが一般的である。図６を参照して説明すると、チ
ップ１００はＣＰＵ２１０、ＲＡＭ２２１とＲＯＭ２２
２を含むメモリブロック２２０、ＰＬＬ２３０、乗算器
２４０などからなるレイアウト的に固定されたメガブロ
ック２００と、設計者が自由にレイアウト可能なユーザ
論理回路３００と、入出力バッファを含むＩ／Ｏブロッ
ク４００から構成される。2. Description of the Related Art Recently, the circuit scale of a semiconductor integrated circuit has been rapidly increasing, and accordingly, it is common to design chips hierarchically. Referring to FIG. 6, the chip 100 includes a CPU 210, a RAM 221 and a ROM 22.
2, a mega block 200 having a fixed layout including a memory block 220, a PLL 230, a multiplier 240, etc., a user logic circuit 300 which can be laid out freely by a designer, and an I / O block 400 including an input / output buffer. Consists of

【０００３】ユーザ論理回路３００は、設計者が特別の
用途に設計したユーザ論理回路３１０〜３４０などから
構成され、これらの回路はさらに、ＮＡＮＤ，ＮＯＲ、
フリップフロップ、加算器などの基本論理回路３１１か
ら構成される。The user logic circuit 300 is composed of user logic circuits 310 to 340 designed by a designer for a special use, and these circuits further include NAND, NOR,
It comprises a basic logic circuit 311 such as a flip-flop and an adder.

【０００４】図６に示す回路をゲートアレイもしくはセ
ルベースＩＣを用いてレイアウトした例を図７に示す。
図７を参照すると、チップ１００の外周部にはボンディ
ングパッド５００とＩ／Ｏブロック４００が配置され、
チップ内部領域６００にＣＰＵ２１０、ＲＡＭ２２１、
ＲＯＭ２２２、ＰＬＬ２３０、乗算器２４０、ユーザ論
理回路３１０，３２０，３３０，３４０など多数の回路
が配置される。さらに、ユーザ論理回路３１０，３２
０，３３０，３４０は、通常セルの高さが一定の基本論
理回路３１１を用いてレイアウトされる。FIG. 7 shows an example in which the circuit shown in FIG. 6 is laid out using a gate array or a cell-based IC.
Referring to FIG. 7, a bonding pad 500 and an I / O block 400 are arranged on an outer peripheral portion of the chip 100.
CPU 210, RAM 221,
A large number of circuits such as a ROM 222, a PLL 230, a multiplier 240, and user logic circuits 310, 320, 330, 340 are arranged. Further, the user logic circuits 310 and 32
0, 330, and 340 are laid out using the basic logic circuit 311 in which the height of the normal cell is constant.

【０００５】ところで半導体集積回路の設計手順は、一
般に図８に示すようにシステム設計ステップＳ１に次い
で、ステップＳ２でこのシステムをＮＡＮＤ，ＮＯＲ、
フリップフロップなどの基本論理回路、ＣＰＵ、メモリ
ブロック、ＰＬＬなどのメガブロック、入出力バッファ
などを用いて論理設計を行う。In general, the design procedure of a semiconductor integrated circuit is, as shown in FIG. 8, following a system design step S1, followed by a step S2 in which the system is NAND, NOR,
Logical design is performed using basic logic circuits such as flip-flops, CPUs, memory blocks, megablocks such as PLLs, input / output buffers, and the like.

【０００６】次に、ステップＳ３で下記にあげる目的を
遂行するためにフロアプランと呼ばれるチップの概略設
計が行なわれる。Next, in step S3, a schematic design of a chip called a floor plan is performed in order to achieve the following objects.

【０００７】１）ユーザ論理回路、メモリブロックを含
むメガブロック、配置禁止領域などのチップ上での配置
領域を決定する。1) An arrangement area on a chip such as a user logic circuit, a mega block including a memory block, and an arrangement prohibited area is determined.

【０００８】２）特に高速性能が要求される回路など、
特別に配置する必要がある特定回路ブロックを要求特性
を満たすように配置する。2) In particular, circuits requiring high-speed performance,
Specific circuit blocks that need to be specially arranged are arranged so as to satisfy required characteristics.

【０００９】３）上記の条件を満たしながら、チップ面
積を最小とする。3) Minimize the chip area while satisfying the above conditions.

【００１０】次に、ステップＳ４およびステップＳ５で
回路の自動配置とユーザ論理回路内およびユーザ論理回
路、メガブロック間の自動配線が行なわれ、ステップＳ
６でレイアウト設計に関するさまざまな検証が行われて
問題無いことが確認された後、マスクを作成するための
アートワークデータが作成される。Next, in steps S4 and S5, automatic circuit arrangement and automatic wiring within the user logic circuit and between the user logic circuit and the megablock are performed.
After various verifications regarding the layout design are performed in step 6 and it is confirmed that there is no problem, artwork data for creating a mask is created.

【００１１】ところで、フロアプランでは基本論理回路
から構成されるユーザ論理回路の詳細な配置・配線まで
は行わないので、フロアプランのステップでレイアウト
可能と判断しても、実際にステップＳ４，Ｓ５でユーザ
論理回路の中の配置・配線を実行すると、配置・配線が
出来ない場合が生じる。この場合には、フロアプランを
再度やり直さなければならず、設計期間が長期化する。By the way, in the floor plan, detailed arrangement and wiring of the user logic circuit composed of the basic logic circuit are not performed. Therefore, even if it is determined that the layout is possible in the step of the floor plan, the steps S4 and S5 are actually performed. When the placement / wiring in the user logic circuit is executed, the placement / wiring may not be performed. In this case, the floor plan has to be redone again, and the design period is lengthened.

【００１２】一方、フロアプランでユーザ論理回路を配
置する配置領域を過大に広くとれば、ステップＳ４，Ｓ
５で配置・配線の未処理が生じることは無くなるが、こ
の場合チップ面積が大きくなってしまう。On the other hand, if the arrangement area for arranging the user logic circuit is made excessively large in the floor plan, steps S4 and S4 are performed.
In step 5, no unprocessed placement / wiring occurs, but in this case, the chip area increases.

【００１３】従って、フロアプランの精度を向上させる
ことは設計のＴＡＴ短縮とチップ面積の縮小およびチッ
プの性能を確保する上で非常に重要である。Therefore, it is very important to improve the accuracy of the floor plan in shortening the TAT of the design, reducing the chip area, and securing the performance of the chip.

【００１４】従来の半導体集積回路における半導体集積
回路のフロアプラン演算装置は図９に示すように、ＣＲ
Ｔ１と、キーボード２と、論理接続情報部３と、レイア
ウト情報部４と、制御手段５と、インタラクティブ入出
力手段６と、メガブロック検索手段７と、ユーザ論理回
路検索手段８と、配置禁止領域検索手段９と、メガブロ
ック配置手段１０と、ユーザ論理回路配置手段１１と、
配置禁止領域配置手段１２とから構成される。As shown in FIG. 9, a conventional semiconductor integrated circuit floor plan arithmetic unit in a semiconductor integrated circuit has a CR
T1, keyboard 2, logical connection information section 3, layout information section 4, control means 5, interactive input / output means 6, megablock search means 7, user logic circuit search means 8, placement prohibited area Searching means 9, megablock arranging means 10, user logic circuit arranging means 11,
And an arrangement prohibited area arrangement means 12.

【００１５】論理接続情報部３は、基本論理回路、メモ
リブロック、ＣＰＵ，ＰＬＬ，乗算器などのメガブロッ
ク、Ｉ／Ｏブロックなどチップを構成する各セルに関す
るセル名、入出力端子などの回路情報および各セル間の
接続情報を格納している。The logical connection information section 3 includes circuit information such as basic logic circuits, memory blocks, megablocks such as CPUs, PLLs, and multipliers, and cell names of cells constituting a chip such as I / O blocks and input / output terminals. And connection information between cells.

【００１６】レイアウト情報部４は、メガブロック、ユ
ーザ論理回路、配置禁止領域それぞれのセル名およびセ
ルの外形を表す外形情報、基本論理回路、メガブロック
などのセルをチップ上に配置するときに必要となる配置
格子に関する情報など、フロアプランに必要なレイアウ
ト情報を格納している。一例として図１０に、レイアウ
ト情報部４に格納されている縦と横の長さを変えた配置
禁止領域Ａ１１〜Ａ１３，Ａ２１〜Ａ２３，Ａ３１〜Ａ
３３を示す。設計者は、配置禁止領域Ａ１１〜Ａ１３，
Ａ２１〜Ａ２３，Ａ３１〜Ａ３３などから適切な配置禁
止領域を選択してチップ上に配置する。The layout information section 4 is necessary when arranging cells such as megablocks, user logic circuits, cell names of respective arrangement prohibited areas, outline information indicating the outlines of the cells, basic logic circuits, megablocks, etc. on a chip. And layout information necessary for the floor plan, such as information on the placement grid to be stored. As an example, FIG. 10 shows arrangement prohibited areas A11 to A13, A21 to A23, and A31 to A stored in the layout information section 4 and having different vertical and horizontal lengths.
33 is shown. The designer sets the placement prohibited areas A11 to A13,
An appropriate placement prohibited area is selected from A21 to A23, A31 to A33, etc. and placed on the chip.

【００１７】インタラクティブ入出力手段６は、キーボ
ード２から入力される命令をデコードし、制御手段５お
よびメガブロック検索手段７などに命令を転送するとと
もに、論理接続情報部３、レイアウト情報部４などに格
納されている情報をＣＲＴ１に表示することにより、設
計者がインタラクティブにフロアプランを行うためのイ
ンタフェース機能を有する。The interactive input / output means 6 decodes an instruction input from the keyboard 2 and transfers the instruction to the control means 5 and the megablock search means 7 and the like, and sends the instruction to the logical connection information section 3, the layout information section 4, and the like. By displaying the stored information on the CRT 1, the interface function is provided for the designer to interactively perform a floor plan.

【００１８】メガブロック検索手段７は、設計者がキー
ボード２からメガブロック名を入力すると、インタラク
ティブ入出力手段６から命令を受け取り、論理接続情報
部３に指定されたメガブロックが存在するかどうかを検
索するとともに、指定されたメガブロックが論理接続情
報部３に存在した場合、レイアウト情報部４に格納され
ているメガブロックのレイアウト情報を検索する。When the designer inputs a megablock name from the keyboard 2, the megablock search means 7 receives an instruction from the interactive input / output means 6 and determines whether or not the specified megablock exists in the logical connection information section 3. In addition to the search, if the specified megablock exists in the logical connection information section 3, the layout information of the megablock stored in the layout information section 4 is searched.

【００１９】同様にユーザ論理回路検索手段８は、設計
者がキーボード２からユーザ論理回路名を入力すると、
インタラクティブ入出力手段６から命令を受け取り、論
理接続情報部３に指定されたユーザ論理回路が存在する
かどうかを検索し、指定されたユーザ論理回路が存在し
た場合、レイアウト情報部４に格納されている指定され
たユーザ論理回路のレイアウト情報を検索する。Similarly, when the designer inputs the user logic circuit name from the keyboard 2, the user logic circuit search means 8
An instruction is received from the interactive input / output means 6, and it is searched whether or not the specified user logic circuit exists in the logical connection information section 3. If the specified user logic circuit exists, it is stored in the layout information section 4. Retrieve layout information of the specified user logic circuit.

【００２０】配置禁止領域検索手段９は、設計者がキー
ボード２から図１０に示す配置禁止領域の中から配置禁
止領域名（例えばＡ２２）を入力すると、インタラクテ
ィブ入出力手段６から命令を受け取り、レイアウト情報
部４に指定された配置禁止領域Ａ２２が存在するかどう
かを検索する。When the designer inputs a layout prohibited area name (for example, A22) from the layout prohibited areas shown in FIG. 10 from the keyboard 2 by the designer, the layout prohibited area search means 9 receives an instruction from the interactive input / output means 6 and performs layout. A search is performed to determine whether the arrangement prohibited area A22 specified in the information section 4 exists.

【００２１】メガブロック配置手段１０は、設計者がＣ
ＲＴに表示されたチップ内部の指定箇所に、キーボード
２から指定したメガブロックを配置する命令を入力する
と、指定されたメガブロックを配置格子上に配置する処
理を実行する。The mega block arranging means 10 is implemented by the designer
When a command for arranging the specified megablock is input from the keyboard 2 to the specified location inside the chip displayed on the RT, processing for arranging the specified megablock on the arrangement grid is executed.

【００２２】同様に、ユーザ論理回路配置手段１１およ
び配置禁止領域配置手段１２は、設計者が指定したユー
ザ論理回路の配置領域および配置禁止領域を配置格子上
に配置する処理を実行する。Similarly, the user logic circuit placement means 11 and the placement prohibited area placement means 12 execute processing for placing the placement area and placement prohibited area of the user logic circuit designated by the designer on the placement grid.

【００２３】また制御手段５は、各手段６〜１２をコン
トロールする機能を有する。The control means 5 has a function of controlling each of the means 6 to 12.

【００２４】次に、従来例の動作について図１１を参照
して説明する。Next, the operation of the conventional example will be described with reference to FIG.

【００２５】まず、設計者はメガブロック、ユーザ論路
回路の中からチップ上に最初に配置する回路を決定す
る。いま、設計者がステップＳ３０１でキーボード２か
らユーザ論理回路名を入力すると、インタラクティブ入
出力手段６はキーボード２からの命令をデコードし、こ
の命令をユーザ論理回路検索手段８に転送する（ステッ
プＳ３０２）。ユーザ論理回路検索手段８はステップＳ
３０３で指定されたユーザ論理回路について論理接続情
報部３を検索し、次いでステップＳ３０４で検索した結
果をもとに指定されたユーザ論理回路が存在するかどう
かを判断する。指定されたユーザ論理回路が存在すれ
ば、ユーザ論理回路検索手段８は指定されたユーザ論理
回路のフロアプランに使用するレイアウト情報について
レイアウト情報部４を検索し（ステップＳ３０５）、こ
のレイアウト情報をインタラクティブ入出力手段６を介
してＣＲＴ１に表示する（ステップＳ３０６）。First, a designer determines a circuit to be first placed on a chip from a megablock and a user logic circuit. Now, when the designer inputs a user logic circuit name from the keyboard 2 in step S301, the interactive input / output means 6 decodes an instruction from the keyboard 2 and transfers this instruction to the user logic circuit search means 8 (step S302). . The user logic circuit search means 8 determines in step S
The logical connection information unit 3 is searched for the user logic circuit specified in 303, and then it is determined whether or not the specified user logic circuit exists based on the search result in step S304. If the specified user logic circuit exists, the user logic circuit search means 8 searches the layout information section 4 for layout information to be used for the floor plan of the specified user logic circuit (step S305), and interactively uses this layout information. The information is displayed on the CRT 1 via the input / output means 6 (step S306).

【００２６】次に、ステップＳ３０７で設計者はＣＲＴ
に表示されたチップ内部領域を確認しながら、キーボー
ド２またはマウス（図示せず）を用いてユーザ論理回路
を配置するおおよその位置を指定する。ユーザ論理回路
配置手段１１はステップＳ３０８で、ユーザ論理回路を
配置格子上に配置するよう設計者が指定した位置を修正
してユーザ論理回路を配置する。Next, in step S307, the designer
The approximate position where the user logic circuit is to be placed is designated using the keyboard 2 or a mouse (not shown) while checking the chip internal area displayed in the above. In step S308, the user logic circuit arranging means 11 corrects the position designated by the designer so as to arrange the user logic circuit on the arrangement grid, and arranges the user logic circuit.

【００２７】ステップＳ３０４で、指定されたユーザ論
理回路が存在しない場合、ユーザ論理回路検索手段８は
その情報をインタラクティブ入出力手段６に送る。そし
て、インタラクティブ入出力手段６は、指定されたユー
ザ論理回路が存在しない旨のエラーメッセージをＣＲＴ
１に表示する。In step S304, if the specified user logic circuit does not exist, the user logic circuit search means 8 sends the information to the interactive input / output means 6. Then, the interactive input / output means 6 outputs an error message indicating that the specified user logic circuit does not exist to the CRT.
1 is displayed.

【００２８】同様に、設計者は図１１のフローに従って
メガブロックおよび配置禁止領域をチップ内部領域に配
置し、この手順を繰り返すことによりチップ上に必要な
全てのメガブロック、ユーザ論理回路および配置禁止領
域を配置する。Similarly, the designer arranges the mega block and the placement prohibited area in the chip internal area according to the flow of FIG. 11, and repeats this procedure, thereby retrieving all the mega blocks, user logic circuits and placement prohibited areas required on the chip. Place an area.

【００２９】ところで、上記のフローでフロアプランの
設計を進めていくと、ユーザ論理回路とメガブロックの
それぞれの配置領域および配置禁止領域どうしが相互に
重なる場合が生じる。半導体集積回路のコストを下げる
ためには、チップ面積を小さくすることが極めて有効で
あり、設計者はチップ内部領域を極力小さくしようと努
める。この場合、ユーザ論理回路とメガブロックのそれ
ぞれの配置領域および配置禁止領域のチップ内部領域に
対する密度が高くなり、これらの配置領域間で重なりを
生じる場合が多発する。By the way, as the floor plan is designed in accordance with the above flow, the placement area and the placement prohibited area of the user logic circuit and the megablock may overlap each other. In order to reduce the cost of the semiconductor integrated circuit, it is extremely effective to reduce the chip area, and designers try to minimize the chip internal area. In this case, the densities of the user logic circuit and the megablock in the respective placement areas and the placement prohibited areas with respect to the chip internal area become high, and the placement areas often overlap.

【００３０】各配置領域が重なる場合を図１２を参照し
てタイプ別に分けて説明すると、（ａ）は、ユーザ論理
回路の配置領域２１，２２が重なり、重なり領域５１が
生じた場合、（ｂ）は、メガブロックの配置領域３１と
ユーザ論理回路の配置領域２３が重なり、重なり領域５
２が生じた場合、（ｃ）はユーザ論理回路の配置領域２
４の中にメガブロックの配置領域３２が含まれた場合、
（ｄ）はユーザ論理回路の配置領域２５と配置禁止領域
４１が重なり、重なり領域５３を生じた場合をそれぞれ
表している。The case where the respective arrangement areas overlap will be described with reference to FIG. 12 for each type. FIG. 12A shows the case where the arrangement areas 21 and 22 of the user logic circuit overlap and the overlap area 51 occurs, and FIG. ) Indicates that the megablock arrangement area 31 and the user logic circuit arrangement area 23 overlap, and the overlap area 5
(C) shows the arrangement area 2 of the user logic circuit.
When the megablock arrangement area 32 is included in 4,
(D) shows a case where the placement area 25 of the user logic circuit and the placement prohibited area 41 overlap each other and an overlap area 53 occurs.

【００３１】ユーザ論理回路の配置領域の大きさは、設
計者がその中に含まれる基本論理回路のゲート数の合計
値から単純に比例計算して決める場合、ユーザ論理回路
に対してタイミングの制約が厳しく、ユーザ論理回路に
含まれる基本論理回路間の配線長を短くするため意図的
に配置領域を小さくする場合、ユーザ論理回路に含まれ
る基本論理回路間の配線数が平均より多い場合はユーザ
論理回路の配線領域の面積はトランジスタが占有する面
積より相対的に大きくなるため、基本論理回路のゲート
数の合計値以外に基本論理回路どうしを接続する配線数
を考慮してユーザ論理回路の配置領域の面積を増やす場
合など、さまざまな要因で決定される。When the designer determines the size of the placement area of the user logic circuit by simply performing a proportional calculation from the total number of gates of the basic logic circuit included therein, the timing constraint on the user logic circuit is limited. When the layout area is intentionally reduced to shorten the wiring length between the basic logic circuits included in the user logic circuit, when the number of wirings between the basic logic circuits included in the user logic circuit is larger than the average, Since the area of the wiring area of the logic circuit is relatively larger than the area occupied by the transistor, the arrangement of the user logic circuit is not limited to the total number of gates of the basic logic circuit but also the number of wirings connecting the basic logic circuits. It is determined by various factors, such as when increasing the area of the region.

【００３２】はじめに図１２（ａ）の場合について説明
すると、ユーザ論理回路の配置領域２１，２２は、重な
り領域５１で互いに重なり合っているが、重なり領域５
１の中では当然配置領域２１に属する基本論理回路と、
配置領域２２に属する基本論理回路とが混在している。
ここで、配置領域２１に属する基本論理回路に対するタ
イミング制約がきびしく、一方配置領域２２では基本論
理回路間どうしの配線数が多いとすると、配置領域２１
と配置領域２２とでは、面積率すなわち（基本論理回路
の総面積）／（配置領域の面積）が異なっている。従っ
て、ユーザ論理回路の配置領域どうしが重なった場合、
フロアプラン段階で適切な重なり領域を確保しておかな
いと、自動配置・配線の処理で重なり領域で配置・配線
が出来なくなったり、基本論理回路どうしの配線長が長
くなる不具合が発生したりする。First, the case of FIG. 12A will be described. Although the placement regions 21 and 22 of the user logic circuit overlap each other in the overlapping region 51, the overlapping region 5
1 naturally includes a basic logic circuit belonging to the placement area 21;
Basic logic circuits belonging to the placement area 22 are mixed.
Here, assuming that the timing constraints on the basic logic circuits belonging to the placement area 21 are severe, while the number of wirings between the basic logic circuits in the placement area 22 is large,
The area ratio, that is, (total area of the basic logic circuit) / (area of the arrangement area) differs between the arrangement area 22 and the arrangement area 22. Therefore, when the placement areas of the user logic circuit overlap,
Unless a proper overlapping area is secured at the floor plan stage, automatic placement and wiring processing will not be possible to place and route in the overlapping area, or the wiring length of basic logic circuits will increase. .

【００３３】次に（ｂ）の場合について説明する。Next, the case (b) will be described.

【００３４】メガブロック内のレイアウトは、半導体製
造メーカによって設計が完了しており、メガブロック内
のトランジスタ密度は通常非常に高いので、重なり領域
５２に配置領域２３に属する基本論理回路を配置するの
は困難である。この点が（ａ）の場合と大きく異なる。
フロアプランで、最初に配置領域２３の面積をかなり小
さく見積もって配置した後、配置領域３１を配置しその
結果重なり領域５２が発生したとすれば、このフロアプ
ランを変更せず自動配置・配線処理を実行すると基本論
理回路の未配置および未配線が生じる可能性が高い。The layout in the megablock has been designed by the semiconductor manufacturer, and the transistor density in the megablock is usually very high. It is difficult. This point is significantly different from the case of FIG.
In the floor plan, first, after arranging the area of the arrangement area 23 with a considerably small area, the arrangement area 31 is arranged. As a result, if the overlap area 52 occurs, the automatic arrangement / wiring processing is performed without changing the floor plan. Is executed, there is a high possibility that non-arrangement and non-wiring of the basic logic circuit will occur.

【００３５】次に、（ｃ）の場合について説明する。Next, the case (c) will be described.

【００３６】ユーザ論理回路のタイミングを調整する場
合など、メガブロックからユーザ論理回路を構成する各
基本論理回路までの配線長ができるだけ均等になるよう
に、メガブロックの配置領域３２を配置領域２４の中央
部に配置する場合、（ｂ）の場合と同じく、配置領域２
４の中で基本論理回路を配置できる実効面積は、重なり
領域の面積分だけ小さくなってしまう。For example, when adjusting the timing of the user logic circuit, the megablock arrangement area 32 is arranged so that the wiring length from the megablock to each basic logic circuit constituting the user logic circuit is made as uniform as possible. In the case of arranging in the center, as in the case of (b), the arrangement area 2
4, the effective area in which the basic logic circuit can be arranged is reduced by the area of the overlap region.

【００３７】次に、（ｄ）の場合について説明する。Next, the case (d) will be described.

【００３８】設計者は、メガブロック、ユーザ論理回路
間を接続するための配線領域を確保するためチップ内部
領域に配線禁止領域を設けておき、フロアプランで配置
した配線禁止領域を用いて自動配置・配線工程で配線チ
ャネルとして使用するという方法を採っている。この場
合、メガブロックとユーザ論理回路どうしの重なりの場
合（ｂ）、（ｃ）と同様に、重なり領域５３に配置領域
２５に属する基本論理回路を配置しても、自動配置・配
線工程で未配置や未配線が発生する可能性が高い。The designer prepares a wiring prohibited area in the chip internal area to secure a wiring area for connecting between the megablock and the user logic circuit, and automatically arranges the wiring using the wiring prohibited area arranged in the floor plan. -The method of using as a wiring channel in the wiring process is adopted. In this case, in the case where the megablock and the user logic circuit overlap, as in (b) and (c), even if the basic logic circuit belonging to the arrangement area 25 is arranged in the overlap area 53, it is not processed in the automatic arrangement / wiring process. There is a high possibility that placement and unwiring will occur.

【００３９】[0039]

【発明が解決しようとする課題】上述した従来の半導体
集積回路のフロアプラン演算装置は、設計者が誤ってユ
ーザ論理回路の配置領域の面積を過小に見積もってフロ
アプランを行って自動配置・配線を実行した場合、ユー
ザ論理回路内の基本論理回路を配置および配線できなか
ったりする場合が多発し、その都度フロアプランをやり
直さざるを得ないという問題があった。また、ユーザ論
理回路とメガブロックおよび配置禁止領域が相互に重な
っても、重なりを補正して適切な重なり領域を算出する
計算手段をもたないため、設計者は経験によってフロア
プランを行わざるを得ず、自動配置・配線を実行した段
階で同様の問題が発生した。In the above-described conventional floor plan calculation apparatus for a semiconductor integrated circuit, a designer mistakenly estimates the area of a placement area of a user logic circuit to be too small, performs floor planning, and performs automatic placement / wiring. Is executed, there are many cases where the basic logic circuit in the user logic circuit cannot be arranged and wired, and there is a problem that the floor plan must be redone each time. Further, even if the user logic circuit, the megablock, and the placement prohibited area overlap each other, there is no calculation means for correcting the overlap and calculating an appropriate overlap area, so the designer has to perform a floor plan based on experience. A similar problem occurred at the stage of executing the automatic placement and wiring.

【００４０】このため、本発明の目的は設計者が誤って
ユーザ論理回路の面積見積を行った場合、ＣＲＴにメッ
セージを表示することにより設計者にフロアプランの途
中段階の設計情報を知らせ、設計者がインタラクティブ
にフロアプランを効率良く設計できる半導体集積回路の
フロアプラン演算装置を提供することにある。Therefore, an object of the present invention is to display a message on a CRT to inform a designer of design information in the middle of a floor plan when a designer mistakenly estimates the area of a user logic circuit, Another object of the present invention is to provide a floor plan calculation device for a semiconductor integrated circuit that allows a user to efficiently design a floor plan interactively.

【００４１】また、本発明の他の目的はユーザ論理回路
とメガブロックおよび配置禁止領域が相互に重なって
も、これらの重なり領域を適正化する手段を設けること
により、チップ面積を大きくすることなく、効率が良い
自動配置・配線が可能な半導体集積回路のフロアプラン
演算装置を提供することにある。Another object of the present invention is to provide a means for optimizing the overlapping area even if the user logic circuit, the megablock and the placement prohibited area overlap each other, without increasing the chip area. Another object of the present invention is to provide a floor plan calculation device for a semiconductor integrated circuit which is capable of efficient automatic placement and wiring.

【００４２】さらに、本発明の他の目的は、ユーザ論理
回路の配置領域の修正を自動的に行うことができる半導
体集積回路のフロアプラン演算装置を提供することにあ
る。Another object of the present invention is to provide a floor plan calculation device for a semiconductor integrated circuit, which can automatically correct an arrangement area of a user logic circuit.

【００４３】[0043]

【課題を解決するための手段】そのため、本発明による
半導体集積回路のフロアプラン演算装置は、半導体集積
回路の一部の機能を担うレイアウト的に固定されたメガ
ブロックと、論理機能単位である基本論理回路を含むレ
イアウト的に変形可能なユーザ論理回路と、前記メガブ
ロックと前記ユーザ論理回路の配置が禁止される配置禁
止領域の配置とを配置格子上に計算機を対話的に使用し
て段階的に割り付け処理を行う半導体集積回路のフロア
プラン演算装置において、前記ユーザ論理回路と前記メ
ガブロックの各配置領域および前記配置禁止領域が相互
に重ならない場合に、前記ユーザ論理回路の配置面積に
対する前記基本論理回路の占める面積割合を演算し、前
記ユーザ論理回路と前記メガブロックの各配置領域およ
び配置禁止領域が互いに重なり合った場合、重なりあっ
た領域の面積を演算し、この演算結果を用いて前記ユー
ザ論理回路の配置領域に於いて前記基本論理回路の占め
る実効面積率を演算し、前記面積率と前記面積率に関す
る制限値および前記実効面積率と前記実効面積率に関す
る制限値の比較をそれぞれ行い、前記面積率が前記面積
率の制限値よりも大きい場合、または前記実効面積率が
前記実効面積率の制限値よりも大きい場合、前記ユーザ
論理回路の配置面積に対する不足面積を演算して出力す
る手段を備えることを特徴としている。Therefore, a floor plan operation device for a semiconductor integrated circuit according to the present invention includes a mega block fixed in layout and having a basic function as a logical function unit, which performs a part of the function of the semiconductor integrated circuit. A user logic circuit that can be transformed in terms of layout including a logic circuit and the arrangement of the megablock and the placement prohibited area where the placement of the user logic circuit is prohibited are stepwisely arranged on a placement grid by using a computer interactively. A floor plan operation device for a semiconductor integrated circuit that performs an allocation process to the layout area of the user logic circuit when the layout area and the layout prohibited area of the user logic circuit and the megablock do not overlap each other. The area ratio occupied by the logic circuit is calculated, and the placement area and the placement prohibited area of the user logic circuit and the megablock are calculated. If they overlap, the area of the overlapped area is calculated, and using the calculation result, the effective area ratio occupied by the basic logic circuit in the arrangement area of the user logic circuit is calculated, and the area ratio and the area ratio are calculated. A limit value for the area ratio and a comparison of the effective area ratio and the limit value for the effective area ratio are respectively performed, and when the area ratio is larger than the limit value for the area ratio, or when the effective area ratio is the effective area ratio. When the value is larger than the limit value, there is provided a means for calculating and outputting a shortage area with respect to the layout area of the user logic circuit.

【００４４】[0044]

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.

【００４５】図１は、本発明の半導体集積回路のフロア
プラン演算装置の第１の実施の形態を示すブロック図で
ある。なお、従来例と共通の構成要素には共通の参照文
字／数字を付してある。FIG. 1 is a block diagram showing a first embodiment of a floor plan calculation device for a semiconductor integrated circuit according to the present invention. Note that components common to the conventional example are denoted by common reference characters / numbers.

【００４６】本実施の形態による半導体集積回路のフロ
アプラン演算装置は、従来のＣＲＴ１と、キーボード２
と、論理接続情報部３と、レイアウト情報部４と、制御
手段５と、インタラクティブ入出力手段６と、メガブロ
ック検索手段７と、ユーザ論理回路検索手段８と、配置
禁止領域検索手段９と、メガブロック配置手段１０と、
ユーザ論理回路配置手段１１と、配置禁止領域配置手段
１２に加えて、ユーザ論理回路の配置領域の面積率を計
算する面積率演算手段１３と、重なり面積演算手段１４
と、実効面積率演算手段１５と、実効面積率判定手段１
６と、不足面積演算手段１７と、配置領域修正手段１８
と、面積率情報部１９とを備えている。The floor plan calculation device for a semiconductor integrated circuit according to the present embodiment comprises a conventional CRT 1 and a keyboard 2.
A logical connection information section 3, a layout information section 4, a control section 5, an interactive input / output section 6, a megablock search section 7, a user logic circuit search section 8, an arrangement prohibited area search section 9, Megablock placement means 10,
In addition to the user logic circuit placement means 11 and the placement prohibited area placement means 12, an area ratio calculation means 13 for calculating the area ratio of the placement area of the user logic circuit, and an overlap area calculation means 14
And effective area ratio calculating means 15 and effective area rate determining means 1
6, shortage area calculating means 17, and arrangement area correcting means 18
And an area ratio information unit 19.

【００４７】面積率演算手段１３は、ユーザ論理回路と
メガブロックの配置領域および配置禁止領域が相互に重
ならない場合に、ユーザ論理回路の配置面積に対するこ
のユーザ論理回路を構成する基本論理回路が占有する面
積率ｓ１を計算する。The area ratio calculating means 13 is occupied by the basic logic circuit constituting the user logic circuit with respect to the layout area of the user logic circuit when the arrangement area of the user logic circuit does not overlap with the arrangement prohibited area of the megablock. The area ratio s1 to be calculated is calculated.

【００４８】従って、ｓ１は（１）式で与えられる。Therefore, s1 is given by equation (1).

【００４９】 [0049]

【００５０】ここで、Ｓｐ（ｉ）はｉ番目の基本論理回
路の面積、Ｓｕはユーザ論理回路の配置領域の面積であ
る。Here, Sp (i) is the area of the i-th basic logic circuit, and Su is the area of the arrangement area of the user logic circuit.

【００５１】重なり面積演算手段１４は、ユーザ論理回
路とメガブロックの配置領域および配置禁止領域が互い
に重なり合った場合、重なりあった領域の面積を計算す
る。図１２を参照すると、（ａ）の場合の重なり総面積
をＳｏｖ１、（ｂ）または（ｃ）の場合の重なり総面積
をＳｏｖ２、（ｄ）の場合の重なり総面積をＳｏｖ３と
する。When the user logic circuit and the megablock arrangement area and the arrangement prohibited area overlap each other, the overlap area calculation means 14 calculates the area of the overlapped area. Referring to FIG. 12, the total overlapping area in case (a) is Sov1, the total overlapping area in case (b) or (c) is Sov2, and the total overlapping area in case (d) is Sov3.

【００５２】実効面積率演算手段１５は、ユーザ論理回
路が他の回路と重なったときに、重なり面積演算手段１
４の結果を用い、このユーザ論理回路の配置領域に於け
る基本論理回路の実効面積率ｓ２を（２）式を用いて計
算する。When the user logic circuit overlaps another circuit, the effective area ratio calculating means 15 sets the overlapping area calculating means 1
Using the result of 4, the effective area ratio s2 of the basic logic circuit in the area where the user logic circuit is arranged is calculated by using the equation (2).

【００５３】 [0053]

【００５４】ここで、ｋ１，ｋ２，ｋ３は面積率情報部
に格納されている定数であり、０から１までの値をと
る。Here, k1, k2, and k3 are constants stored in the area ratio information section, and take values from 0 to 1.

【００５５】実効面積率判定手段１６は、面積率情報部
に格納されている面積率ｓ１と制限値ｓ１ｍａｘおよび
実効面積率ｓ２と制限値ｓ２ｍａｘの比較をそれぞれ行
う。ここで、ｓ１ｍａｘはユーザ論理回路およびマクロ
ブロックの配置領域および配置禁止領域が相互に重なら
ない場合の面積率の制限値を表し、ｓ２ｍａｘは、ユー
ザ論理回路およびマクロブロックの配置領域および配置
禁止領域が相互に重なった場合の実効面積率の制限値を
表す。The effective area ratio determination means 16 compares the area ratio s1 stored in the area ratio information section with the limit value s1max, and compares the effective area ratio s2 with the limit value s2max. Here, s1max represents the limit value of the area ratio when the arrangement region and the arrangement prohibition region of the user logic circuit and the macro block do not overlap each other, and s2max represents the arrangement region and the arrangement prohibition region of the user logic circuit and the macro block. Indicates the limit value of the effective area ratio when they overlap each other.

【００５６】不足面積演算手段１７は、面積率ｓ１が面
積率の制限値ｓ１ｍａｘよりも大きい場合、または実効
面積率ｓ２が実効面積率の制限値ｓ２ｍａｘよりも大き
い場合、ユーザ論理回路の配置面積に対する不足面積を
計算する。When the area ratio s1 is larger than the limit value s1max of the area ratio, or when the effective area ratio s2 is larger than the limit value s2max of the effective area ratio, the shortage area calculating means 17 calculates the area of the user logic circuit. Calculate the missing area.

【００５７】配置領域修正手段１８は、不足面積演算手
段１７の結果に基づき、配置領域の不足面積分だけユー
ザ論理回路の配置面積を広げるよう動作する。The arrangement area correcting means 18 operates based on the result of the insufficient area calculation means 17 so as to increase the arrangement area of the user logic circuit by the insufficient area of the arrangement area.

【００５８】面積率情報部１９には、定数ｋ１〜ｋ３お
よびこの制限値を越えると、フロアプランの処理後自動
配置・配線工程で未配置・未配線が発生する可能性が高
い制限値ｓ１ｍａｘ，ｓ２ｍａｘなどが格納されてい
る。In the area ratio information section 19, the constants k1 to k3 and the limit values s1max, which have a high possibility of occurrence of unplaced / unrouted in the automatic placement / routing process after processing of the floor plan, if the limit values are exceeded, are stored. s2max and the like are stored.

【００５９】次に、本発明の実施の形態の動作について
図２を参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to FIG.

【００６０】ステップＳ３０９までは従来のフローと同
様であるので説明を省略する。ステップＳ３１０で、重
なり面積演算手段１４はユーザ論理回路とメガブロック
の配置領域および配置禁止領域間に重なりがあるかどう
かを検査し、重なり領域が生じなかった場合、ステップ
Ｓ３２０で面積率演算手段１３は、（１）式により面積
率ｓ１を計算する。Steps up to step S309 are the same as those in the conventional flow, and a description thereof will be omitted. In step S310, the overlap area calculating means 14 checks whether there is any overlap between the user logic circuit and the placement area and placement prohibited area of the megablock, and if no overlap area occurs, in step S320, the area ratio calculation means 13 Calculates the area ratio s1 by the equation (1).

【００６１】次に、ステップＳ３２１で実効面積率判定
手段１６は面積率ｓ１と面積率情報部１９に格納されて
いる制限値ｓ１ｍａｘとを比較する。もし、面積率ｓ１
が制限値ｓ１ｍａｘよりも大きいと、自動配置・配線工
程で基本論理回路を指定された配置領域内に配置出来な
い場合や、基本論理回路どうしの配線が出来ない場合が
生じるので、ステップＳ３２２で不足面積演算手段１７
は、面積率ｓ１を制限値ｓ１ｍａｘまで下げるのに必要
なユーザ論理回路の配置面積を計算し、この面積から設
計者が選択した配置領域の面積を減算し不足面積を計算
する。Next, in step S321, the effective area ratio determining means 16 compares the area ratio s1 with the limit value s1max stored in the area ratio information section 19. If the area ratio s1
Is larger than the limit value s1max, there are cases where the basic logic circuit cannot be arranged in the designated arrangement area in the automatic arrangement / wiring process, or the wiring between the basic logic circuits cannot be performed. Area calculation means 17
Calculates the layout area of the user logic circuit necessary to reduce the area ratio s1 to the limit value s1max, and subtracts the area of the layout area selected by the designer from this area to calculate the deficient area.

【００６２】次に、インタラクティブ入出力手段６はス
テップＳ３２３で、ステップＳ３２２での出力結果を受
けて、指定された配置領域の面積が制限値ｓ１ｍａｘよ
りも大きい旨と不足面積をＣＲＴ１に表示する。これに
より、設計者がミスなどにより配置領域の面積を過小に
見積もり、次の自動配置・配線工程で未配置や未配線が
多数発生するという問題を未然に解消するとともに、配
置領域をどのくらい広げるべきかの指針がＣＲＴ１に表
示されることから、設計者は容易にフロアプランを変更
することが出来る。Next, in step S323, the interactive input / output means 6 receives the output result in step S322, and displays on the CRT 1 that the area of the designated arrangement area is larger than the limit value s1max and the insufficient area. This allows the designer to underestimate the area of the placement area due to mistakes, eliminate the problem of many unplaced or unrouted wiring in the next automatic placement and routing process, and how much the placement area should be expanded Since such guidelines are displayed on the CRT 1, the designer can easily change the floor plan.

【００６３】また、ステップＳ３２３に続けてインタラ
クティブ入出力手段６は、ステップＳ３２４でＣＲＴ１
に配置領域の自動修正を行うかどうかの問い合わせメッ
セージを表示する。もし、設計者がＹＥＳの選択を行う
と配置領域修正手段１８は、ユーザ論理回路の配置領域
の上下左右の辺を移動して配置領域を拡大し、ステップ
Ｓ３０８で従来の設計フローと同様に、ユーザ論理回路
配置手段１１は配置格子を参照してユーザ論理回路の配
置領域を決定する。この場合、フロアプランの修正は、
半自動でシステム側が行うので設計者の負担を大幅に軽
減できる。Further, following step S323, the interactive input / output means 6 sets the CRT 1 in step S324.
Displays a message asking whether to automatically correct the placement area. If the designer selects YES, the layout area correcting means 18 moves the upper, lower, left and right sides of the layout area of the user logic circuit to enlarge the layout area, and in step S308, as in the conventional design flow, The user logic circuit placement means 11 determines a placement area of the user logic circuit with reference to the placement grid. In this case, modifying the floor plan
Since the system is semi-automatic, the burden on the designer can be greatly reduced.

【００６４】一方、設計者がステップＳ３２４でＮＯを
選択した場合、ステップＳ３２６でインタラクティブ入
出力手段６は、ＣＲＴ１にユーザ論理回路の配置領域を
マニュアルで修正するかどうかの質問メッセージを表示
する。設計者が、キーボード２からＹＥＳを入力すると
ステップＳ３０７に戻り、インタラクティブ入出力手段
６は設計者に再度配置領域と配置位置を指定すべき旨の
メッセージをＣＲＴ１に表示する。また、設計者がキー
ボード２からＮＯを入力すると、ユーザ論理回路配置手
段１１は、設計者が指定した配置領域を配置格子上に配
置する。この場合、自動配置・配線工程で未配置や未配
線が発生する可能性が高いが、配置領域をコンパクトに
することで基本論理回路間を接続する配線長を短くする
ことができる。このため、タイミングが厳しいユーザ論
理回路などに適用すると効果が大きい。On the other hand, if the designer selects NO in step S 324, the interactive input / output means 6 displays a question message on the CRT 1 as to whether or not to manually modify the arrangement area of the user logic circuit in step S 326. If the designer inputs YES from the keyboard 2, the process returns to step S307, and the interactive input / output unit 6 displays a message on the CRT 1 to the effect that the designer should specify the layout area and layout position again. When the designer inputs NO from the keyboard 2, the user logic circuit arranging means 11 arranges the arrangement area designated by the designer on the arrangement grid. In this case, there is a high possibility that unarranged or unwired lines will be generated in the automatic arrangement / wiring process. However, by making the arrangement area compact, it is possible to shorten the length of wiring connecting the basic logic circuits. Therefore, when applied to a user logic circuit or the like with strict timing, the effect is large.

【００６５】次に、ステップＳ３１０でユーザ論理回路
とメガブロックの配置領域および配置禁止領域が重なっ
た場合の動作について、図３を参照して説明する。Next, the operation when the placement area of the user logic circuit and the placement area of the megablock and the placement prohibited area overlap in step S310 will be described with reference to FIG.

【００６６】ステップＳ３３０で重なり面積演算手段１
４は、図１２に示すユーザ論理回路とメガブロックの各
配置領域および配置禁止領域が互いに重なる領域の面積
Ｓｏｖ１，Ｓｏｖ２，Ｓｏｖ３をそれぞれ独立に計算
し、実効面積率演算手段１５は、（２）式を用いてユー
ザ論理回路の実効面積率ｓ２を計算する。定数ｋ１〜ｋ
３のうちｋ２，ｋ３については、メガブロックの配置領
域および配置禁止領域にはユーザ論理回路を構成する基
本論理回路が通常配置できないので、通常ｋ２＝ｋ３＝
１とする。定数ｋ１を０に近い値に選ぶほど、重なり領
域に配置する基本論理回路の配置・配線の自由度を大き
くすることを表している。In step S330, the overlapping area calculating means 1
4 independently calculates the areas Sov1, Sov2, and Sov3 of the regions where the user logic circuit and the megablocks overlap with each other in the placement area and the placement prohibited area, and the effective area ratio calculation means 15 calculates (2) The effective area ratio s2 of the user logic circuit is calculated using the equation. Constants k1 to k
For k2 and k3 out of 3, the basic logic circuits constituting the user logic circuit cannot be normally arranged in the arrangement area and the arrangement prohibited area of the megablock, so that usually k2 = k3 =
Let it be 1. This means that as the constant k1 is set to a value closer to 0, the degree of freedom of arrangement and wiring of the basic logic circuit arranged in the overlap region is increased.

【００６７】次に、ステップＳ３３２で実効面積率判定
手段１６は、ステップＳ３３１で計算した実効面積率Ｓ
２と面積率情報部１９に格納されている制限値ｓ２ｍａ
ｘを比較し、もし実効面積率ｓ２が制限値ｓ２ｍａｘよ
りも大きい場合、ステップＳ３３３で不足面積演算手段
１７は、ユーザ論理回路の実効面積率ｓ２が制限値ｓ２
ｍａｘ以下になるユーザ論理回路の配置領域の面積を計
算し、この面積から設計者が選択した配置領域の面積を
減算し不足面積を計算する。Next, in step S332, the effective area ratio determining means 16 calculates the effective area ratio S calculated in step S331.
2 and the limit value s2ma stored in the area ratio information section 19
If the effective area ratio s2 is larger than the limit value s2max, the shortage area calculation unit 17 determines in step S333 that the effective area ratio s2 of the user logic circuit is smaller than the limit value s2.
The area of the arrangement area of the user logic circuit which is equal to or less than max is calculated, and the area of the arrangement area selected by the designer is subtracted from this area to calculate the insufficient area.

【００６８】次に、インタラクティブ入出力手段６はス
テップＳ３２３と同様に、ステップＳ３３４でステップ
Ｓ３３３での出力結果を受けて、指定された配置領域の
実効面積率が制限値ｓ２ｍａｘよりも大きい旨と不足面
積をＣＲＴ１に表示し、ステップＳ３２４で配置領域の
自動修正を行うかどうかの問い合わせメッセージをＣＲ
Ｔ１に表示する。もし設計者がＹＥＳの選択を行うと、
ステップＳ３３５で配置領域修正手段１８は、ユーザ論
理回路の配置領域の上下左右の辺を移動および変形して
配置領域を拡大し、ユーザ論理回路の配置領域の実効面
積率が制限値ｓ２ｍａｘ以下になるように配置領域を修
正する。Next, as in step S323, the interactive input / output means 6 receives the output result in step S333 in step S334, and informs that the effective area ratio of the designated arrangement area is larger than the limit value s2max. The area is displayed on the CRT 1, and an inquiry message as to whether or not to perform the automatic correction of the placement area is displayed in step S 324.
Display at T1. If the designer makes a YES choice,
In step S335, the placement area correction unit 18 enlarges the placement area by moving and deforming the upper, lower, left, and right sides of the placement area of the user logic circuit, and the effective area ratio of the placement area of the user logic circuit becomes equal to or less than the limit value s2max. Correct the placement area as follows.

【００６９】配置領域の拡大方法について図４を参照し
て説明すると、（ａ）はユーザ論理回路２６，２７とメ
ガブロック３３が太線で示す領域で互いに重なり合って
いる場合を示し、配置領域修正手段１８は、ユーザ論理
回路の上辺６１および左辺６２をそれぞれ矢印の向きに
破線で示す領域まで移動し配置領域を拡大する。この場
合、下辺および右辺を移動すると、ユーザ論理回路２７
およびメガブロック３３に深く重なることになり、実効
面積率ｓ２があまり改善されない。従って、上下左右の
辺を移動する優先順位は、他の回路と重なりあっていな
い辺を優先とする。The method of enlarging the arrangement area will be described with reference to FIG. 4. (a) shows a case where the user logic circuits 26 and 27 and the megablock 33 overlap each other in an area shown by a thick line. Numeral 18 moves the upper side 61 and the left side 62 of the user logic circuit in the direction of the arrow to the area indicated by the broken line to enlarge the arrangement area. In this case, when the lower side and the right side are moved, the user logic circuit 27
And the mega block 33, and the effective area ratio s2 is not much improved. Therefore, the priority of moving the top, bottom, left, and right sides is given to the side that does not overlap with other circuits.

【００７０】次に（ｂ）の場合について説明する。ユー
ザ論理回路２８は、ユーザ論理回路２９、メガブロック
３４、３５および配置禁止領域４２と太線で示す領域で
重なり合っており、上下左右の辺をまるごと移動しても
実効面積率の改善につながらない。そこで、上辺の一部
６３、左辺の一部６４、右辺の一部６５を破線に示すよ
うに変形し配置領域を拡大する。Next, the case (b) will be described. The user logic circuit 28 overlaps the user logic circuit 29, the megablocks 34 and 35, and the placement prohibited area 42 in the area indicated by the bold line, and moving the entire top, bottom, left, and right sides does not improve the effective area ratio. Therefore, a part 63 of the upper side, a part 64 of the left side, and a part 65 of the right side are deformed as shown by a broken line to enlarge the arrangement area.

【００７１】ステップＳ３３５で配置領域の拡大を完了
した後、ステップＳ３０８でユーザ論理回路配置手段１
１は配置格子上に配置領域を配置して、フロアプランを
完成する。After the enlargement of the placement area is completed in step S335, the user logic circuit placement means 1 is switched in step S308.
1 arranges an arrangement area on an arrangement lattice to complete a floor plan.

【００７２】一方、ステップＳ３２４でＮＯを選択した
場合、ステップＳ３２６でインタラクティブ入出力手段
６は、配置領域の修正をマニュアルで行うかどうかの質
問メッセージをＣＲＴ１に表示する。設計者がキーボー
ド２からＹＥＳを入力すると、ステップＳ３０７に戻
り、インタラクティブ入出力手段６は設計者に再度配置
領域と配置位置を指定すべき旨のメッセージをＣＲＴ１
に表示する。On the other hand, if "NO" is selected in the step S324, the interactive input / output means 6 displays a question message on the CRT 1 as to whether or not the arrangement area is to be corrected manually in a step S326. When the designer inputs YES from the keyboard 2, the process returns to step S307, and the interactive input / output unit 6 sends a message to the designer to the effect that the layout area and the layout position should be specified again on the CRT 1.
To be displayed.

【００７３】またステップＳ３２６でＮＯを選択する
と、ステップＳ３２７でインタラクティブ入出力手段６
は、配置禁止領域を修正するかどうかの質問メッセージ
をＣＲＴ１に表示する。設計者がキーボード２からＹＥ
Ｓを選択すると、配置禁止領域の入力ステップ（フロー
チャートに図示せず）になり、設計者はレイアウト情報
部４に格納されている配置禁止領域から適切な配置禁止
領域を選択して、ＣＲＴ１を見ながら、いま着目してい
るユーザ論理回路の配置領域と配置禁止領域との重なり
が少なくなるように、配置禁止領域を配置する。If "NO" is selected in the step S326, the interactive input / output means 6 is switched in a step S327.
Displays on the CRT 1 a message asking whether to modify the placement prohibited area. The designer uses keyboard 2 to enter YE
When S is selected, an input step of an arrangement prohibited area is performed (not shown in the flowchart), and the designer selects an appropriate arrangement prohibited area from the arrangement prohibited areas stored in the layout information unit 4, and looks at the CRT1. However, the placement prohibited area is arranged so that the overlap between the placement area of the user logic circuit of interest and the placement prohibited area is reduced.

【００７４】これを図５を参照して説明すると、ユーザ
論理回路３０は、ユーザ論理回路３１、メガブロック３
６，３７，３８および配置禁止領域４３に取り囲まれて
太線で示す領域で重なっており、上下左右の辺を外側に
向かって広げる余地が殆どない。そこで、配置禁止領域
４３の右辺７１を矢印の向きに破線まで移動して、ユー
ザ論理回路３０の実効面積率を低下させる。この手法で
は、配線チャネルを確保するべく定めた配置禁止領域の
面積が小さくなるため、このままではユーザ論理回路、
メガブロック間を接続する配線のレイアウトが困難とな
るので、配置禁止領域を別の領域に分散配置するなどの
対策を行う。Referring to FIG. 5, the user logic circuit 30 includes a user logic circuit 31, a megablock 3
6, 37, 38 and the arrangement prohibited area 43, and overlaps in the area shown by the thick line, and there is almost no room to expand the upper, lower, left, and right sides outward. Therefore, the right side 71 of the placement prohibited area 43 is moved to the broken line in the direction of the arrow to reduce the effective area ratio of the user logic circuit 30. In this method, the area of the placement prohibition region determined to secure the wiring channel is reduced, so that the user logic circuit,
Since it becomes difficult to lay out the wiring connecting the megablocks, measures such as distributing and disposing the placement prohibited area in another area are taken.

【００７５】ステップＳ３２７でＮＯを選択すると、前
に説明したように、ユーザ論理回路配置手段１１は、設
計者が指定した配置領域を配置格子上に配置する。この
場合、自動配置・配線工程で未配置や未配線が発生する
可能性が高いので通常使用しないが、配置領域をコンパ
クトにすることで基本論理回路間を接続する配線長を短
くすることができるため、タイミングが厳しいユーザ論
理回路などに適用すると効果が大きい。この場合の未配
置や未配線の問題は、フロアプランを完了した後の自動
配置・配線工程を一部マニュアル設計を加えて対処す
る。If NO is selected in step S327, as described above, the user logic circuit arranging means 11 arranges the arrangement area designated by the designer on the arrangement lattice. In this case, since there is a high possibility that unplaced or unrouted wiring will occur in the automatic placement / wiring process, it is not usually used. However, the wiring length for connecting the basic logic circuits can be shortened by making the layout area compact. Therefore, when the present invention is applied to a user logic circuit having strict timing, the effect is large. In this case, the problem of unplaced or unrouted wiring is dealt with by adding some manual design to the automatic placement and wiring process after the floorplan is completed.

【００７６】[0076]

【発明の効果】以上説明したように本発明による半導体
集積回路のフロアプラン演算装置は、ユーザ論理回路が
他の回路と重なり合わない場合は、設計者が選択した配
置領域の面積とこの中に含まれる基本論理回路の総面積
とから面積率を求め、この面積率が制限値に較べて大き
い場合は、設計者にその旨と不足面積とをＣＲＴに表示
する。従って、設計者の考え違いによるミスをフロアプ
ラン段階で未然に防ぐことができる。As described above, the floor plan operation device for a semiconductor integrated circuit according to the present invention provides a layout area selected by the designer and the area within the layout area when the user logic circuit does not overlap with other circuits. The area ratio is determined from the total area of the included basic logic circuits, and if this area ratio is larger than the limit value, the designer is informed of this and the insufficient area on the CRT. Therefore, mistakes due to a designer's misunderstanding can be prevented beforehand at the floor plan stage.

【００７７】一方、ユーザ論理回路が他の回路と重なり
合っている場合は、本装置が重なり合っている回路がユ
ーザ論理回路か、メガブロックかあるいは配置禁止領域
かを自動的に判断し、これを考慮してユーザ論理回路の
配置面積の実効面積率を計算し、本装置に格納されてい
る制限値と比較してこの値を超えている場合は、制限値
を超えている旨のメッセージと不足面積をＣＲＴに表示
する。これにより、設計者は本発明の半導体集積回路の
フロアプラン演算装置のメッセージに従って、適切なフ
ロアプランをインタラクティブな方法で効率良く行うこ
とができる また、ＣＲＴに実効面積率が大きい旨の表示がなされた
後、設計者が自動修正の方法を選択することも可能であ
る。この場合、ユーザ論理回路の配置領域の辺のどの部
分を広げるかを本装置が自動的に決定するので、フロア
プランの設計スピードを大幅に向上することができる。On the other hand, when the user logic circuit overlaps with another circuit, the present apparatus automatically determines whether the overlapping circuit is a user logic circuit, a megablock, or a placement prohibited area, and takes this into consideration. Calculates the effective area ratio of the layout area of the user logic circuit, compares it with the limit value stored in the device, and if it exceeds this value, a message indicating that the limit value has been exceeded and a shortage area Is displayed on the CRT. Thus, the designer can efficiently perform an appropriate floor plan in an interactive manner in accordance with the message of the floor plan calculation device of the semiconductor integrated circuit of the present invention. In addition, the CRT displays an indication that the effective area ratio is large. After that, the designer can select an automatic correction method. In this case, since the present device automatically determines which part of the side of the arrangement area of the user logic circuit is to be widened, the design speed of the floor plan can be greatly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一つの実施の形態を示すブロック図で
ある。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】本実施の形態の半導体集積回路のフロアプラン
演算装置の処理手順を示すフローチャートである。FIG. 2 is a flowchart illustrating a processing procedure of a floor plan calculation device for a semiconductor integrated circuit according to the present embodiment;

【図３】本実施の形態の半導体集積回路のフロアプラン
演算装置において、ユーザ論理回路と他の回路との間に
重なりがある場合の処理手順を示すフローチャートであ
る。FIG. 3 is a flowchart showing a processing procedure in the case where there is an overlap between a user logic circuit and another circuit in the floor plan calculation device for a semiconductor integrated circuit according to the present embodiment;

【図４】本発明の半導体集積回路のフロアプラン演算装
置によるユーザ論理回路の配置領域の拡大方法を具体的
に示す説明図である。FIG. 4 is an explanatory diagram specifically showing a method for enlarging an arrangement area of a user logic circuit by a floor plan calculation device for a semiconductor integrated circuit according to the present invention.

【図５】本発明の半導体集積回路のフロアプラン演算装
置によるユーザ論理回路の配置領域の別の拡大方法を具
体的に示す説明図である。FIG. 5 is an explanatory diagram specifically showing another method of enlarging the arrangement area of the user logic circuit by the floor plan calculation device for a semiconductor integrated circuit according to the present invention.

【図６】半導体集積回路の階層構造を表す説明図であ
る。FIG. 6 is an explanatory diagram illustrating a hierarchical structure of a semiconductor integrated circuit.

【図７】図６に示した半導体集積回路をレイアウトした
チップの概略図である。FIG. 7 is a schematic diagram of a chip on which the semiconductor integrated circuit shown in FIG. 6 is laid out;

【図８】半導体集積回路の一般的な設計フローを示すフ
ローチャートである。FIG. 8 is a flowchart showing a general design flow of a semiconductor integrated circuit.

【図９】従来の半導体集積回路のフロアプラン演算装置
のブロック図である。FIG. 9 is a block diagram of a conventional floor plan calculation device for a semiconductor integrated circuit.

【図１０】配置禁止領域の一例を示す説明図である。FIG. 10 is an explanatory diagram illustrating an example of an arrangement prohibited area.

【図１１】従来の半導体集積回路のフロアプラン演算装
置の処理手順を示すフローチャートである。FIG. 11 is a flowchart showing a processing procedure of a conventional floor plan calculation device for a semiconductor integrated circuit.

【図１２】ユーザ論理回路とメガブロックの各配置領域
および配置禁止領域の重なりをタイプ別に説明する説明
図である。FIG. 12 is an explanatory diagram for explaining, by type, the overlap between the user logic circuit and each placement area and placement inhibition area of a megablock;

【符号の説明】[Explanation of symbols]

１ ＣＲＴ ２ キーボード ３ 論理接続情報部 ４ レイアウト情報部 ５ 制御手段 ６ インタラクティブ入出力手段 ７ メガブロック検索手段 ８ ユーザ論理回路検索手段 ９ 配置禁止領域検索手段 １０ メガブロック配置手段 １１ ユーザ論理回路配置手段 １２ 配置禁止領域配置手段 １３ 面積率演算手段 １４ 重なり面積演算手段 １５ 実効面積率演算手段 １６ 実効面積率判定手段 １７ 不足面積演算手段 １８ 配置領域修正手段 １９ 面積率情報部 ２１〜３１ ユーザ論理回路の配置領域 ３１〜３８ メガブロックの配置領域 ４１〜４３ 配置禁止領域 ５１〜５３ 重なり領域 ６１〜６２ ユーザ論理回路の配置領域の一辺 ６３〜６５ ユーザ論理回路の配置領域の一辺の一部 ７１ 配置禁止領域の一辺 １００ チップ ２００ メガブロック ２１０ ＣＰＵ ２２０ メモリブロック ２２１ ＲＡＭ ２２２ ＲＯＭ ２３０ ＰＬＬ ２４０ 乗算器 ３００，３１０，３２０，３３０，３４０ ユーザ論
理回路 ３１１ 基本論理回路 ４００ Ｉ／Ｏブロック ５００ ボンディングパッド ６００ チップ内部領域 Ａ１１〜Ａ１３，Ａ２１〜Ａ２３，Ａ３１〜Ａ３３
配置禁止領域DESCRIPTION OF SYMBOLS 1 CRT 2 Keyboard 3 Logical connection information part 4 Layout information part 5 Control means 6 Interactive input / output means 7 Megablock search means 8 User logic circuit search means 9 Placement prohibited area search means 10 Megablock placement means 11 User logic circuit placement means 12 Arrangement prohibited area arranging means 13 Area ratio calculating means 14 Overlapping area calculating means 15 Effective area ratio calculating means 16 Effective area ratio determining means 17 Insufficient area calculating means 18 Arranging area correcting means 19 Area ratio information part 21-31 Arrangement of user logic circuit Areas 31 to 38 Megablock arrangement area 41 to 43 Placement prohibited area 51 to 53 Overlap area 61 to 62 One side of user logic circuit placement area 63 to 65 Part of one side of user logic circuit placement area 71 100 chips per side 200 megablocks 210C U 220 Memory block 221 RAM 222 ROM 230 PLL 240 Multiplier 300, 310, 320, 330, 340 User logic circuit 311 Basic logic circuit 400 I / O block 500 Bonding pad 600 Chip internal area A11-A13, A21-A23, A31 ~ A33
Placement prohibited area

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ａ (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁶ identification symbol FI H01L 27/04 A (58) Investigated field (Int.Cl. ⁶ , DB name) H01L 21/82 G06F 17/50 H01L 21 / 822 H01L 27/04

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体集積回路の一部の機能を担うレイ
アウト的に固定されたメガブロックと、論理機能単位で
ある基本論理回路を含むレイアウト的に変形可能なユー
ザ論理回路と、前記メガブロックと前記ユーザ論理回路
の配置が禁止される配置禁止領域の配置とを配置格子上
に計算機を対話的に使用して段階的に割り付け処理を行
う半導体集積回路のフロアプラン演算装置において、 前記ユーザ論理回路と前記メガブロックの各配置領域お
よび前記配置禁止領域が相互に重ならない場合に、前記
ユーザ論理回路の配置面積に対する前記基本論理回路の
占める面積割合を演算し、前記ユーザ論理回路と前記メ
ガブロックの各配置領域および配置禁止領域が互いに重
なり合った場合、重なりあった領域の面積を演算し、こ
の演算結果を用いて前記ユーザ論理回路の配置領域に於
いて前記基本論理回路の占める実効面積率を演算し、前
記面積率と前記面積率に関する制限値および前記実効面
積率と前記実効面積率に関する制限値の比較をそれぞれ
行い、前記面積率が前記面積率の制限値よりも大きい場
合、または前記実効面積率が前記実効面積率の制限値よ
りも大きい場合、前記ユーザ論理回路の配置面積に対す
る不足面積を演算して出力する手段を備えることを特徴
とする半導体集積回路のフロアプラン演算装置。1. A layout-fixed mega block that performs a part of the function of a semiconductor integrated circuit, a layout-deformable user logic circuit including a basic logic circuit that is a logic function unit, and the mega block. In a floor plan calculation device for a semiconductor integrated circuit, a computer is used to interactively use a computer to place an arrangement of an arrangement prohibited area in which the arrangement of the user logic circuit is inhibited on an arrangement grid. When the placement area and the placement prohibited area of the megablock do not overlap each other, the area ratio of the basic logic circuit to the placement area of the user logic circuit is calculated, and the ratio of the user logic circuit to the megablock is calculated. When each placement area and placement prohibited area overlap each other, the area of the overlapped area is calculated, and this calculation result is used. An effective area ratio occupied by the basic logic circuit in the arrangement area of the user logic circuit is calculated, and a comparison between the area ratio and the limit value related to the area ratio and a comparison between the effective area ratio and the limit value related to the effective area ratio are respectively performed. When the area ratio is larger than the limit value of the area ratio, or when the effective area ratio is larger than the limit value of the effective area ratio, a shortage area with respect to the layout area of the user logic circuit is calculated and output. A floor plan calculation device for a semiconductor integrated circuit, comprising: 【請求項２】 半導体集積回路の一部の機能を担うレイ
アウト的に固定されたメガブロックと、論理機能単位で
ある基本論理回路を含むレイアウト的に変形可能なユー
ザ論理回路と、前記メガブロックと前記ユーザ論理回路
の配置が禁止される配置禁止領域の配置とを配置格子上
に計算機を対話的に使用して段階的に割り付け処理を行
う半導体集積回路のフロアプラン演算装置において、 命令を入力する入力手段と、 設計情報を表示する表示手段と、 前記入力手段および前記表示手段と前記半導体集積回路
のフロアプラン演算装置を構成する各ブロックとの間で
インタフェースを行うインタフェース入出力手段と、 前記ユーザ論理回路内と前記ユーザ論理回路および前記
メガブロック間の接続情報を含む回路情報を格納してい
る論理接続情報部と、 フロアプランに必要なレイアウト情報を格納しているレ
イアウト情報部と、 指定されたメガブロックが前記論理接続情報部に存在す
るかどうかを検索するとともに、前記指定されたメガブ
ロックが前記論理接続情報部に存在した場合、前記レイ
アウト情報部に格納されている前記指定されたメガブロ
ックのレイアウト情報を検索するメガブロック検索手段
と、 指定されたユーザ論理回路が前記論理接続情報部に存在
するかどうかを検索するとともに、前記指定されたユー
ザ論理回路が前記論理接続情報部に存在した場合、前記
レイアウト情報部に格納されている前記指定されたユー
ザ論理回路のレイアウト情報を検索するユーザ論理回路
検索手段と、 前記レイアウト情報部に格納されている配置禁止領域の
レイアウト情報を検索する配置禁止領域検索手段と、 指定された配置位置を自動的に修正して前記配置格子上
に前記指定されたメガブロックを配置するメガブロック
配置手段と、 指定された配置位置を自動的に修正して前記配置格子上
に前記指定されたユーザ論理回路を配置するユーザ論理
回路配置手段と、 指定された配置位置を自動的に修正して前記配置格子上
に前記指定された配置禁止領域を配置する配置禁止領域
配置手段と、 前記ユーザ論理回路と前記メガブロックの各配置領域お
よび前記配置禁止領域が相互に重ならない場合に、前記
ユーザ論理回路の配置面積に対する前記基本論理回路の
占める面積割合を演算する面積率演算手段と、 前記ユーザ論理回路と前記メガブロックの各配置領域お
よび配置禁止領域が互いに重なり合った場合、重なりあ
った領域の面積を演算する重なり面積演算手段と、 前記ユーザ論理回路が他の回路と重なったときに、前記
重なり面積演算手段の結果を用い、前記ユーザ論理回路
の配置領域に於いて前記基本論理回路の占める実効面積
率を演算する実効面積率演算手段と、 前記面積率および前記実効面積率に関する制限値と前記
実効面積率を演算する際に必要な諸変数を含む前記面積
率および前記実効面積率に関するデータが格納されてい
る面積率情報部と、 前記面積率と前記面積率に関する制限値および前記実効
面積率と前記実効面積率に関する制限値の比較をそれぞ
れ行う実効面積率判定手段と、 前記面積率が前記面積率の制限値よりも大きい場合、ま
たは前記実効面積率が前記実効面積率の制限値よりも大
きい場合、前記ユーザ論理回路の配置面積に対する不足
面積を演算する不足面積演算手段とを備えることを特徴
とする半導体集積回路のフロアプラン演算装置。2. A mega block fixed in layout, which performs a part of the function of the semiconductor integrated circuit, a user logic circuit deformable in layout including a basic logic circuit as a logic function unit, and the mega block. In a floor plan calculation device for a semiconductor integrated circuit, a computer is interactively used to allocate a placement of a placement prohibited area in which placement of the user logic circuit is prohibited on a placement grid. An input unit; a display unit for displaying design information; an interface input / output unit for performing an interface between the input unit and the display unit and each block constituting a floor plan calculation device of the semiconductor integrated circuit; Logical connection information storing circuit information including connection information in a logic circuit and between the user logic circuit and the megablock. Section, a layout information section storing layout information necessary for a floor plan, and searching whether a specified megablock exists in the logical connection information section. A megablock search means for searching layout information of the specified megablock stored in the layout information section when the connection information section exists; and a specified user logic circuit existing in the logical connection information section. A user logic circuit that searches whether or not the specified user logic circuit exists in the logical connection information section and searches for the layout information of the specified user logic circuit stored in the layout information section Retrieving means for retrieving layout information of an arrangement prohibited area stored in the layout information section. An arrangement prohibited area search unit, a mega block arrangement unit for automatically modifying a designated arrangement position and arranging the designated mega block on the arrangement grid, and automatically modifying a designated arrangement position. User logic circuit arranging means for arranging the designated user logic circuit on the arrangement grid, and automatically arranging the designated arrangement position to arrange the designated arrangement prohibited area on the arrangement grid. An arrangement prohibited area arranging means for calculating an area ratio occupied by the basic logic circuit to an arrangement area of the user logic circuit when the arrangement area of the user logic circuit and the megablock does not overlap each other; Area ratio calculating means, and an area where the user logic circuit and the placement block and placement prohibited area of the megablock overlap each other. Overlapping area calculating means for calculating the area of the basic logic circuit, and using the result of the overlapping area calculating means when the user logic circuit overlaps another circuit, in the arrangement area of the user logic circuit. Effective area ratio calculating means for calculating an occupied effective area ratio; and limit values relating to the area ratio and the effective area ratio, and the area ratio and the effective area ratio including various variables necessary for calculating the effective area ratio. An area ratio information section in which data is stored; an effective area ratio determining means for comparing the area ratio with a limit value relating to the area ratio and an effective area ratio with a limit value relating to the effective area ratio; Is larger than the limit value of the area ratio, or when the effective area ratio is larger than the limit value of the effective area ratio, Floorplan computing device of a semiconductor integrated circuit; and a shortage area calculating means for calculating a shortage area. 【請求項３】 前記不足面積演算手段の結果に基づき、
前記ユーザ論理回路の配置領域の不足面積分だけ前記ユ
ーザ論理回路の配置面積を広げるように前記ユーザ論理
回路の配置領域を修正する配置領域修正手段を備えた請
求項２記載の半導体集積回路のフロアプラン演算装置。3. Based on a result of the shortage area calculation means,
3. The floor of a semiconductor integrated circuit according to claim 2, further comprising an arrangement area correction unit for correcting an arrangement area of said user logic circuit so as to increase an arrangement area of said user logic circuit by an insufficient area of an arrangement area of said user logic circuit. Plan arithmetic unit. 【請求項４】 前記配置領域修正手段は、指定されたユ
ーザ論理回路の配置領域の辺の中で、他の回路と重なり
合っていない辺を優先して外側に向かって広げることを
特徴とする請求項３記載の半導体集積回路のフロアプラ
ン演算装置。4. The apparatus according to claim 1, wherein said arrangement area correcting means preferentially expands a side of the designated arrangement area of the user logic circuit which is not overlapped with another circuit toward the outside. Item 3. A floor plan calculation device for a semiconductor integrated circuit according to item 3. 【請求項５】 前記配置領域修正手段は、指定されたユ
ーザ論理回路の配置領域の辺の中で、他の回路と重なり
合っていない辺の一部を外側に向かって広げることを特
徴とする請求項３記載の半導体集積回路のフロアプラン
演算装置。5. The arrangement area correction unit according to claim 1, wherein, among the sides of the arrangement area of the designated user logic circuit, a part of the side not overlapping with another circuit is expanded outward. Item 3. A floor plan calculation device for a semiconductor integrated circuit according to item 3.