JP2757349B2 - 混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法 - Google Patents
混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法Info
- Publication number
- JP2757349B2 JP2757349B2 JP4358090A JP4358090A JP2757349B2 JP 2757349 B2 JP2757349 B2 JP 2757349B2 JP 4358090 A JP4358090 A JP 4358090A JP 4358090 A JP4358090 A JP 4358090A JP 2757349 B2 JP2757349 B2 JP 2757349B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- integrated circuit
- hybrid integrated
- green sheet
- bare chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
Landscapes
- Die Bonding (AREA)
- Structure Of Printed Boards (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、回路基板上にベアチップ等の電子部品を搭
載して構成される混成集積回路用の基板と、それを用い
た混成集積回路装置の製造方法に関する。
載して構成される混成集積回路用の基板と、それを用い
た混成集積回路装置の製造方法に関する。
［従来の技術］ 従来の混成集積回路用セラミック基板を製造する場
合、一般に次の方法により製造される。まず、例えばド
クターブレード法と呼ばれる方法により、セラミックグ
リーンシート（以下、単に「グリーンシート」と呼ぶ）
を形成し、これを複数枚分の回路基板の大きさの板状に
打ち抜く。このとき、後の焼成工程でのグリーンシート
の縮みなどを考慮し、焼成されたグリーンシートから所
定のサイズを有する個々の回路基板が切り離せるよう
に、グリーンシートにスリットを入れておく。この状態
でグリーンシートを焼成する。こうして出来上がったも
のが混成集積回路用のセラミック基板（以下、単に「基
板」と呼ぶ）である。
合、一般に次の方法により製造される。まず、例えばド
クターブレード法と呼ばれる方法により、セラミックグ
リーンシート（以下、単に「グリーンシート」と呼ぶ）
を形成し、これを複数枚分の回路基板の大きさの板状に
打ち抜く。このとき、後の焼成工程でのグリーンシート
の縮みなどを考慮し、焼成されたグリーンシートから所
定のサイズを有する個々の回路基板が切り離せるよう
に、グリーンシートにスリットを入れておく。この状態
でグリーンシートを焼成する。こうして出来上がったも
のが混成集積回路用のセラミック基板（以下、単に「基
板」と呼ぶ）である。
混成集積回路装置では、まず、このようにして形成さ
れた基板上に導体パターンが形成される。これと同時
に、第３図（ａ）で示すように、同じ導体でマーカー
４、４が基板１の所定の位置に形成される。
れた基板上に導体パターンが形成される。これと同時
に、第３図（ａ）で示すように、同じ導体でマーカー
４、４が基板１の所定の位置に形成される。
さらに、第３図（ｂ）で示されたように、導体パター
ンの上にピン転写等で接着剤を塗布してから、プラスチ
ックやセラミック等で外装保護が施されてない回路がむ
き出しのままの集積回路、いわゆるベアチップ５が自動
搭載機により前記基板１の導体パターン上に搭載され
る。このベアチップ５を搭載する際、基板１上に形成し
た前記導体パターンと、前記基板１に搭載しようとする
ベアチップ５の端子電極とを電気的に接続するため、導
体パターンの正確な位置を確定する必要がある。そこで
従来では、導体により形成された前述のマーカー４、４
をパターン認識し、その位置を基準としてベアチップ５
が基板１の上の所定の導体パターン上に正確に載るよう
に、同じベアチップ５の搭載位置の補正を行いながら、
自動搭載機がベアチップ５を搭載している。
ンの上にピン転写等で接着剤を塗布してから、プラスチ
ックやセラミック等で外装保護が施されてない回路がむ
き出しのままの集積回路、いわゆるベアチップ５が自動
搭載機により前記基板１の導体パターン上に搭載され
る。このベアチップ５を搭載する際、基板１上に形成し
た前記導体パターンと、前記基板１に搭載しようとする
ベアチップ５の端子電極とを電気的に接続するため、導
体パターンの正確な位置を確定する必要がある。そこで
従来では、導体により形成された前述のマーカー４、４
をパターン認識し、その位置を基準としてベアチップ５
が基板１の上の所定の導体パターン上に正確に載るよう
に、同じベアチップ５の搭載位置の補正を行いながら、
自動搭載機がベアチップ５を搭載している。
［発明が解決しようとする課題］ 混成集積回路に搭載されるベアチップの中には、フロ
ッピーディスクドライブに組み込まれる磁気センサーや
ロータリーエンコーダー等のように、基板の所定の基準
面からの位置出しを行わないと、機能的に働かないもの
がある。例えば、ロータリーエンコーダーは、ターンテ
ーブルのような回転する検体の回転数を検知するが、基
板の端面を基準として位置出しを行なわないと、装置へ
の組込位置が変動し、検体に対する相対位置が異なるた
め、その回転数を正確に計測できない。
ッピーディスクドライブに組み込まれる磁気センサーや
ロータリーエンコーダー等のように、基板の所定の基準
面からの位置出しを行わないと、機能的に働かないもの
がある。例えば、ロータリーエンコーダーは、ターンテ
ーブルのような回転する検体の回転数を検知するが、基
板の端面を基準として位置出しを行なわないと、装置へ
の組込位置が変動し、検体に対する相対位置が異なるた
め、その回転数を正確に計測できない。
ところが、前記従来のように、基板１の上に導体で印
刷されたマーカー４、４でベアチップ５の搭載位置を決
定すると、ベアチップ５の基板１上での位置の誤差が大
きくなる。これは、次のような理由による。すなわち、
基板１への前記マーカー４、４の印刷は、スクリーン印
刷法により行なわれるが、前記ベアチップ５の基板１上
での絶対位置の誤差には、このときのマーカー４、４の
印刷誤差に加え、さらにマーカー４、４を基準としてベ
アチップ５を基板に搭載するときの搭載誤差が加わるか
らである。通常、前記印刷誤差と搭載誤差は、各々±20
0μｍ〜300μｍ程度であり、基板１の端面からのベアチ
ップ５の位置誤差は総体的に±600μｍにもなる。これ
だけの搭載位置の誤差が生じると、前述したロータリー
エンコーダーのようなベアチップでは、機能上支障が生
じる。
刷されたマーカー４、４でベアチップ５の搭載位置を決
定すると、ベアチップ５の基板１上での位置の誤差が大
きくなる。これは、次のような理由による。すなわち、
基板１への前記マーカー４、４の印刷は、スクリーン印
刷法により行なわれるが、前記ベアチップ５の基板１上
での絶対位置の誤差には、このときのマーカー４、４の
印刷誤差に加え、さらにマーカー４、４を基準としてベ
アチップ５を基板に搭載するときの搭載誤差が加わるか
らである。通常、前記印刷誤差と搭載誤差は、各々±20
0μｍ〜300μｍ程度であり、基板１の端面からのベアチ
ップ５の位置誤差は総体的に±600μｍにもなる。これ
だけの搭載位置の誤差が生じると、前述したロータリー
エンコーダーのようなベアチップでは、機能上支障が生
じる。
そこで本発明は、以上の問題を解決し、電子部品を基
板上へ搭載する時に、その電子部品の基板上での絶対位
置を容易に高精度で位置決めできる基板と、その基板を
用いた混成集積回路の製造方法を提供することを目的と
する。
板上へ搭載する時に、その電子部品の基板上での絶対位
置を容易に高精度で位置決めできる基板と、その基板を
用いた混成集積回路の製造方法を提供することを目的と
する。
［課題を解決するための手段］ すなわち、前記目的を達成するために、本発明におい
て採用した手段の要旨は、セラミックグリーンシートを
焼成したセラミック基板に導体層を形成してなる混成集
積回路用基板において、セラミックグリーンシートの回
路形成領域の電子部品搭載予定部の近傍に、位置認識用
の孔を設けてから焼成してセラミック基板を形成し、そ
の後に導体層を形成してなる混成集積回路用基板であ
る。
て採用した手段の要旨は、セラミックグリーンシートを
焼成したセラミック基板に導体層を形成してなる混成集
積回路用基板において、セラミックグリーンシートの回
路形成領域の電子部品搭載予定部の近傍に、位置認識用
の孔を設けてから焼成してセラミック基板を形成し、そ
の後に導体層を形成してなる混成集積回路用基板であ
る。
さらに、セラミックグリーンシートを所定の板状に打
ち抜きまたは切り出して焼成して形成してなるセラミッ
ク基板上に回路パターンを形成し、さらに電子部品を搭
載して、混成集積回路を製造する方法において、セラミ
ックグリーンシートを所定の板状に打ち抜きまたは切り
出す際に、セラミックグリーンシートの回路形成領域の
電子部品搭載予定部の近傍に位置認識用の孔を開け、こ
のセラミックグリーンシートを焼成してセラミック基板
を形成し、このセラミック基板に回路パターンを形成し
た混成集積回路用基板に電子部品を搭載するに当り、前
記位置確認用の孔を認識して電子部品の位置補正をする
混成集積回路装置の製造方法である。
ち抜きまたは切り出して焼成して形成してなるセラミッ
ク基板上に回路パターンを形成し、さらに電子部品を搭
載して、混成集積回路を製造する方法において、セラミ
ックグリーンシートを所定の板状に打ち抜きまたは切り
出す際に、セラミックグリーンシートの回路形成領域の
電子部品搭載予定部の近傍に位置認識用の孔を開け、こ
のセラミックグリーンシートを焼成してセラミック基板
を形成し、このセラミック基板に回路パターンを形成し
た混成集積回路用基板に電子部品を搭載するに当り、前
記位置確認用の孔を認識して電子部品の位置補正をする
混成集積回路装置の製造方法である。
［作用］ 上記位置認識用の孔は、集合基板の場合は基板分割用
スリットと同時に同一の金型で形成された後、焼成され
る。このときグリーンシートは1cmに付きおよそ40μｍ
の割合で収縮する。この収縮が孔の位置精度に与える影
響は、基板に導体でマーカーをスクリーン印刷したとき
の印刷誤差（約±200μｍ〜300μｍ）に比べてはるかに
小さい。このため、この孔を認識してベアチップの搭載
位置を補正し、基板上に搭載すると、従来方法よりも基
板上での絶対位置精度が向上する。
スリットと同時に同一の金型で形成された後、焼成され
る。このときグリーンシートは1cmに付きおよそ40μｍ
の割合で収縮する。この収縮が孔の位置精度に与える影
響は、基板に導体でマーカーをスクリーン印刷したとき
の印刷誤差（約±200μｍ〜300μｍ）に比べてはるかに
小さい。このため、この孔を認識してベアチップの搭載
位置を補正し、基板上に搭載すると、従来方法よりも基
板上での絶対位置精度が向上する。
一般の電子部品は導体層と電気的に接続するために導
体層との位置関係が正確であることが要求されるが、前
述のベアチップは電気的な接続がワイヤボンディングを
用いて行なわれる。この接続法では、ベアチップの端子
電極と導体層の前記ベアチップの端子電極との位置関係
を一つ一つ調整しながら電気的接続が行われるので、導
体層と前記ベアチップとの位置関係の誤差はこの調整で
吸収される。従って導体層と前記ベアチップとの位置関
係を正確にすることよりも基板端面からの前記ベアチッ
プの位置を正確にすることがより重要である。
体層との位置関係が正確であることが要求されるが、前
述のベアチップは電気的な接続がワイヤボンディングを
用いて行なわれる。この接続法では、ベアチップの端子
電極と導体層の前記ベアチップの端子電極との位置関係
を一つ一つ調整しながら電気的接続が行われるので、導
体層と前記ベアチップとの位置関係の誤差はこの調整で
吸収される。従って導体層と前記ベアチップとの位置関
係を正確にすることよりも基板端面からの前記ベアチッ
プの位置を正確にすることがより重要である。
［実施例］ 以下、本発明の実施例について、詳細に説明する。
第１図（ａ）に、本発明による混成集積回路用基板が
示されている。これは、絶縁性のセラミック等からなる
基板１の上に導体でベアチップ５が搭載される電子部品
搭載予定部２を形成し、その近傍に、基板の基準面、例
えばその端面や切断線を基準として、位置認識用の孔
３、３を開設したものである。この基板１の上の前記搭
載予定部２には、第１図（ｂ）及び第２図で示すよう
に、ベアチップ５が搭載されるが、この際、前記位置認
識用の孔３、３をパターン認識し、これを基準としてベ
アチップ５の搭載位置を補正し、それを前記搭載予定部
２に搭載する。そして、第２図で示すように、ベアチッ
プ５をワイヤーボンディングする。
示されている。これは、絶縁性のセラミック等からなる
基板１の上に導体でベアチップ５が搭載される電子部品
搭載予定部２を形成し、その近傍に、基板の基準面、例
えばその端面や切断線を基準として、位置認識用の孔
３、３を開設したものである。この基板１の上の前記搭
載予定部２には、第１図（ｂ）及び第２図で示すよう
に、ベアチップ５が搭載されるが、この際、前記位置認
識用の孔３、３をパターン認識し、これを基準としてベ
アチップ５の搭載位置を補正し、それを前記搭載予定部
２に搭載する。そして、第２図で示すように、ベアチッ
プ５をワイヤーボンディングする。
次に本発明の具体例について説明すると、アルミナを
主原料とするセラミックグリーンシートから、焼成後60
mm×60mmになるようにグリーンシートを打ち抜くと同時
に、位置認識用の0.3mmφの孔をグリーンシートの所定
の２か所に開けた後、このグリーンシートを焼成し、位
置認識用の孔３、３…を有する基板１を形成した。この
基板１上にスクリーン印刷法により、導体パターンを形
成した。この導体パターンの一部は、ベアチップの搭載
予定部２として形成されている。また、この導体パター
ンの形成と同時に、同じ導電材料で位置認識用のマーカ
ー４、４（第３図参照）を形成した。このマーカーは前
記位置認識用の孔３、３とは別の位置に設置した。ただ
し、導体パターン、マーカー及び位置認識用の孔３、３
との相対的位置関係は実質的に概ね同等となるように形
成した。
主原料とするセラミックグリーンシートから、焼成後60
mm×60mmになるようにグリーンシートを打ち抜くと同時
に、位置認識用の0.3mmφの孔をグリーンシートの所定
の２か所に開けた後、このグリーンシートを焼成し、位
置認識用の孔３、３…を有する基板１を形成した。この
基板１上にスクリーン印刷法により、導体パターンを形
成した。この導体パターンの一部は、ベアチップの搭載
予定部２として形成されている。また、この導体パター
ンの形成と同時に、同じ導電材料で位置認識用のマーカ
ー４、４（第３図参照）を形成した。このマーカーは前
記位置認識用の孔３、３とは別の位置に設置した。ただ
し、導体パターン、マーカー及び位置認識用の孔３、３
との相対的位置関係は実質的に概ね同等となるように形
成した。
この基板１を複数用意し、その上にベアチップ５を搭
載した。この場合、その半数は、前記位置認識用の孔
３、３をパターン認識することにより、これを基準にし
てベアチップ５の搭載位置の補正をし、残り半数は、導
体で形成された前記位置認識マークをパターン認識する
ことにより、このマーカーの位置を基準としてベアチッ
プ５の搭載位置の補正をした。
載した。この場合、その半数は、前記位置認識用の孔
３、３をパターン認識することにより、これを基準にし
てベアチップ５の搭載位置の補正をし、残り半数は、導
体で形成された前記位置認識マークをパターン認識する
ことにより、このマーカーの位置を基準としてベアチッ
プ５の搭載位置の補正をした。
この場合の基準１上でのベアチップ５の絶対位置の誤
差を測定し比較したところ、導体のマーカーをパターン
認識してベアチップ５を搭載した後者の基板１では、基
板１の端面を基準とするベアチップ５の搭載位置精度が
最大±600μｍであった。これに対し、位置認識用の孔
３、３をパターン認識してベアチップ５を搭載した後者
の基板１では、基板１の端面を基準とするベアチップ５
の搭載位置精度が最大±200μｍに押さえられた。
差を測定し比較したところ、導体のマーカーをパターン
認識してベアチップ５を搭載した後者の基板１では、基
板１の端面を基準とするベアチップ５の搭載位置精度が
最大±600μｍであった。これに対し、位置認識用の孔
３、３をパターン認識してベアチップ５を搭載した後者
の基板１では、基板１の端面を基準とするベアチップ５
の搭載位置精度が最大±200μｍに押さえられた。
なお、本実施例では位置認識の孔３、３として丸孔を
開設しているが、これはパターン認識できるものであれ
ば、四角孔や三角孔或は十字孔等、どのような形状でも
構わない。
開設しているが、これはパターン認識できるものであれ
ば、四角孔や三角孔或は十字孔等、どのような形状でも
構わない。
［発明の効果］ 以上説明したように、本発明の混成集積回路用基板と
混成集積回路装置の製造方法では、電子部品を基板上に
高精度で搭載することができるという効果が得られる。
混成集積回路装置の製造方法では、電子部品を基板上に
高精度で搭載することができるという効果が得られる。
第１図（ａ）、（ｂ）は、本発明の実施例である混成集
積回路用基板の上にベアチップを搭載する前後の平面
図、第２図は、混成集積回路用基板の上にベアチップを
搭載し、それを結線した状態の斜視図、第３図（ａ）、
（ｂ）は、従来例である混成集積回路用基板の上にベア
チップを搭載する前後の平面図である。 １…基板、２…電子部品搭載予定部、３…位置認識用の
孔、５…ベアチップ
積回路用基板の上にベアチップを搭載する前後の平面
図、第２図は、混成集積回路用基板の上にベアチップを
搭載し、それを結線した状態の斜視図、第３図（ａ）、
（ｂ）は、従来例である混成集積回路用基板の上にベア
チップを搭載する前後の平面図である。 １…基板、２…電子部品搭載予定部、３…位置認識用の
孔、５…ベアチップ
Claims (2)
- 【請求項１】セラミックグリーンシートを焼成したセラ
ミック基板に導体層を形成してなる混成集積回路用基板
において、セラミックグリーンシートの回路形成領域の
電子部品搭載予定部の近傍に、位置確認用の孔を設けて
から焼成してセラミック基板を形成し、その後に導体層
を形成してなることを特徴とする混成集積回路用基板。 - 【請求項２】セラミックグリーンシートを所定の板状に
打ち抜きまたは切り出して焼成して形成してなるセラミ
ック基板上に回路パターンを形成し、さらに電子部品を
搭載して、混成集積回路を製造する方法において、セラ
ミックグリーンシートを所定の板状に打ち抜きまたは切
り出す際に、セラミックグリーンシートの回路形成領域
の電子部品搭載予定部の近傍に位置認識用の孔を開け、
このセラミックグリーンシートを焼成してセラミック基
板を形成し、このセラミック基板に回路パターンが形成
してなる混成集積回路用基板に電子部品を搭載するに当
り、前記位置確認用の孔を認識して電子部品の位置補正
をすることを特徴とする混成集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358090A JP2757349B2 (ja) | 1990-02-24 | 1990-02-24 | 混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4358090A JP2757349B2 (ja) | 1990-02-24 | 1990-02-24 | 混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246960A JPH03246960A (ja) | 1991-11-05 |
| JP2757349B2 true JP2757349B2 (ja) | 1998-05-25 |
Family
ID=12667706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4358090A Expired - Lifetime JP2757349B2 (ja) | 1990-02-24 | 1990-02-24 | 混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757349B2 (ja) |
-
1990
- 1990-02-24 JP JP4358090A patent/JP2757349B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03246960A (ja) | 1991-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2996510B2 (ja) | 電子回路基板 | |
| JP4373547B2 (ja) | 多数個取り配線基板 | |
| JP2757349B2 (ja) | 混成集積回路用基板及びそれを用いた混成集積回路装置の製造方法 | |
| JP4522226B2 (ja) | 電子部品素子の実装方法及び電子装置の製造方法 | |
| JP3488826B2 (ja) | 配線基板用多数個取り基板 | |
| JPH05335438A (ja) | リードレスチップキャリア | |
| JPS5814621Y2 (ja) | プリント配線基板 | |
| JP2000332378A (ja) | 配線基板の製造方法 | |
| JPS63141388A (ja) | 厚膜回路基板の製造方法 | |
| JP2867112B2 (ja) | チップ型抵抗ネットワークとその製造方法 | |
| JPH08139220A (ja) | リードレスチップキャリア及びその製造方法 | |
| JP4593704B2 (ja) | セラミック基板の製造方法 | |
| JP2001332838A (ja) | 配線基板の製造方法 | |
| JPH0144032B2 (ja) | ||
| JPS62181494A (ja) | 厚膜集積回路の製造方法 | |
| JPH0952227A (ja) | 切削方法 | |
| JPH075650Y2 (ja) | 回路基板 | |
| JPH0625981Y2 (ja) | セラミック基板 | |
| JPH11135951A (ja) | 多層配線基板 | |
| JPH11274359A (ja) | セラミック多層回路基板の製造方法およびセラミック多層回路基板用親基板 | |
| JPH03151655A (ja) | 集積回路用パッケージの絶縁基板の製造方法 | |
| JPS5837943A (ja) | 混成集積回路の製造方法 | |
| JPS60231383A (ja) | プリント配線板 | |
| JPH09167701A (ja) | チップ型抵抗ネットワーク | |
| JPS63116495A (ja) | 厚膜集積回路基板 |