JP2746167B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2746167B2 JP2746167B2 JP7009842A JP984295A JP2746167B2 JP 2746167 B2 JP2746167 B2 JP 2746167B2 JP 7009842 A JP7009842 A JP 7009842A JP 984295 A JP984295 A JP 984295A JP 2746167 B2 JP2746167 B2 JP 2746167B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gas
- silicon
- contact hole
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 23
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 34
- 239000010703 silicon Substances 0.000 claims description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 29
- 238000006557 surface reaction Methods 0.000 claims description 10
- 229910000676 Si alloy Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000000956 alloy Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 239000002994 raw material Substances 0.000 claims description 3
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims 2
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 claims 1
- OEYOHULQRFXULB-UHFFFAOYSA-N arsenic trichloride Chemical compound Cl[As](Cl)Cl OEYOHULQRFXULB-UHFFFAOYSA-N 0.000 claims 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims 1
- 239000010408 film Substances 0.000 description 80
- 239000007789 gas Substances 0.000 description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000010409 thin film Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/04—Coating on selected surface areas, e.g. using masks
- C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
- C23C16/24—Deposition of silicon only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02428—Structure
- H01L21/0243—Surface structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02513—Microstructure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02592—Microstructure amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Chemical Vapour Deposition (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にシリコン膜又はシリコン合金膜（以下シリコ
ン系［薄］膜という）によるコンタクトホールの埋設方
法に関する。
関し、特にシリコン膜又はシリコン合金膜（以下シリコ
ン系［薄］膜という）によるコンタクトホールの埋設方
法に関する。
【０００２】
【従来の技術】シリコン系薄膜は、各種の電極、配線材
料、あるいは抵抗体として半導体装置の形成材料として
広く使用されている。例えば、多結晶シリコン膜はメモ
リーデバイスにおける電荷蓄積電極や、ゲートあるいは
デバイス活性層と配線層との接続用のコンタクトホール
の埋設材料などに適用されている。又、ＧｅはＳｉと同
じ構造を持ち、しかも抵抗率はＳｉより極めて低い為、
Ｓｉ−Ｇｅ合金が、コンタクトホールの埋込み材料等に
用いられている。従来、このシリコン系薄膜の形成方法
としては、シラン系（ＳｉＨ4 、Ｓｉ2 Ｈ6 ）の原料ガ
スと、ドーパントガスを用いた化学気相成長（ＣＶＤ）
法により成長する方法がある。成長条件としては、例え
ば、基板温度を４００〜４６０℃、Ｓｉ2 Ｈ6 分圧を
０．５Ｔｏｒｒ以上、ＰＨ3 分圧を６．５Ｔｏｒｒで多
結晶シリコン膜を成長する方法が例えば、特開平４−３
４５０２５号公報に記載されている。また、絶縁膜に素
子領域を露出させたコンタクトホールの埋設方法として
は、原料ガスとしてＳｉＨ4 とＧｅＨ4 を用い基板温度
６００℃、圧力１×１０-5ＴｏｒｒでＳｉ0.6 Ｇｅ0.4
合金薄膜を素子領域上のみに選択的に成長する方法が例
えば、特開平４−２２１８２１号公報に記載されてい
る。
料、あるいは抵抗体として半導体装置の形成材料として
広く使用されている。例えば、多結晶シリコン膜はメモ
リーデバイスにおける電荷蓄積電極や、ゲートあるいは
デバイス活性層と配線層との接続用のコンタクトホール
の埋設材料などに適用されている。又、ＧｅはＳｉと同
じ構造を持ち、しかも抵抗率はＳｉより極めて低い為、
Ｓｉ−Ｇｅ合金が、コンタクトホールの埋込み材料等に
用いられている。従来、このシリコン系薄膜の形成方法
としては、シラン系（ＳｉＨ4 、Ｓｉ2 Ｈ6 ）の原料ガ
スと、ドーパントガスを用いた化学気相成長（ＣＶＤ）
法により成長する方法がある。成長条件としては、例え
ば、基板温度を４００〜４６０℃、Ｓｉ2 Ｈ6 分圧を
０．５Ｔｏｒｒ以上、ＰＨ3 分圧を６．５Ｔｏｒｒで多
結晶シリコン膜を成長する方法が例えば、特開平４−３
４５０２５号公報に記載されている。また、絶縁膜に素
子領域を露出させたコンタクトホールの埋設方法として
は、原料ガスとしてＳｉＨ4 とＧｅＨ4 を用い基板温度
６００℃、圧力１×１０-5ＴｏｒｒでＳｉ0.6 Ｇｅ0.4
合金薄膜を素子領域上のみに選択的に成長する方法が例
えば、特開平４−２２１８２１号公報に記載されてい
る。
【０００３】
【発明が解決しようとする課題】近年の集積回路のさら
なる高集積化に伴ない、素子サイズの縮小と３次元構造
化が進み、コンタクトホールの面積が縮小し、コンタク
トホールの高さが増大（いわゆるコンタクトホールのア
スペクト比が増大）している。例えば、０．２μｍ以下
の設計ルールで形成されるメモリーデバイスにおいて
は、アスペクト比１０程度のコンタクトホールが要求さ
れている。しかしながら、上述した従来の埋設方法のう
ち前者のシリコン系膜の埋設方法では、このような高ア
スペクト比を持つコンタクトホールをカバレッジ良く埋
設することは困難である。
なる高集積化に伴ない、素子サイズの縮小と３次元構造
化が進み、コンタクトホールの面積が縮小し、コンタク
トホールの高さが増大（いわゆるコンタクトホールのア
スペクト比が増大）している。例えば、０．２μｍ以下
の設計ルールで形成されるメモリーデバイスにおいて
は、アスペクト比１０程度のコンタクトホールが要求さ
れている。しかしながら、上述した従来の埋設方法のう
ち前者のシリコン系膜の埋設方法では、このような高ア
スペクト比を持つコンタクトホールをカバレッジ良く埋
設することは困難である。
【０００４】これは、高アスペクト比のコンタクトホー
ルでは、原料ガスが微細ホール内部に供給されにくいた
め、ガス濃度がコンタクトホールの入り口からホールの
底に向かって薄くなる結果、入り口から底に向かって膜
成長速度が遅くなるためである。さらに、入り口近傍の
直径がホール内部の直径より小さい逆テーパ形状のコン
タクトホールの場合、ガス濃度がホール内外で同一とな
る条件下で膜成長しても、コンタクトホールを完全に埋
設することはできない。
ルでは、原料ガスが微細ホール内部に供給されにくいた
め、ガス濃度がコンタクトホールの入り口からホールの
底に向かって薄くなる結果、入り口から底に向かって膜
成長速度が遅くなるためである。さらに、入り口近傍の
直径がホール内部の直径より小さい逆テーパ形状のコン
タクトホールの場合、ガス濃度がホール内外で同一とな
る条件下で膜成長しても、コンタクトホールを完全に埋
設することはできない。
【０００５】また、埋設方法のうち後者の選択成長法に
よる従来例は、層間膜表面およびコンタクトホールの側
壁が絶縁膜である場合には、カバレッジ良くコンタクト
ホールを埋設することが可能である。しかしながら、層
間膜にコンタクトホールを形成したのち全面に多結晶シ
リコン膜を成長し、エッチバックしてホール径をフォト
リソグラフィの限界寸法以下にまで縮小した超微細なコ
ンタクトホールでは、層間膜上およびホール側壁は多結
晶シリコン膜で形成されていることになる。従って、こ
のような構造のコンタクトホールの埋設に対してはＳｉ
−Ｇｅ合金膜の選択成長はできないため、選択成長法を
用いた従来技術では対応できない。
よる従来例は、層間膜表面およびコンタクトホールの側
壁が絶縁膜である場合には、カバレッジ良くコンタクト
ホールを埋設することが可能である。しかしながら、層
間膜にコンタクトホールを形成したのち全面に多結晶シ
リコン膜を成長し、エッチバックしてホール径をフォト
リソグラフィの限界寸法以下にまで縮小した超微細なコ
ンタクトホールでは、層間膜上およびホール側壁は多結
晶シリコン膜で形成されていることになる。従って、こ
のような構造のコンタクトホールの埋設に対してはＳｉ
−Ｇｅ合金膜の選択成長はできないため、選択成長法を
用いた従来技術では対応できない。
【０００６】このように高アスペクト比をもつコンタク
トホールを従来のシリコン系膜の形成方法で埋設した半
導体装置では、カバレッジが悪いために、コンタクト不
良による製品歩留まりの低下やコンタクト抵抗増大によ
る動作速度の低下など装置性能が悪化するという問題が
ある。
トホールを従来のシリコン系膜の形成方法で埋設した半
導体装置では、カバレッジが悪いために、コンタクト不
良による製品歩留まりの低下やコンタクト抵抗増大によ
る動作速度の低下など装置性能が悪化するという問題が
ある。
【０００７】本発明の目的は、上記従来技術の課題を解
決し、コンタクトホールの形状やホール側壁の材質の如
何に拘らずカバレッジ良くシリコン系膜でコンタクトホ
ールを埋設可能な半導体装置の製造方法を提供すること
にある。
決し、コンタクトホールの形状やホール側壁の材質の如
何に拘らずカバレッジ良くシリコン系膜でコンタクトホ
ールを埋設可能な半導体装置の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に設けた絶縁膜にコンタクトホ
ールを形成したのち、ＣＶＤ法により不純物を含むシリ
コン系（シリコン又はシリコン合金）膜を成長し前記コ
ンタクトホールを埋設する工程とを有する半導体装置の
製造方法において、前記シリコン系膜の成長は該シリコ
ン系膜の原料ガスと該シリコン系膜をエッチングするエ
ッチング用ガスとを同時に供給し、かつ前記原料ガス
を、前記コンタクトホールの内外のガス濃度が均一にな
るように大流量を用いる表面反応律速条件で供給し、前
記エッチングガスを、前記コンタクトホールの外部で高
濃度となり底部で低濃度となるように少流量を用いるガ
ス供給律速条件で供給することを特徴とするものであ
る。
造方法は、半導体基板上に設けた絶縁膜にコンタクトホ
ールを形成したのち、ＣＶＤ法により不純物を含むシリ
コン系（シリコン又はシリコン合金）膜を成長し前記コ
ンタクトホールを埋設する工程とを有する半導体装置の
製造方法において、前記シリコン系膜の成長は該シリコ
ン系膜の原料ガスと該シリコン系膜をエッチングするエ
ッチング用ガスとを同時に供給し、かつ前記原料ガス
を、前記コンタクトホールの内外のガス濃度が均一にな
るように大流量を用いる表面反応律速条件で供給し、前
記エッチングガスを、前記コンタクトホールの外部で高
濃度となり底部で低濃度となるように少流量を用いるガ
ス供給律速条件で供給することを特徴とするものであ
る。
【０００９】
【作用】コンタクトホールを埋設する従来の方法でカバ
レッジが悪い原因は、微細なコンタクトホール内部には
ガスが供給されにくいために、コンタクトホール外部の
成長速度がコンタクトホール内部より速くなることによ
る。この従来の成長条件での成長は、膜成長速度が原料
ガスの供給で律速されていることから、ガス供給律速領
域の成長と言う。この領域では、原料ガスの供給量を増
加させると成長速度も増加する。この原料ガスの供給量
をさらに増加させると、ある原料ガス流量において成長
速度は飽和する。この成長速度の飽和した条件での成長
を、表面反応律速領域の成長と言う。従って、原料ガス
流量を大流量にして、コンタクトホール内の最もガス濃
度の低い場所での成長が表面反応律速領域になる条件で
成長すれば、コンタクトホール内外での成長速度は同一
になり、カバレッジが改善される。
レッジが悪い原因は、微細なコンタクトホール内部には
ガスが供給されにくいために、コンタクトホール外部の
成長速度がコンタクトホール内部より速くなることによ
る。この従来の成長条件での成長は、膜成長速度が原料
ガスの供給で律速されていることから、ガス供給律速領
域の成長と言う。この領域では、原料ガスの供給量を増
加させると成長速度も増加する。この原料ガスの供給量
をさらに増加させると、ある原料ガス流量において成長
速度は飽和する。この成長速度の飽和した条件での成長
を、表面反応律速領域の成長と言う。従って、原料ガス
流量を大流量にして、コンタクトホール内の最もガス濃
度の低い場所での成長が表面反応律速領域になる条件で
成長すれば、コンタクトホール内外での成長速度は同一
になり、カバレッジが改善される。
【００１０】しかしながら、この表面反応律速領域で成
長した場合であっても、ホール入り口の直径がホール底
の直径より小さい逆テーパー形状のコンタクトホールに
対しては、ホール内部が埋め込まれるより速くホール入
り口が塞がってしまうために、完全にコンタクトホール
を埋め込むことはできない。
長した場合であっても、ホール入り口の直径がホール底
の直径より小さい逆テーパー形状のコンタクトホールに
対しては、ホール内部が埋め込まれるより速くホール入
り口が塞がってしまうために、完全にコンタクトホール
を埋め込むことはできない。
【００１１】本発明では、膜をエッチングする効果を持
つ反応ガス（エッチングガス）を膜の原料ガスと同時に
以下の条件で供給する。すなわち、エッチングガス流量
を小流量として、ホール外部でのエッチングガス濃度が
ホール内部でのエッチングガス濃度より高くなるガス流
量条件（エッチング速度がエッチングガスの供給量で律
速される条件）とする。このガス供給律速条件では、コ
ンタクトホール外部での膜エッチング速度がホール内部
でのエッチング速度より速くなる。膜の正味の成長速度
は原料ガスによる膜成長速度からエッチング速度を差し
引いた速度となるため、原料ガスの供給量を表面反応律
速領域としエッチングガスの供給量をガス供給律速領域
とすれば、ホール入り口近傍の正味の成長速度をホール
内部の成長速度より遅くすることが可能となる。この結
果、逆テーパー形状のコンタクトホールに対しても、完
全にシリコン系膜を埋め込むことができる。
つ反応ガス（エッチングガス）を膜の原料ガスと同時に
以下の条件で供給する。すなわち、エッチングガス流量
を小流量として、ホール外部でのエッチングガス濃度が
ホール内部でのエッチングガス濃度より高くなるガス流
量条件（エッチング速度がエッチングガスの供給量で律
速される条件）とする。このガス供給律速条件では、コ
ンタクトホール外部での膜エッチング速度がホール内部
でのエッチング速度より速くなる。膜の正味の成長速度
は原料ガスによる膜成長速度からエッチング速度を差し
引いた速度となるため、原料ガスの供給量を表面反応律
速領域としエッチングガスの供給量をガス供給律速領域
とすれば、ホール入り口近傍の正味の成長速度をホール
内部の成長速度より遅くすることが可能となる。この結
果、逆テーパー形状のコンタクトホールに対しても、完
全にシリコン系膜を埋め込むことができる。
【００１２】反応ガスの種類としては、原料ガスについ
ては表面反応律速領域の条件を確保しやすい表面での反
応性の低いガスを、又エッチングガスについてはガス供
給律速条件を得やすい膜との反応性の高いガスを使用す
ることが望ましい。
ては表面反応律速領域の条件を確保しやすい表面での反
応性の低いガスを、又エッチングガスについてはガス供
給律速条件を得やすい膜との反応性の高いガスを使用す
ることが望ましい。
【００１３】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｃ）は、本発明の第１の実施例を説明する為
の半導体チップの断面図である。
（ａ）〜（ｃ）は、本発明の第１の実施例を説明する為
の半導体チップの断面図である。
【００１４】まず、図１（ａ）に示すように、面方位
［１００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板上
１に酸化シリコン膜２を１μｍの厚さに形成した後、フ
ォトリソグラフィにより酸化シリコン膜２に直径０．５
μｍのコンタクトホール３Ａを形成する。
［１００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板上
１に酸化シリコン膜２を１μｍの厚さに形成した後、フ
ォトリソグラフィにより酸化シリコン膜２に直径０．５
μｍのコンタクトホール３Ａを形成する。
【００１５】次に図１（ｂ）に示すように、ＬＰＣＶＤ
法により多結晶シリコン膜４を０．２μｍ成長したの
ち、この多結晶シリコン膜を０．２μｍエッチングし
て、アスペクト比およそ１０のコンタクトホール３Ｂを
形成する。このコンタクトホール開孔条件では、ホール
入り口の直径は０．１５μｍ、ホール底の直径は０．１
μｍとなる。
法により多結晶シリコン膜４を０．２μｍ成長したの
ち、この多結晶シリコン膜を０．２μｍエッチングし
て、アスペクト比およそ１０のコンタクトホール３Ｂを
形成する。このコンタクトホール開孔条件では、ホール
入り口の直径は０．１５μｍ、ホール底の直径は０．１
μｍとなる。
【００１６】次に、図１（ｃ）に示すように、通常の縦
型ＬＰＣＶＤ装置を用い、反応管内温度、および圧力を
それぞれ５５０℃、２０Ｐａとし、原料ガスとしてＳｉ
Ｈ4ガスを、ドーパントガスとして４％ＰＨ3 （Ｈｅベ
ース）ガスを、またエッチングガスとしてＣｌ2 ガスを
供給してコンタクトホールをアモルファスシリコン膜５
で埋設する。ＰＨ3 ガスの流量は５０ｓｃｃｍである。
その後８５０℃、３０分の結晶化熱処理を施してＮ型の
多結晶シリコン膜とする。
型ＬＰＣＶＤ装置を用い、反応管内温度、および圧力を
それぞれ５５０℃、２０Ｐａとし、原料ガスとしてＳｉ
Ｈ4ガスを、ドーパントガスとして４％ＰＨ3 （Ｈｅベ
ース）ガスを、またエッチングガスとしてＣｌ2 ガスを
供給してコンタクトホールをアモルファスシリコン膜５
で埋設する。ＰＨ3 ガスの流量は５０ｓｃｃｍである。
その後８５０℃、３０分の結晶化熱処理を施してＮ型の
多結晶シリコン膜とする。
【００１７】図２及び図３は、結晶化熱処理を施した多
結晶シリコン膜について、アモルファスシリコン膜５の
成膜時におけるＳｉＨ4 ガスおよびＣｌ2 ガス流量を変
化させた場合のカバレッジ（ホール底面での膜の厚さ）
／（ホール外での膜の厚さ）を走査型電子顕微鏡により
評価したものであるが、ＳｉＨ4 ガスを表面反応律速領
域で、またＣｌ2 ガスを供給律速領域で供給することに
より、１００％のカバレッジが得られていることが確認
された。
結晶シリコン膜について、アモルファスシリコン膜５の
成膜時におけるＳｉＨ4 ガスおよびＣｌ2 ガス流量を変
化させた場合のカバレッジ（ホール底面での膜の厚さ）
／（ホール外での膜の厚さ）を走査型電子顕微鏡により
評価したものであるが、ＳｉＨ4 ガスを表面反応律速領
域で、またＣｌ2 ガスを供給律速領域で供給することに
より、１００％のカバレッジが得られていることが確認
された。
【００１８】図４（ａ）〜（ｃ）は本発明の第２の実施
例を説明する為の半導体チップの断面図である。
例を説明する為の半導体チップの断面図である。
【００１９】まず図４（ａ）に示すように、面方位［１
００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板１上に
ボロンシリケートガラス（ＢＳＧ）膜６を０．８μｍ形
成した後、さらに酸化シリコン膜２Ａを０．２μｍ形成
して１．０μｍ厚の層間膜を形成する。次に、フォトリ
ソグラフィにより酸化シリコン膜２ＡとＢＳＧ膜６を連
続してエッチングし、およそ直径０．５μｍのコンタク
トホール３Ｃを形成する。このとき、ＢＳＧ膜６のエッ
チング速度は酸化膜のそれより早いため、コンタクトホ
ール形状は入り口が狭く底が広い形状となる。
００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板１上に
ボロンシリケートガラス（ＢＳＧ）膜６を０．８μｍ形
成した後、さらに酸化シリコン膜２Ａを０．２μｍ形成
して１．０μｍ厚の層間膜を形成する。次に、フォトリ
ソグラフィにより酸化シリコン膜２ＡとＢＳＧ膜６を連
続してエッチングし、およそ直径０．５μｍのコンタク
トホール３Ｃを形成する。このとき、ＢＳＧ膜６のエッ
チング速度は酸化膜のそれより早いため、コンタクトホ
ール形状は入り口が狭く底が広い形状となる。
【００２０】次に図４（ｂ）に示すように、ＬＰＣＶＤ
法により多結晶シリコン膜４Ａを０．２μｍ成長したの
ち、この多結晶シリコン膜を０．２μｍエッチングし
て、アスペクト比およそ１０のコンタクトホール３Ｄを
形成する。この最終的に形成されるコンタクトホールの
ホール入り口の直径は０．１μｍ、ホール底の直径は
０．１５μｍとなる。
法により多結晶シリコン膜４Ａを０．２μｍ成長したの
ち、この多結晶シリコン膜を０．２μｍエッチングし
て、アスペクト比およそ１０のコンタクトホール３Ｄを
形成する。この最終的に形成されるコンタクトホールの
ホール入り口の直径は０．１μｍ、ホール底の直径は
０．１５μｍとなる。
【００２１】次に図４（ｃ）に示すように、通常の縦型
ＬＰＣＶＤ装置を用い、反応管内温度および圧力をそれ
ぞれ５５０℃、２０Ｐａとし、原料ガスとしてＳｉＨ4
ガスを１０００ｓｃｃｍ、ドーパンドガスとして４％Ｐ
Ｈ3 （Ｈｅベース）ガスを５０ｓｃｃｍ、またエッチン
グガスとしてＣｌ2 ガスを１０ｓｃｃｍ供給してコンタ
クトホールをアモルファスシリコン膜５Ａで埋設する。
その後、８５０℃、３０分の結晶化熱処理を施してＮ型
の多結晶シリコン膜とする。
ＬＰＣＶＤ装置を用い、反応管内温度および圧力をそれ
ぞれ５５０℃、２０Ｐａとし、原料ガスとしてＳｉＨ4
ガスを１０００ｓｃｃｍ、ドーパンドガスとして４％Ｐ
Ｈ3 （Ｈｅベース）ガスを５０ｓｃｃｍ、またエッチン
グガスとしてＣｌ2 ガスを１０ｓｃｃｍ供給してコンタ
クトホールをアモルファスシリコン膜５Ａで埋設する。
その後、８５０℃、３０分の結晶化熱処理を施してＮ型
の多結晶シリコン膜とする。
【００２２】以上の方法で形成したコンタクトホールを
走査型電子顕微鏡により評価したところ、図４（ｃ）に
示したように、ホール入り口の直径が内部より小さい形
状のコンタクトホールに対しても完全にＳｉ膜を埋設で
きることが確認された。
走査型電子顕微鏡により評価したところ、図４（ｃ）に
示したように、ホール入り口の直径が内部より小さい形
状のコンタクトホールに対しても完全にＳｉ膜を埋設で
きることが確認された。
【００２３】次に第３の実施例としてＳｉＧｅ合金膜で
コンタクトホールを埋設する場合について説明する。
コンタクトホールを埋設する場合について説明する。
【００２４】第２の実施例と同一のプロセスを用い、図
４（ｂ）に示したように、アスペクト比およそ１０のコ
ンタクトホールを形成する。コンタクトホールのホール
入り口の直径は０．１μｍ、ホール底の直径は０．１５
μｍとなる。
４（ｂ）に示したように、アスペクト比およそ１０のコ
ンタクトホールを形成する。コンタクトホールのホール
入り口の直径は０．１μｍ、ホール底の直径は０．１５
μｍとなる。
【００２５】
【００２６】 このコンタクトホールをアモルファスの
Ｓｉ 1-X Ｇｅ X （Ｘ＝０．２）膜で埋設し、結晶化熱処
理を施してＮ型の多結晶Ｓｉ 1-X Ｇｅ X （Ｘ＝０．２）
膜を得る。このコンタクトホールを走査型電子顕微鏡に
より評価したところ、第２の実施例と同様にホール入り
口直径が内部より小さい形状のコンタクトホールに対し
ても完全にＳｉＧｅ合金膜を埋設できることが確認され
た。
Ｓｉ 1-X Ｇｅ X （Ｘ＝０．２）膜で埋設し、結晶化熱処
理を施してＮ型の多結晶Ｓｉ 1-X Ｇｅ X （Ｘ＝０．２）
膜を得る。このコンタクトホールを走査型電子顕微鏡に
より評価したところ、第２の実施例と同様にホール入り
口直径が内部より小さい形状のコンタクトホールに対し
ても完全にＳｉＧｅ合金膜を埋設できることが確認され
た。
【００２７】図５（ａ），（ｂ）は本発明の第４の実施
例を説明する為の半導体チップの断面図であり、本発明
をＭＯＳダイナミックＲＡＭに適用した場合を示す。
例を説明する為の半導体チップの断面図であり、本発明
をＭＯＳダイナミックＲＡＭに適用した場合を示す。
【００２８】まず図５（ａ）に示すように、面方位［１
００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板１１上
にＬＯＣＯＳ（選択酸化法）によりフィールド酸化膜１
２を形成する。次に、ゲート酸化膜１５およびゲート電
極１６を形成した後、ソース１３とドレイン１４を形成
してスイッチングトランジスタ素子部を形成する。さら
にＣＶＤ法により層間絶縁膜７を形成した後、ドレイン
１４に接続する容量コンタクトホール（ホール径０．１
μｍ）１８を開孔する。
００］、抵抗率１０Ω・ｃｍのＰ型シリコン基板１１上
にＬＯＣＯＳ（選択酸化法）によりフィールド酸化膜１
２を形成する。次に、ゲート酸化膜１５およびゲート電
極１６を形成した後、ソース１３とドレイン１４を形成
してスイッチングトランジスタ素子部を形成する。さら
にＣＶＤ法により層間絶縁膜７を形成した後、ドレイン
１４に接続する容量コンタクトホール（ホール径０．１
μｍ）１８を開孔する。
【００２９】次に、図５（ｂ）に示すように、コンタク
トホールの埋設を行う。すなわち、通常のＬＰＣＶＤ装
置を用い炉内温度５５０℃、真空度を２０Ｐａに設定
し、原料ガスとしてＳｉＨ4 ガスを１０００ｓｃｃｍ、
４％ＰＨ3 （Ｈｅベース）を５０ｓｃｃｍ、エッチング
ガスＣｌ2 を１０ｓｃｃｍ供給し、リンを導入したシリ
コン膜１９を０．１μｍ成長させてコンタクトホール１
８を完全に埋設する。次に、通常のリンドープトＳｉ膜
の形成方法により０．５μｍのアモルファスシリコン膜
を形成した後、８５０℃、３０分の結晶化アニールを施
してこのアモルファスシリコン膜を結晶化すると同時に
リン原子を電気的に活性化し、全体として０．６μｍ厚
の多結晶シリコン膜２０を形成する。その後、公知のプ
ロセスを用い、ＭＯＳダイナミックＲＡＭを形成する。
トホールの埋設を行う。すなわち、通常のＬＰＣＶＤ装
置を用い炉内温度５５０℃、真空度を２０Ｐａに設定
し、原料ガスとしてＳｉＨ4 ガスを１０００ｓｃｃｍ、
４％ＰＨ3 （Ｈｅベース）を５０ｓｃｃｍ、エッチング
ガスＣｌ2 を１０ｓｃｃｍ供給し、リンを導入したシリ
コン膜１９を０．１μｍ成長させてコンタクトホール１
８を完全に埋設する。次に、通常のリンドープトＳｉ膜
の形成方法により０．５μｍのアモルファスシリコン膜
を形成した後、８５０℃、３０分の結晶化アニールを施
してこのアモルファスシリコン膜を結晶化すると同時に
リン原子を電気的に活性化し、全体として０．６μｍ厚
の多結晶シリコン膜２０を形成する。その後、公知のプ
ロセスを用い、ＭＯＳダイナミックＲＡＭを形成する。
【００３０】本第４の実施例で形成したＲＡＭは、コン
タクトホールが完全に埋設されているためコンタクト不
良によるビット不良の発生がなく、製造歩留まりが向上
した。また、コンタクトホールの内部が完全に多結晶シ
リコン膜で埋設され、ボイドの発生がないため、コンタ
クト抵抗が低減される結果、ＲＡＭのアクセス時間の高
速化など性能の向上が図れるという利点もある。
タクトホールが完全に埋設されているためコンタクト不
良によるビット不良の発生がなく、製造歩留まりが向上
した。また、コンタクトホールの内部が完全に多結晶シ
リコン膜で埋設され、ボイドの発生がないため、コンタ
クト抵抗が低減される結果、ＲＡＭのアクセス時間の高
速化など性能の向上が図れるという利点もある。
【００３１】上記実施例では、反応ガスとしてＳｉ
Ｈ4 、ＧｅＨ4 、ＰＨ3 、Ｃｌ2 を用いたが、膜成長用
の原料ガスとしてＳｉ2 Ｈ6 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ
Ｃｌ3 、ＳｉＣｌ4 、ＳｉＨ2 Ｆ2 、ＧｅＣｌ4 、Ｇｅ
Ｆ4 を、又ドーピングガスとしてＡｓＨ3 、ＡｓＣ
ｌ3 、Ｂ2 Ｈ6 を、又エッチングガスとしてＨＣｌ、Ｆ
2 、ＣｌＦ3 、ＮＦ3 等のガスを用いた場合であって
も、成長ガスに関して表面反応律速領域で、エッチング
ガスに関してガス供給律速領域で反応を行えば、実施例
と同様に良好なカバレッジの膜が得られる。また、実施
例では成長装置として、ＬＰＣＶＤ装置を用いたが、Ｕ
ＨＶ−ＣＶＤ（超高真空ＣＶＤ）装置やＡＰＣＶＤ（常
圧ＣＶＤ）装置を用いても同様の結果が得られる。
Ｈ4 、ＧｅＨ4 、ＰＨ3 、Ｃｌ2 を用いたが、膜成長用
の原料ガスとしてＳｉ2 Ｈ6 、ＳｉＨ2 Ｃｌ2 、ＳｉＨ
Ｃｌ3 、ＳｉＣｌ4 、ＳｉＨ2 Ｆ2 、ＧｅＣｌ4 、Ｇｅ
Ｆ4 を、又ドーピングガスとしてＡｓＨ3 、ＡｓＣ
ｌ3 、Ｂ2 Ｈ6 を、又エッチングガスとしてＨＣｌ、Ｆ
2 、ＣｌＦ3 、ＮＦ3 等のガスを用いた場合であって
も、成長ガスに関して表面反応律速領域で、エッチング
ガスに関してガス供給律速領域で反応を行えば、実施例
と同様に良好なカバレッジの膜が得られる。また、実施
例では成長装置として、ＬＰＣＶＤ装置を用いたが、Ｕ
ＨＶ−ＣＶＤ（超高真空ＣＶＤ）装置やＡＰＣＶＤ（常
圧ＣＶＤ）装置を用いても同様の結果が得られる。
【００３２】
【発明の効果】以上説明したように本発明は、層間膜に
設けたコンタクトホールを不純物を含有するシリコン系
薄膜で埋設する場合、シリコン系膜の原料ガスとシリコ
ン系膜に対してエッチング効果を有するエッチングガス
を同時に供給し、かつ、原料ガスを表面反応律速条件
で、エッチングガスをガス供給律速条件で供給すること
により、高アスペクト比を持つコンタクトホールを、カ
バレッジ良くシリコン系薄膜で埋設できるという効果が
ある。
設けたコンタクトホールを不純物を含有するシリコン系
薄膜で埋設する場合、シリコン系膜の原料ガスとシリコ
ン系膜に対してエッチング効果を有するエッチングガス
を同時に供給し、かつ、原料ガスを表面反応律速条件
で、エッチングガスをガス供給律速条件で供給すること
により、高アスペクト比を持つコンタクトホールを、カ
バレッジ良くシリコン系薄膜で埋設できるという効果が
ある。
【図１】本発明の第１の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図２】実施例におけるシリコン膜のカバレッジとＳｉ
Ｈ4 流量との関係を示す図。
Ｈ4 流量との関係を示す図。
【図３】実施例におけるシリコン膜のカバレッジとＣｌ
2 流量との関係を示す図。
2 流量との関係を示す図。
【図４】本発明の第２の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図５】本発明の第４の実施例を説明する為の半導体チ
ップの断面図。
ップの断面図。
１，１１ シリコン基板 ２，２Ａ 酸化シリコン膜 ３Ａ〜３Ｄ コンタクトホール ４，４Ａ 多結晶シリコン膜 ５，５Ａ アモルファスシリコン膜 ６ ＢＳＧ膜 １２ フィールド酸化膜 １３ ソース １４ ドレイン １５ ゲート酸化膜 １６ ゲート電極 １７ 層間絶縁膜 １８ コンタクトホール １９ シリコン膜 ２０ 多結晶シリコン膜
Claims (5)
- 【請求項１】 半導体基板上に設けた絶縁膜にコンタク
トホールを形成したのち、ＣＶＤ法により不純物を含む
シリコン膜又はシリコン合金膜を成長し前記コンタクト
ホールを埋設する工程とを有する半導体装置の製造方法
において、前記シリコン膜又はシリコン合金膜の成長は
該シリコン膜又はシリコン合金膜の原料ガスと該シリコ
ン膜又はシリコン合金膜をエッチングするエッチング用
ガスとを同時に供給し、かつ前記原料ガスを、前記コン
タクトホールの内外のガス濃度が均一になるように大流
量を用いる表面反応律速条件で供給し、前記エッチング
ガスを、前記コンタクトホールの外部で高濃度となり底
部で低濃度となるように少流量を用いるガス供給律速条
件で供給することを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン膜又はシリコン合金膜の原料ガ
スとしてＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＨ2 Ｃｌ2 、ＳｉＨ
Ｃｌ3 、ＳｉＣｌ4、ＳｉＨ2 Ｆ2、ＧｅＨ4、ＧｅＣｌ4
、もしくはＧｅＦ4ガスを用い、エッチングガスとして
ＨＣｌ，Ｃｌ2 、Ｆ2 、ＣｌＦ3 もしくはＮＦ3ガスを
用いる請求項１記載の半導体装置の製造方法。 - 【請求項３】 原料ガスおよびエッチングガスと同時に
不純物のドーピングガスを供給しシリコン膜又はシリコ
ン合金膜に不純物を添加する請求項１又は請求項２記載
の半導体装置の製造方法。 - 【請求項４】 ドーピングガスとしてフォスフィン（Ｐ
Ｈ3 ）、アルシン（ＡｓＨ3 ）もしくは三塩化砒素（Ａ
ｓＣｌ3 ）を用いてＮ型のシリコン膜又はシリコン合金
膜を成長する請求項３記載の半導体装置の製造方法。 - 【請求項５】 ドーピングガスとしてジボラン（Ｂ2 Ｈ
6 ）を用いてＰ型のシリコン膜又はシリコン合金膜を成
長する請求項３記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009842A JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
| KR1019960001592A KR100187743B1 (ko) | 1995-01-25 | 1996-01-25 | 반도체 장치 제조방법 |
| US08/591,795 US5773357A (en) | 1995-01-25 | 1996-01-25 | Method for producing silicon film to bury contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009842A JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203847A JPH08203847A (ja) | 1996-08-09 |
| JP2746167B2 true JP2746167B2 (ja) | 1998-04-28 |
Family
ID=11731385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009842A Expired - Fee Related JP2746167B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5773357A (ja) |
| JP (1) | JP2746167B2 (ja) |
| KR (1) | KR100187743B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6025277A (en) * | 1997-05-07 | 2000-02-15 | United Microelectronics Corp. | Method and structure for preventing bonding pad peel back |
| JPH10321556A (ja) * | 1997-05-17 | 1998-12-04 | Tokyo Electron Ltd | 成膜方法 |
| JP3104658B2 (ja) * | 1997-11-07 | 2000-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000100731A (ja) * | 1998-09-18 | 2000-04-07 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100367397B1 (ko) * | 1998-12-30 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의콘택형성방법 |
| US6204186B1 (en) * | 1999-01-13 | 2001-03-20 | Lucent Technologies Inc. | Method of making integrated circuit capacitor including tapered plug |
| US6635335B1 (en) | 1999-06-29 | 2003-10-21 | Micron Technology, Inc. | Etching methods and apparatus and substrate assemblies produced therewith |
| JPWO2002033738A1 (ja) * | 2000-10-16 | 2004-02-26 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| EP1485513A2 (en) * | 2002-03-08 | 2004-12-15 | Sundew Technologies, LLC | Ald method and apparatus |
| US7098141B1 (en) * | 2003-03-03 | 2006-08-29 | Lam Research Corporation | Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures |
| KR101155841B1 (ko) * | 2003-03-03 | 2012-06-20 | 램 리써치 코포레이션 | 이중 도핑된 게이트 애플리케이션에서 프로파일 제어 및ｎ／ｐ 로딩을 개선하는 방법 |
| KR100680421B1 (ko) * | 2004-01-05 | 2007-02-08 | 주식회사 하이닉스반도체 | 터널을 이용한 금속배선 형성방법 |
| JP2014144875A (ja) * | 2011-05-24 | 2014-08-14 | National Institute Of Advanced Industrial & Technology | 半導体薄膜結晶の製造方法および装置 |
| JP5794949B2 (ja) * | 2012-05-29 | 2015-10-14 | 東京エレクトロン株式会社 | シリコン膜の形成方法およびその形成装置 |
| CN103219228B (zh) * | 2013-03-11 | 2016-05-25 | 京东方科技集团股份有限公司 | 多晶硅层的制作方法和多晶硅薄膜晶体管及其制造方法 |
| JP6059085B2 (ja) * | 2013-05-27 | 2017-01-11 | 東京エレクトロン株式会社 | トレンチを充填する方法及び処理装置 |
| TWI715645B (zh) * | 2015-10-22 | 2021-01-11 | 美商應用材料股份有限公司 | 正形及縫隙填充非晶矽薄膜的沉積 |
| JP2017092142A (ja) | 2015-11-05 | 2017-05-25 | 東京エレクトロン株式会社 | 被処理体を処理する方法 |
| JP6640596B2 (ja) * | 2016-02-22 | 2020-02-05 | 東京エレクトロン株式会社 | 成膜方法 |
| JP6777624B2 (ja) * | 2017-12-28 | 2020-10-28 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置、およびプログラム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716048A (en) * | 1985-02-12 | 1987-12-29 | Canon Kabushiki Kaisha | Process for forming deposited film |
| JPS61222225A (ja) * | 1985-03-28 | 1986-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6388821A (ja) * | 1986-10-02 | 1988-04-19 | Sony Corp | 気相成長方法 |
| JPS63239937A (ja) * | 1987-03-27 | 1988-10-05 | Canon Inc | 半導体多結晶膜の形成方法 |
| JPS6455847A (en) * | 1987-08-27 | 1989-03-02 | Sony Corp | Manufacture of semiconductor device |
| JPH01101648A (ja) * | 1987-10-15 | 1989-04-19 | Nec Corp | 半導体装置の製造方法 |
| US5183781A (en) * | 1990-01-12 | 1993-02-02 | Nec Corporation | Method of manufacturing semiconductor device |
| JPH04221821A (ja) * | 1990-12-25 | 1992-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2722823B2 (ja) * | 1991-01-08 | 1998-03-09 | 日本電気株式会社 | 多結晶Ｓｉ膜の選択堆積方法 |
| JPH06168883A (ja) * | 1991-02-28 | 1994-06-14 | Tonen Corp | 多結晶シリコン薄膜の製造方法 |
| JPH04345025A (ja) * | 1991-05-22 | 1992-12-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-01-25 JP JP7009842A patent/JP2746167B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-25 KR KR1019960001592A patent/KR100187743B1/ko not_active IP Right Cessation
- 1996-01-25 US US08/591,795 patent/US5773357A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100187743B1 (ko) | 1999-06-01 |
| US5773357A (en) | 1998-06-30 |
| JPH08203847A (ja) | 1996-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2746167B2 (ja) | 半導体装置の製造方法 | |
| US7176109B2 (en) | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer | |
| US6391749B1 (en) | Selective epitaxial growth method in semiconductor device | |
| JP2894283B2 (ja) | 半導体装置の製造方法 | |
| US7611973B2 (en) | Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same | |
| US5464791A (en) | Method of fabricating a micro-trench storage capacitor | |
| US6933228B2 (en) | Method of manufacturing of contact plug in a contact hole on a silicon substrate | |
| EP0469555B1 (en) | Charge storage capacitor electrode and method of manufacturing the same | |
| US20080157091A1 (en) | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same | |
| JPH04293228A (ja) | 多結晶シリコン層の製造方法 | |
| JPH08298312A (ja) | 半導体記憶装置の容量素子の製造方法 | |
| JPH05315543A (ja) | 半導体装置およびその製造方法 | |
| JPH0391239A (ja) | 半導体装置の製造方法 | |
| US20030068882A1 (en) | Method of manufacturing a contact plug for a semiconductor device | |
| KR100517328B1 (ko) | 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법 | |
| JP2685033B2 (ja) | Ｍｉｓ型ｆｅｔおよびその製造方法 | |
| JP2701793B2 (ja) | 半導体装置の製造方法 | |
| JP2565293B2 (ja) | 容量素子の形成方法 | |
| JP2707985B2 (ja) | 半導体装置の製造方法 | |
| KR100524802B1 (ko) | 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법 | |
| KR100955924B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| JP3439381B2 (ja) | 半導体装置の製造方法 | |
| CN114695249A (zh) | 一种接触部、位线、存储节点和dram的制造方法 | |
| JPH0583173B2 (ja) | ||
| CN114695351A (zh) | 一种半导体存储器结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980113 |
|
| LAPS | Cancellation because of no payment of annual fees |