JP2741878B2 - Memory device test equipment - Google Patents
Memory device test equipmentInfo
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Description
【発明の詳細な説明】 〔概要〕 この発明は、不良セルを予備セルに置換させることに
よりメモリデバイスの修復を行うメモリデバイス試験装
置に関し、 予備セルを最大限に利用して修復率を向上させること
を目的とし、 対象となるメモリデバイスの各通常セルを試験して当
該通常セル中に存在する不良セルを登録する不良セル登
録手段と、前記不良セルを当該メモリデバイス内の予備
セルに置換させるに必要な照合情報を前記メモリデバイ
ス内の書き込み可能なメモリに書込む照合情報書込手段
と、を備えたメモリデバイス試験装置において、 所定のパターンでアドレス情報を順次発生させるアル
ゴリズミックパターン発生器と、前記対象となるメモリ
デバイスの不良セルのアドレスを登録するアドレスフェ
イルメモリと、前記アルゴリズミックパターン発生器か
ら発生されるアドレスと前記アドレスフェイルメモリか
ら発生されるアドレスの一致を判別する一致判別回路
と、前記不良セルに対応した予備セルのアドレス情報を
格納するシフトレジスタと、前記アドレスフェイルメモ
リに格納されたアドレス情報を対応する前記予備セルの
アドレス情報に変換するレジスタ書込回路と、前記一致
判別回路が一致を検出すると前記シフトレジスタの内容
を前記メモリデバイスに送出するためゲートを開くアン
ドゲートを備え、 メモリデバイス内の書き込み可能なメモリに前記照合
情報を書き込むに先立って、当該置換されるべき予備セ
ルのアドレスをメモリデバイス試験装置内で生成し、生
成したアドレスによって予備セルの良否の有無を試験す
るように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a memory device test apparatus that repairs a memory device by replacing a defective cell with a spare cell, and improves a repair rate by making maximum use of the spare cell. A fault cell registration unit for testing each normal cell of a target memory device and registering a fault cell existing in the normal cell, and replacing the fault cell with a spare cell in the memory device. A collation information writing unit for writing collation information necessary for writing to a writable memory in the memory device, an algorithmic pattern generator for sequentially generating address information in a predetermined pattern, An address fail memory for registering an address of a defective cell of the target memory device; A match determining circuit for determining a match between an address generated from a mix pattern generator and an address generated from the address fail memory; a shift register storing address information of a spare cell corresponding to the defective cell; A register writing circuit for converting the address information stored in the memory into the address information of the corresponding spare cell, and a gate for transmitting the contents of the shift register to the memory device when the match determination circuit detects a match Prior to writing the collation information in a writable memory in the memory device, an address of the spare cell to be replaced is generated in the memory device test apparatus, and the quality of the spare cell is determined by the generated address. Is configured to test for the presence or absence of
また、請求項１に記載のメモリデバイス試験装置にお
いて、前記不良セルのアドレスより当該不良セルに対す
る第１の予備セルのアドレスを生成して当該第１の予備
セルを試験し、当該第１の予備セルが不良であった場合
に、第２の予備セルのアドレスを生成して当該第２の予
備セルを試験するように構成する。2. The memory device test apparatus according to claim 1, wherein an address of a first spare cell for the defective cell is generated from an address of the defective cell, the first spare cell is tested, and the first spare cell is tested. When the cell is defective, an address of the second spare cell is generated and the second spare cell is tested.
この発明は、不良セルを予備セルに置換させることに
よりメモリデバイスの修復を行うメモリデバイス試験装
置に関する。The present invention relates to a memory device test apparatus that repairs a memory device by replacing a defective cell with a spare cell.
半導体LSIメモリは極度の清浄環境下において製造さ
れるが、ミクロン単位のごみ、塵等の進入は避けがた
く、メモリデバイス内にはこれらミクロン単位のごみ、
塵等に起因する不良セルが幾つか発生する。Although semiconductor LSI memories are manufactured in extremely clean environments, it is inevitable that micron-order debris, dust, etc. enter, and these micron-level debris,
Some defective cells due to dust or the like are generated.
そのため、一般に、メモリデバイス内に所要のメモリ
セル（以下、通常セルという。）とは別に複数の予備的
なメモリセル（以下、予備セルという。）からなる冗長
回路が用意され、いわゆる冗長性が持たされている。そ
して、通常セル中に不良セルが存在した場合にはその不
良セルを予備セルに置き換え、不良セルの存在による当
該メモリデバイス自体の不良廃棄から救済できるように
なっている。Therefore, in general, a redundant circuit including a plurality of spare memory cells (hereinafter, referred to as spare cells) is prepared separately from required memory cells (hereinafter, referred to as normal cells) in a memory device, and so-called redundancy is provided. Has been held. If a defective cell is present in the normal cell, the defective cell is replaced with a spare cell, so that the memory device itself can be remedied from defective disposal due to the presence of the defective cell.
そして、この修復は当該メモリデバイス内に設けられ
たヒューズROM等の書き替え可能なメモリ（以下、PROM
という。）に当該不良セルのアドレスを照合情報として
書込むことにより行われ、この書込操作はメモリデバイ
ス試験装置により行われる。This restoration is performed by a rewritable memory such as a fuse ROM provided in the memory device (hereinafter referred to as PROM).
That. ) Is performed by writing the address of the defective cell as collation information, and this writing operation is performed by the memory device test apparatus.
従来のメモリデバイス試験装置は、対象となるメモリ
デバイスの各通常セルをリードアフタライト試験等によ
り試験し、不良セルを検出してそのアドレスを登録する
不良セル登録モードと、前記不良セルを当該メモリデバ
イス内の予備セルに置換させるに必要な照合情報を前記
メモリデバイス中のPROMに書込む照合情報書込モードと
を備えている。A conventional memory device test apparatus tests a normal cell of a target memory device by a read-after-write test or the like, detects a defective cell, and registers an address of the defective cell. A collation information writing mode for writing collation information necessary for replacement with a spare cell in the device into a PROM in the memory device.
そして、メモリデバイスの修復作業は第３図に示され
る手順で行われる。The repair work of the memory device is performed according to the procedure shown in FIG.
先ず、不良セル登録モードを起動してアルゴリズミッ
クパターン発生器（図示せず）から所定のパターンでア
ドレスを順次発生させ、同時にリード・アフタ・ライト
試験により各通常セルの不良有無をチェックし、不良セ
ルのアドレスをフェイルメモリ（図示せず）に登録させ
る（ステップ301）。First, a defective cell registration mode is activated, an address is sequentially generated in a predetermined pattern from an algorithmic pattern generator (not shown), and at the same time, the presence / absence of a defect in each normal cell is checked by a read-after-write test. The cell address is registered in a fail memory (not shown) (step 301).
当該メモリデバイス内に不良セルが存在する場合には
（ステップ302 YES）、照合情報書込モードを起動して
検出された不良セルのアドレスを照合情報として当該メ
モリデバイス内のフューズROM（図示ぜず）に登録する
（ステップ303）。If there is a defective cell in the memory device (YES in step 302), the verification information writing mode is activated, and the address of the detected defective cell is used as verification information as a fuse ROM (not shown) in the memory device. ) (Step 303).
次いで、当該メモリデバイスに対して不良セルの通常
アドレスを送り、これをメモリデバイス内において前記
照合情報を頼りに予備セルのアドレスに変換させ、その
状態で予備セルの不良有無をリードアフタライト試験に
よりチェックする（ステップ304）。Next, the normal address of the defective cell is sent to the memory device, and the address is converted into the address of the spare cell in the memory device by relying on the collation information. Check (step 304).
予備セルが正常であれば（ステップ305 YES）、当該
メモリデバイスを良品として処理するのに対し（ステッ
プ306）、正常でない場合には（ステップ305NO）、当該
メモリデバイスを不良品として処理する（ステップ30
7）。If the spare cell is normal (step 305 YES), the memory device is processed as a non-defective product (step 306). If not (step 305 NO), the memory device is processed as a defective product (step 305). 30
7).
しかしながら、このような従来のメモリデバイス試験
装置にあっては、それ自体から直接に予備セルのアドレ
スを出力させてこれをアクセスすることができなかった
ため、試験のために予備セルをアクセスするためにはそ
の前にフェーズROM内に不良セルのアドレスを照合情報
として書込み、置換されるべき予備セルを確定せねばな
らない。However, in such a conventional memory device test apparatus, it was not possible to directly output the address of the spare cell from itself and access it, so that it was necessary to access the spare cell for testing. Must first write the address of the defective cell in the phase ROM as collation information and determine the spare cell to be replaced.
そのため、予備セルを試験した結果、それがなおも不
良していた場合には、仮にメモリ全体としては未だ予備
セルに空きがあるにも拘らず、最早そのメモリデバイス
は不良品として廃棄せざるを得ないと言う問題点があっ
た。Therefore, as a result of testing the spare cell, if it is still defective, the memory device must be discarded as a defective product even if the spare memory still has a free space as a whole memory. There was a problem of not getting it.
この発明は、上述の問題点を解決するためになされた
ものであり、その目的とするところは、LSIメモリの冗
長性をを最大限に利用して修復率を向上させることがで
きるメモリデバイス試験装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a memory device test capable of improving the repair rate by maximizing the redundancy of an LSI memory. It is to provide a device.
この発明は、上記の目的を達成するために、対象とな
るメモリデバイスの各通常セルを試験して当該通常セル
中に存在する不良セルを登録する不良セル登録手段
（３）と、前記不良セルを当該メモリデバイス内の予備
セルに置換させるに必要な照合情報を前記メモリデバイ
ス内の書き込み可能なメモリに書込む照合情報書込手段
と、を備えたメモリデバイス試験装置において、 所定のパターンでアドレス情報を順次発生させるアル
ゴリズミックパターン発生器（２）と、前記対象となる
メモリデバイスの不良セルのアドレスを登録するアドレ
スフェイルメモリ（３）と、前記アルゴリズミックパタ
ーン発生器（２）から発生されるアドレスと前記アドレ
スフェイルメモリ（３）から発生されるアドレスの一致
を判別する一致判別回路（４）と、前記不良セルに対応
した予備セルのアドレス情報を格納するシフトレジスタ
（5A〜5C）と、前記アドレスフェイルメモリ（３）に格
納されたアドレス情報を対応する前記予備セルのアドレ
ス情報に変換するレジスタ書込回路（6A〜6C）と、前記
一致判別回路（４）が一致を検出すると前記シフトレジ
スタ（5A〜5C）の内容を前記メモリデバイスに送出する
ためゲートを開くアンドゲート（7A〜7C）を備え、 メモリデバイス内の書き込み可能なメモリに前記照合
情報を書き込むに先立って、当該置換されるべき予備セ
ルのアドレスをメモリデバイス試験装置内で生成し、生
成したアドレスによって予備セルの良否の有無を試験す
るように構成したことを特徴とするものである。In order to achieve the above object, the present invention provides a defective cell registration means (3) for testing each normal cell of a target memory device and registering a defective cell existing in the normal cell, And a collation information writing means for writing collation information necessary to replace the spare cells in the memory device into a writable memory in the memory device. An algorithmic pattern generator (2) for sequentially generating information, an address fail memory (3) for registering an address of a defective cell of the target memory device, and an algorithmic pattern generator (2). A match determining circuit (4) for determining a match between an address and an address generated from the address fail memory (3); A shift register (5A-5C) for storing address information of a spare cell corresponding to the defective cell, and a register for converting the address information stored in the address fail memory (3) into the address information of the corresponding spare cell. When the write circuit (6A to 6C) and the match determination circuit (4) detect a match, an AND gate (7A to 7C) that opens a gate to send the contents of the shift register (5A to 5C) to the memory device Prior to writing the verification information in a writable memory in the memory device, an address of the spare cell to be replaced is generated in the memory device test apparatus, and whether the spare cell is good or bad is determined by the generated address. Is tested.
また、請求項１に記載のメモリデバイス試験装置にお
いて、前記不良セルのアドレスより当該不良セルに対す
る第１の予備セルのアドレスを生成して当該第１の予備
セルを試験し、当該第１の予備セルが不良であった場合
に、第２の予備セルのアドレスを生成して当該第２の予
備セルを試験するように構成したことを特徴とするもの
である。2. The memory device test apparatus according to claim 1, wherein an address of a first spare cell for the defective cell is generated from an address of the defective cell, the first spare cell is tested, and the first spare cell is tested. When the cell is defective, an address of the second spare cell is generated and the second spare cell is tested.
このような構成によれば、置換されるべき予備セルが
確定される前に、当該予備セルの不良の有無を試験する
ことができるから、その段階で予備セルの不良が判明さ
れたならば、置換されるべき予備セルを他の予備セルに
変更し、修復率を向上させることができる。According to such a configuration, before the spare cell to be replaced is determined, it is possible to test whether or not the spare cell is defective. The spare cell to be replaced can be changed to another spare cell, and the repair rate can be improved.
第１図は、本発明に係るメモリデバイス試験装置の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a memory device test apparatus according to the present invention.
このメモリデバイス試験装置１は、従来装置と同様
に、不良セル登録モードと照合情報書込モードとを備え
ている。The memory device test apparatus 1 has a defective cell registration mode and a collation information writing mode as in the conventional apparatus.
そして、不良セル登録モードにおいては、アルゴリズ
ミックパターン発生器２から所定のパターンでアドレス
情報を順次発生させ、同時にリードアフターライト試験
により、対象となるメモリデバイスの各通常セルの不良
有無をチェックし、不良セルのアドレスをフェイルメモ
リ３に登録させる。In the defective cell registration mode, the algorithmic pattern generator 2 sequentially generates address information in a predetermined pattern, and at the same time, checks whether or not each normal cell of the target memory device is defective by a read-after-write test, The address of the defective cell is registered in the fail memory 3.
また、照合情報書込モードにおいては、アドレスフェ
イルメモリに登録された不良セルのアドレスを照合情報
として当該メモリデバイス内のフューズROMに登録する
ようになっている。In the collation information writing mode, the address of the defective cell registered in the address fail memory is registered as collation information in a fuse ROM in the memory device.
以上の基本構成に加えて、特にこの実施例装置では、
一致判別回路４、シフトレジスタ5A〜5C、レジスタ書込
回路6A〜6C及びアンドゲート7A〜7Cを備えることによ
り、メモリデバイス内の予備セルを直接にアクセスでき
るように工夫されている。In addition to the above basic configuration, especially in this embodiment,
The provision of the coincidence determination circuit 4, shift registers 5A to 5C, register writing circuits 6A to 6C, and AND gates 7A to 7C is designed so that spare cells in the memory device can be directly accessed.
すなわち、一致判別回路４では、アルゴリズミックパ
ターン発生器２から発生されるアドレスとアドレスフェ
イルメモリ３から発生されるアドレスとが一致すると
“1"を出力してアンドゲート7A〜7Cを開くようになって
いる。That is, when the address generated from the algorithmic pattern generator 2 and the address generated from the address fail memory 3 match, the match determination circuit 4 outputs "1" and opens the AND gates 7A to 7C. ing.
一方、シフトレジスタ5A〜5Cはそれぞれ８段シフト構
成となっており、全体として並列３ビットのアドレス情
報を８個格納できるようになっている。On the other hand, each of the shift registers 5A to 5C has an eight-stage shift configuration, and can store eight pieces of parallel 3-bit address information as a whole.
そして、これらのシフトレジスタ5A〜5Cの各段には、
レジスタ書込回路6A〜6Cの作用により、各不良セルに対
応した予備セルのアドレスが最大８個格納出来るように
なっている。And, in each stage of these shift registers 5A to 5C,
By the operation of the register writing circuits 6A to 6C, up to eight addresses of spare cells corresponding to each defective cell can be stored.
尚、レジスタ書込回路5A〜6Cでは、アドレスフェイル
メモリ３に格納された例えば８ビットのアドレス情報を
それに対応する予備セルの３ビットのアドレス情報に変
換した後、これをシフトレジスタ5A〜5Cに格納させるよ
うになっている。In the register write circuits 5A to 6C, for example, 8-bit address information stored in the address fail memory 3 is converted into 3-bit address information of a corresponding spare cell, and then converted into the shift registers 5A to 5C. It is designed to be stored.
シフトレジスタ5A〜5Cに格納された３ビットの予備セ
ルアドレスは、アルゴリズミックパターン発生器２から
の制御で適宜なタイミングでシフトされ、順次アンドゲ
ート7A〜7Cの開くタイミングでRMS0〜RMS2として図示し
ないメモリデバイスへと送出される。The 3-bit spare cell addresses stored in the shift registers 5A to 5C are shifted at appropriate timing under the control of the algorithmic pattern generator 2, and are not shown as RMS0 to RMS2 at the timing when the AND gates 7A to 7C open. Sent to the memory device.
メモリデバイス側では、アドレス情報RMS0〜RMS2に基
いて該当する予備セルがアクセスされされる。On the memory device side, a corresponding spare cell is accessed based on the address information RMS0 to RMS2.
次に、以上の構成よりなるメモリデバイス試験装置１
を用いてメモリデバイスの修復作業を行う手順を第２図
のフローチャートを参照しながら説明する。Next, the memory device test apparatus 1 having the above configuration
The procedure for repairing a memory device by using the above will be described with reference to the flowchart of FIG.
先ず、不良セル登録モードを起動してアルゴリズミッ
クパターン発生器２から所定のパターンでアドレスを順
次発生させ、同時にリード・アフタ・ライト試験により
各通常セルの不良の有無をチェックし、不良セルのアド
レスをアドレスフェイルメモリ３に登録させる（ステッ
プ201）。First, the defective cell registration mode is activated to sequentially generate addresses from the algorithmic pattern generator 2 in a predetermined pattern. At the same time, the presence / absence of a defect in each normal cell is checked by a read-after-write test. Is registered in the address fail memory 3 (step 201).
当該メモリデバイス内に不良セルが存在する場合には
（ステップ202 YES）、アドレスフェイルメモリ内の不
良アドレスをシフトレジスタ5A〜5Cへと登録させた後、
アルゴリズミックパターン発生器２を起動して所定のパ
ターンでアドレスを発生させつつ、アドレスフェイルメ
モリ３からは不良セルアドレスを発生させる。If there is a defective cell in the memory device (step 202 YES), after registering the defective address in the address fail memory in the shift registers 5A to 5C,
While the algorithmic pattern generator 2 is activated to generate an address in a predetermined pattern, a defective cell address is generated from the address fail memory 3.
すると、両アドレスが一致するたびに一致判別回路４
の“1"出力を受けてアンドゲート7A〜7Cが開かれ、不良
セルに対応する予備セルアドレスがメモリデバイスへと
送出され、同時に該当する予備セルについて不良試験が
おなわれる（ステップ203）。Then, each time the addresses match, the match determination circuit 4
In response to the output of "1", the AND gates 7A to 7C are opened, the spare cell address corresponding to the defective cell is sent to the memory device, and a defect test is performed on the corresponding spare cell at the same time (step 203).
試験の結果、当該予備セルが不良している場合には
（ステップ204 NO）、シフトレジスタ5A〜5C内の予備
セルアドレスを書き替えた後、再度ステップ204と同様
にして、不良セルに相当する予備セルをチェックする
（ステップ205）。通常、予備セルが不良することは希
であるから以上を１〜２回繰り返せば大抵の場合正常な
予備セルを得ることができる。As a result of the test, if the spare cell is defective (NO in step 204), the spare cell address in the shift registers 5A to 5C is rewritten, and the defective cell corresponds to the defective cell in the same manner as in step 204. The spare cell is checked (step 205). Normally, it is rare that the spare cell is defective, so that the normal spare cell can be obtained in most cases by repeating the above operation once or twice.
正常な予備セルが得られたならば（ステップ204 YE
S）、当該予備セルを特定した後、照合情報書込モード
を起動して検出された不良セルのアドレスを照合情報と
して当該メモリデバイス内のフューズROM（図示せず）
に登録する（ステップ206）。If a normal spare cell is obtained (step 204 YE
S) After identifying the spare cell, activate the collation information writing mode and use the address of the detected defective cell as collation information as a fuse ROM (not shown) in the memory device.
(Step 206).
その後、当該メモリデバイスを良品として処理する
（ステップ207）。Thereafter, the memory device is processed as a non-defective product (step 207).
以上の実施例によれば、不良セルのアドレスをフュー
ズROMに登録するに先立ち、置換されるべき予備セルの
正常、異常をチェックできるため、当該予備セルが異常
な場合には、直ちにこれを正常な予備セルに変更するこ
とができ、従来装置のようにメモリデバイスを廃棄させ
ることがなくなる。According to the above embodiment, before the address of the defective cell is registered in the fuse ROM, it is possible to check whether or not the spare cell to be replaced is normal or abnormal. The spare cell can be changed to another, and the memory device is not discarded unlike the conventional apparatus.
尚、この発明の実施にあたっては、メモリデバイス側
にも予備セルを直接アクセスできる外部端子が必要にな
るが、これは当業者であれば容易に対処できるはずであ
る。In implementing the present invention, an external terminal capable of directly accessing the spare cell is required also on the memory device side, but this can be easily dealt with by those skilled in the art.
以上の説明で明らかなように、この発明によれば、置
換されるべき予備セルが確定される前に、当該予備セル
のに不良の有無を試験することができるから、その段階
で予備セルの不良が判明されたならば、置換されるべき
予備セルを他の予備セルに変更することによって、当該
メモリデバイスが有する冗長性を最大限に利用したメモ
リデバイスの修復が可能となる。As is apparent from the above description, according to the present invention, before the spare cell to be replaced is determined, it is possible to test whether or not the spare cell is defective. If a failure is found, the spare cell to be replaced is changed to another spare cell, thereby making it possible to repair the memory device by making maximum use of the redundancy of the memory device.
第１図は本発明の一実施例を示すブロック図、 第２図は本実施例装置による修復作業の手順を示すフロ
ーチャート、 第３図は従来装置による修復作業の手順を示すフローチ
ャートである。 １……メモリデバイス試験装置 ２……アルゴリズミックパターン発生器 ３……アドレスフェイルメモリ ４……一致判別回路 5A〜5C……シフトレジスタ 6A〜6C……レジスタ書込回路 7A〜7C……アンドゲートFIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a flowchart showing a procedure of a repair work by the apparatus of the present embodiment, and FIG. 3 is a flowchart showing a procedure of a repair work by a conventional apparatus. DESCRIPTION OF SYMBOLS 1 ... Memory device test apparatus 2 ... Algorithmic pattern generator 3 ... Address fail memory 4 ... Match discrimination circuit 5A-5C ... Shift register 6A-6C ... Register writing circuit 7A-7C ... AND gate
Claims (2)
試験して当該通常セル中に存在する不良セルを登録する
不良セル登録手段と、前記不良セルを当該メモリデバイ
ス内の予備セルに置換させるに必要な照合情報を前記メ
モリデバイス内の書き込み可能なメモリに書込む照合情
報書き込み手段と、を備えたメモリデバイス試験装置に
おいて、 所定のパターンでアドレス情報を順次発生させるアルゴ
リズミックパターン発生器（２）と、前記対象となるメ
モリデバイスの不良セルのアドレスを登録するアドレス
フェイルメモリ（３）と、前記アルゴリズミックパター
ン発生器（２）から発生されるアドレスと前記アドレス
フェイルメモリ（３）から発生されるアドレスの一致を
判別する一致判別回路（４）と、前記不良セルに対応し
た予備セルのアドレス情報を格納するシフトレジスタ
（5A〜5C）と、前記アドレスフェイルメモリ（３）に格
納されたアドレス情報を対応する前記予備セルのアドレ
ス情報に変換するレジスタ書込回路（6A〜6C）と、前記
一致判別回路（４）が一致を検出すると前記シフトレジ
スタ（5A〜5C）の内容を前記メモリデバイスに送出する
ためゲートを開くアンドゲート（7A〜7C）を備え、 メモリデバイス内の書き込み可能なメモリに前記照合情
報を書き込むに先立って、当該置換されるべき予備セル
のアドレスをメモリデバイス試験装置内で生成し、生成
したアドレスによって予備セルの良否の有無を試験する
ように構成するようにしたことを特徴とするメモリデバ
イス試験装置。1. A defective cell registration means for testing each normal cell of a target memory device and registering a defective cell existing in the normal cell, and replacing the defective cell with a spare cell in the memory device. Information writing means for writing the necessary collation information into a writable memory in the memory device. An algorithmic pattern generator (2) for sequentially generating address information in a predetermined pattern ), An address fail memory (3) for registering an address of a defective cell of the target memory device, an address generated from the algorithmic pattern generator (2), and an address generated from the address fail memory (3). A match judging circuit (4) for judging the coincidence of the addresses, and a spare cell corresponding to the defective cell. Shift registers (5A to 5C) for storing the address information of the memory cells, and register writing circuits (6A to 6C) for converting the address information stored in the address fail memory (3) into the address information of the corresponding spare cells. And AND gates (7A to 7C) that open gates to send the contents of the shift registers (5A to 5C) to the memory device when the match determination circuit (4) detects a match. Prior to writing the verification information in a possible memory, an address of the spare cell to be replaced is generated in the memory device test apparatus, and the quality of the spare cell is tested based on the generated address. A memory device test apparatus characterized in that:
において、 前記不良セルのアドレスより当該不良セルに対する第１
の予備セルのアドレスを生成して当該第１の予備セルを
試験し、当該第１の予備セルが不良であった場合に、第
２の予備セルのアドレスを生成して当該第２の予備セル
を試験するように構成したことを特徴とするメモリデバ
イス試験装置。2. The memory device test apparatus according to claim 1, wherein a first address for the defective cell is determined based on an address of the defective cell.
The first spare cell is tested by testing the first spare cell, and if the first spare cell is defective, the address of the second spare cell is generated and the second spare cell is tested. A memory device test apparatus, characterized in that it is configured to test a memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298917A JP2741878B2 (en) | 1988-11-25 | 1988-11-25 | Memory device test equipment |
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| JP63298917A JP2741878B2 (en) | 1988-11-25 | 1988-11-25 | Memory device test equipment |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62293598A (en) * | 1986-06-12 | 1987-12-21 | Toshiba Corp | Semiconductor storage device |
| JPS63127499A (en) * | 1986-11-17 | 1988-05-31 | Yamada Denon Kk | Device for inspecting memory element |
| JPS63206999A (en) * | 1987-02-24 | 1988-08-26 | Matsushita Electronics Corp | Semiconductor memory device |
-
1988
- 1988-11-25 JP JP63298917A patent/JP2741878B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02144000A (en) | 1990-06-01 |
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