JPH1196793A - Semiconductor memory test device - Google Patents
Semiconductor memory test deviceInfo
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- JPH1196793A JPH1196793A JP9255471A JP25547197A JPH1196793A JP H1196793 A JPH1196793 A JP H1196793A JP 9255471 A JP9255471 A JP 9255471A JP 25547197 A JP25547197 A JP 25547197A JP H1196793 A JPH1196793 A JP H1196793A
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- row
- fail
- address
- column
- memory
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体メモリ試
験装置に関し、特に、リダンダンシイ構造を有する半導
体メモリの不良救済解析装置を有する半導体メモリ試験
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory test apparatus, and more particularly, to a semiconductor memory test apparatus having a failure repair analysis apparatus for a semiconductor memory having a redundancy structure.
【０００２】[0002]
【従来の技術】不良救済解析装置を有する半導体試験装
置による被試験半導体メモリの不良解析の従来例を図３
を参照して極く一般的に説明しておく。パターン発生器
２はタイミング発生器１の発生する基準クロックに従っ
て動作し、アドレス信号、試験パターンデータ、制御信
号を発生する。これらの信号データは波形整形器３に供
給され、ここにおいて波形整形されてから被試験半導体
メモリＭに入力される。ここで、被試験半導体メモリＭ
の波形整形されたアドレス信号により指定されたメモリ
セルに試験データが書き込まれる。次に、この被試験半
導体メモリＭの出力である論理値を読み出し、この読み
出された論理値とパターン発生器２から発生供給される
期待値データとを論理比較器４において比較し、良不良
を判定する。被試験半導体メモリＭから読み出された論
理値とパターン発生器２から発生供給される期待値デー
タとが不一致の場合、フェイルデータが出力され、これ
が不良救済解析装置５に入力される。2. Description of the Related Art FIG. 3 shows a conventional example of a failure analysis of a semiconductor memory under test by a semiconductor test device having a failure repair analysis device.
A very general description is provided with reference to FIG. The pattern generator 2 operates according to the reference clock generated by the timing generator 1, and generates an address signal, test pattern data, and a control signal. These signal data are supplied to the waveform shaper 3, where they are shaped and input to the semiconductor memory M under test. Here, the semiconductor memory under test M
The test data is written to the memory cell specified by the waveform-shaped address signal. Next, the logical value output from the semiconductor memory M under test is read out, and the read logical value is compared with expected value data generated and supplied from the pattern generator 2 in the logical comparator 4 to determine whether the read / write operation is good or not. Is determined. If the logical value read from the semiconductor memory M under test does not match the expected value data generated and supplied from the pattern generator 2, fail data is output and is input to the defect relief analyzer 5.
【０００３】ここで、半導体メモリの不良は、デコーダ
その他の不良によりデコーダに接続するメモリセルの１
行或いは１列において多数のメモリセルに不良が発生す
るライン不良と、不良のメモリセルが単独に分散して発
生するセル不良に大別することができる。そして、リダ
ンダンシイ構造を有する半導体メモリとは、不良メモリ
セルが存在する場合、この不良メモリセルと置換される
べき予備メモリセルを有すると共に不良メモリセルのア
ドレスを予備メモリセルのアドレスに変換する構成を有
する半導体メモリをいう。予備メモリセルは、行或いは
列のライン単位で置換されるので、スペアラインと称
す。不良救済とは、被試験半導体メモリの本来のメモリ
セルに不良が発生した場合、その不良メモリセルのアド
レスを捜索し、その不良メモリセルをスペアラインで置
き換えることにより当該被試験半導体メモリを良品とし
て使用することができるか否かを調べて、使用可の場合
は行或いは列の内の何れのスペアラインで置換すべきか
を解析することをいう。[0003] Here, a defect in the semiconductor memory is caused by one of the memory cells connected to the decoder due to a defect in the decoder or the like.
Line defects in which a large number of memory cells fail in a row or one column can be roughly classified into cell failures in which defective memory cells are dispersed independently. A semiconductor memory having a redundancy structure includes a structure in which, when a defective memory cell is present, a spare memory cell to be replaced with the defective memory cell and an address of the defective memory cell is converted to an address of the spare memory cell. Refers to a semiconductor memory having The spare memory cell is called a spare line because it is replaced in row or column line units. Defective repair means that when a defect occurs in the original memory cell of the semiconductor memory under test, the address of the defective memory cell is searched, and the defective memory cell is replaced with a spare line to make the semiconductor memory under test a non-defective product. It refers to checking whether it can be used, and if it can be used, analyzing which spare line in a row or a column should be replaced.
【０００４】次に、図４を参照して不良救済解析装置に
よる不良救済解析のアルゴリズムを説明する。不良救済
解析装置により被試験半導体メモリＭの不良救済解析を
実施するには、メモリセルの行および列の各アドレスラ
イン上のフェイル数を知る必要がある。スペア行数は２
本あり、スペア列数は４本あるものとする。スペア行は
行側のスペアライン、スペア列は列側のスペアラインで
ある。ここで、行アドレスＲＡ１上においてｘにより示
されるフェイルが５個発生しているものとした場合、ス
ペア列により救済しようとすると、スペア列は４本しか
準備されていないので１本不足することとなり、スペア
列によっては５個のフェイルを救済することはできな
い。依って、この行アドレスラインＲＡ１はスペア行で
救済する。ライン不良とは、換言すれば、一方のスペア
ラインでしか救済することができないメモリ不良であ
る。Next, an algorithm of failure repair analysis by the failure repair analyzer will be described with reference to FIG. In order to perform the defect repair analysis of the semiconductor memory under test M by the defect repair analyzer, it is necessary to know the number of failures on each address line of the memory cell row and column. 2 spare rows
There are four spare rows. The spare row is a row side spare line, and the spare column is a column side spare line. Here, if it is assumed that five failures indicated by x have occurred on the row address RA1, and when the repair is to be performed by using the spare column, only four spare columns are prepared, so that one is insufficient. However, depending on the spare row, five fail cannot be relieved. Therefore, row address line RA1 is repaired by a spare row. In other words, a line defect is a memory defect that can be remedied only by one spare line.
【０００５】図５を参照するに、列アドレスラインＣＡ
１上においてフェイルが３個発生しているものとした場
合、スペア行は２本であるのでスペア行により救済する
ことはできない。依って、この列アドレスラインＣＡ１
はスペア列により救済する。以上の通り、一方のスペア
ラインに依っては救済することはできないが、他方のス
ペアラインに依って救済することができる不良の救済を
先ず実施する。この救済は、主としてライン不良につい
て実施する。ライン不良の救済を実施してから残存した
フェイル、即ち、セル不良について救済を実施するが、
この場合はスペア行或いはスペア列の何れをも使用して
も救済することができる。この場合、考えられるすべて
の救済の組み合わせを求めるか、或いは、条件を設定し
て最適な救済解を求めることが行われる。例えば、スペ
ア行から使いきるという条件を設定して救済を実施す
る。Referring to FIG. 5, a column address line CA
If it is assumed that three failures have occurred on 1, the number of spare rows is two and cannot be repaired by the spare rows. Therefore, the column address line CA1
Are relieved by spare rows. As described above, repair of a defect that cannot be repaired by one spare line but can be repaired by the other spare line is performed first. This remedy is mainly performed for a line defect. The remedy for the remaining failures after performing the line defect remedy, that is, the cell defect is performed.
In this case, the repair can be performed by using either the spare row or the spare column. In this case, all possible combinations of rescue are obtained, or conditions are set to obtain an optimal remedy solution. For example, the condition for using up from the spare row is set and the relief is performed.
【０００６】ところで、従来の不良救済解析装置は不良
解析メモリを使用して不良解析を実施するが、この不良
救済解析装置は以下の２種類に大別することができる。
第１の種類の不良救済解析装置は、不良解析メモリの他
に行アドレスおよび列アドレス毎のフェイル数を格納す
るメモリを有し、被試験半導体メモリの試験中にフェイ
ル数を計数するというものである。不良解析メモリの或
るアドレスにフェイルを格納する場合、そのアドレスの
データが"０"であれば計数し、"１"であれば計数しない
という処理を行う。これは、通常のメモリ試験において
は、同一アドレスに対して数回の読み出しを行い、同一
アドレスで発生したフェイルは１回と計数する上におい
て必要な機能である。Incidentally, the conventional failure repair analysis device performs a failure analysis using a failure analysis memory, and the failure repair analysis device can be roughly classified into the following two types.
The first type of defect repair analysis apparatus has a memory for storing the number of failures for each row address and column address in addition to the failure analysis memory, and counts the number of failures during the test of the semiconductor memory under test. is there. When a fail is stored at a certain address in the failure analysis memory, if the data at that address is "0", counting is performed, and if "1", counting is not performed. This is a function necessary for performing a read operation several times for the same address in a normal memory test and counting a failure generated at the same address as one time.
【０００７】第１の種類の不良救済解析装置を図６を参
照して具体的に説明する。行フェイル数格納メモリ３は
行アドレス毎のライン上のフェイル数を格納するメモリ
であり、列フェイル数格納メモリ４は列アドレス毎のラ
イン上のフェイル数を格納するメモリである。行フェイ
ル数加算器３１および列フェイル数加算器４１は、フェ
イルがあった時にフェイル数をカウントアップする加算
器である。第１のＡＮＤゲート１１はフェイルがあった
時のみ不良解析メモリｍに書き込みを行うゲートであ
る。第２のＡＮＤゲート２１は不良解析メモリｍのデー
タが"０"の時のみ行フェイル数格納メモリ３、列フェイ
ル数格納メモリ４に書き込みを行うゲートである。ここ
で、ライトイネーブル信号ＷＥ１はライトイネーブル信
号ＷＥ２より遅れて印加される。The first type of defect repair analysis device will be described in detail with reference to FIG. The row failure number storage memory 3 is a memory for storing the number of failures on the line for each row address, and the column failure number storage memory 4 is a memory for storing the number of failures on the line for each column address. The row fail number adder 31 and the column fail number adder 41 are adders that count up the fail number when a failure occurs. The first AND gate 11 is a gate for writing data into the failure analysis memory m only when a failure occurs. The second AND gate 21 is a gate that writes data to the row failure number storage memory 3 and the column failure number storage memory 4 only when the data in the failure analysis memory m is “0”. Here, the write enable signal WE1 is applied later than the write enable signal WE2.
【０００８】第２の種類の不良救済解析装置は、被試験
半導体メモリの試験結果を一旦不良解析メモリに格納
し、試験終了後、不良解析メモリに格納された不良情報
を読み出して行および列毎のフェイル数を計数するもの
である。計数値はＣＰＵのメインメモリに格納され、不
良救済解析に使用される。A second type of defect repair analysis apparatus temporarily stores a test result of a semiconductor memory under test in a defect analysis memory, and after completion of the test, reads the defect information stored in the defect analysis memory to read out each row and column. Is counted. The count value is stored in the main memory of the CPU and is used for defect repair analysis.
【０００９】[0009]
【発明が解決しようとする課題】以上の第１の種類の不
良救済解析装置は、被試験半導体メモリの試験終了後に
おいて不良解析メモリの全領域の読み出しは不要である
が、フェイル数格納メモリを２個必要とするものであ
り、それだけ不良救済解析装置のコストアップにつなが
る。In the above-described first type of defect repair analysis apparatus, it is not necessary to read the entire area of the defect analysis memory after the test of the semiconductor memory under test is completed. Two are required, which leads to an increase in the cost of the defect repair analysis device.
【００１０】そして、第２の種類の不良救済解析装置
は、不良解析メモリ以外の特別なハードウェアを必要と
しない利点を有する反面、不良解析メモリからデータを
読み出すのに長時間を要するという欠点を有する。これ
は、被試験半導体メモリのメモリ容量が大きくなるほど
顕著になる。また、以上の不良救済解析装置は何れも不
良解析メモリを必要とするものである。この場合、被試
験半導体メモリのメモリ容量が増大すると、それに対応
する大きなメモリ容量の不良解析メモリを準備する必要
に迫られ、これも不良救済解析装置のコストの上昇をも
たらす。The second type of defect analysis apparatus has the advantage that no special hardware other than the defect analysis memory is required, but has the disadvantage that it takes a long time to read data from the defect analysis memory. Have. This becomes more remarkable as the memory capacity of the semiconductor memory under test increases. Further, all of the above defect repair analysis devices require a defect analysis memory. In this case, when the memory capacity of the semiconductor memory under test increases, it becomes necessary to prepare a failure analysis memory having a correspondingly large memory capacity, which also increases the cost of the failure repair analysis apparatus.
【００１１】この発明は、ハードウェアを簡素に構成し
て上述の問題を解消した廉価な不良救済解析装置を有す
る半導体メモリ試験装置を提供するものである。An object of the present invention is to provide a semiconductor memory test apparatus having an inexpensive defect repair analysis apparatus in which the above-mentioned problems are solved by simply configuring hardware.
【００１２】[0012]
請求項１：被試験半導体メモリＭの行アドレス毎のフェ
イル数を直接に格納する行フェイル数格納メモリ３およ
び列アドレス毎のフェイル数を直接に格納する列フェイ
ル数格納メモリ４を有する不良救済解析装置を具備する
半導体メモリ試験装置において、ライン不良のアドレス
を格納するデータバッファメモリ８３、９３を具備する
半導体メモリ試験装置を構成した。Claim 1: Failure repair analysis having a row fail number storage memory for directly storing the number of failures for each row address of the semiconductor memory under test M and a column failure number storage memory for directly storing the number of failures for each column address A semiconductor memory test apparatus including data buffer memories 83 and 93 for storing addresses of line failures was constructed.
【００１３】そして、請求項２：請求項１に記載される
半導体メモリ試験装置において、パターン発生器から供
給されるアドレスの内から行アドレスを選択してこれを
行フェイル数格納メモリ３に供給する行アドレスセレク
タ５および列アドレスを選択してこれを列フェイル数格
納メモリ４に供給する列アドレスセレクタ６を具備し、
行フェイル数格納メモリ３から読み出した行フェイル数
に＋１した加算結果を出力する行フェイル数加算器３１
および列フェイル数格納メモリ４から読み出した列フェ
イル数に＋１した加算結果を出力する列フェイル数加算
器４１を具備し、行フェイル数のリミット値を格納する
行リミット値レジスタ３２および列フェイル数のリミッ
ト値を格納する列リミット値レジスタ４２を具備し、行
フェイル数加算器３１の出力と行リミット値レジスタ３
２の行リミット値を比較する行フェイル数比較器３３お
よび列フェイル数加算器４１の出力と列リミット値レジ
スタ４２の列リミット値を比較する列フェイル数比較器
４３を具備し、行フェイル数格納メモリ３および列フェ
イル数格納メモリ４のライトイネーブル端子をフェイル
信号の入力端子に接続し、行フェイル数加算器３１の出
力端子を行フェイル数格納メモリ３の入力端子に接続
し、列フェイル数加算器４１の出力端子を列フェイル数
格納メモリ４の入力端子に接続し、フェイル信号、行フ
ェイル数比較器の出力およびイネーブル信号が各別に入
力される３入力端子を有する行フェイルＡＮＤゲート８
２およびフェイル信号、列フェイル数比較器の出力およ
びイネーブル信号が各別に入力される３入力端子を有す
る列フェイルＡＮＤゲート９２を具備し、行フェイル数
比較器３３の出力を計数する行アドレスポインタ８１お
よび列フェイル数比較器４３の出力を計数する列アドレ
スポインタ９１を具備し、行アドレスセレクタ５の出力
端子に接続する入力端子、行アドレスポインタ８１の出
力端子に接続するアドレス入力端子、ＡＮＤゲートの出
力端子に接続するライトイネーブル端子を有する行デー
タバッファメモリ８３および列アドレスセレクタ６の出
力端子に接続する入力端子、列アドレスポインタ９１の
出力端子に接続するアドレス入力端子、列フェイルＡＮ
Ｄゲート９２の出力端子に接続するライトイネーブル端
子を有する列データバッファメモリ９３を具備する半導
体メモリ試験装置を構成した。In a second aspect of the present invention, a row address is selected from the addresses supplied from the pattern generator and supplied to the row fail number storage memory 3. A row address selector 5 and a column address selector 6 for selecting a column address and supplying it to the column fail number storage memory 4;
A row fail number adder 31 that outputs an addition result obtained by adding +1 to the row fail number read from the row fail number storage memory 3
A column fail number adder 41 for outputting an addition result obtained by adding +1 to the column fail number read from the column fail number storage memory 4; a row limit value register 32 for storing a limit value of the row fail number; A column limit value register for storing a limit value; an output of the row fail number adder 31 and a row limit value register 3;
A row fail number comparator 33 for comparing the row limit value of 2 and a column fail number comparator 43 for comparing the output of the column fail number adder 41 with the column limit value of the column limit value register 42; The write enable terminal of the memory 3 and the column failure number storage memory 4 is connected to the input terminal of the fail signal, the output terminal of the row failure number adder 31 is connected to the input terminal of the row failure number storage memory 3, and the column failure number is added. The output terminal of the comparator 41 is connected to the input terminal of the column fail number storage memory 4, and the fail signal AND gate 8 having three input terminals to which the fail signal, the output of the row fail number comparator and the enable signal are separately inputted.
A row address pointer 81 for counting the output of the row fail number comparator 33, comprising a column fail AND gate 92 having three input terminals to which 2 and fail signals, the output of the column fail number comparator and the enable signal are separately input A column address pointer 91 for counting the output of the column fail number comparator 43; an input terminal connected to the output terminal of the row address selector 5; an address input terminal connected to the output terminal of the row address pointer 81; A row data buffer memory 83 having a write enable terminal connected to the output terminal, an input terminal connected to the output terminal of the column address selector 6, an address input terminal connected to the output terminal of the column address pointer 91, and a column fail AN
A semiconductor memory test device including a column data buffer memory 93 having a write enable terminal connected to the output terminal of the D gate 92 was constructed.
【００１４】また、請求項３：請求項２に記載される半
導体メモリ試験装置において、フェイル数のリミット値
を、（スペア列の本数）×（１アドレスの読み出し回
数）に設定した半導体メモリ試験装置を構成した。In a preferred embodiment of the present invention, the limit value of the number of failures is set to (the number of spare columns) × (the number of times of reading one address). Was configured.
【００１５】[0015]
【発明の実施の形態】この発明の実施の形態を図１およ
び図２を参照して、特に、行側の回路について説明す
る。なお、列側の回路については、行側の回路と対比し
て同様に説明することができるのでその説明を省略す
る。図１および図２において、行アドレスセレクタ５
は、パターン発生器から供給されるアドレス信号の内か
ら被試験半導体メモリＭの行アドレスを選択するセレク
タである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIGS. Note that the circuit on the column side can be similarly described in comparison with the circuit on the row side, and thus the description thereof is omitted. In FIG. 1 and FIG.
Is a selector for selecting a row address of the semiconductor memory under test M from address signals supplied from the pattern generator.
【００１６】行フェイル数格納メモリ３は行アドレス毎
のフェイル数を格納するメモリである。この行フェイル
数格納メモリ３は、フェイル信号が入力端子である入力
ＡＮＤゲート７を介して入力される度び毎に、その読み
出しデータを行フェイル数加算器３１に出力すると共
に、行フェイル数加算器３１の出力データと行フェイル
数比較器３３の出力データとが書き込まれる動作が実行
される。行フェイル数格納メモリ３は（ｍ＋ｌ）ビット
のデータ幅を有しており、被試験半導体メモリＭの行ア
ドレス範囲と同等か或いはそれ以上のデータ幅を有す
る。データ幅ｍは、１行のフェイル数を何個まで計数す
るかにより決定される。また、＋１ビットは行フェイル
数比較器３３の出力データであるフラグを書き込むビッ
トである。The row failure number storage memory 3 is a memory for storing the number of failures for each row address. Each time a fail signal is input via the input AND gate 7 serving as an input terminal, the row fail number storage memory 3 outputs the read data to the row fail number adder 31 and adds the row fail number. The operation of writing the output data of the device 31 and the output data of the row fail number comparator 33 is executed. The row fail number storage memory 3 has a data width of (m + 1) bits, and has a data width equal to or larger than the row address range of the semiconductor memory M under test. The data width m is determined by the number of failures in one row. The +1 bit is a bit for writing a flag, which is output data of the row fail number comparator 33.
【００１７】行フェイル数加算器３１は、行フェイル数
格納メモリ３から入力された読み出しデータに＋１した
データを出力する。この加算器３１は、行フェイル数格
納メモリ３に書き込みが行われたか否かに関わりなくメ
モリ３の現在のデータを読み出してこのデータに"１"を
加算し、加算結果をメモリ３に帰還入力する。なお、こ
れら行フェイル数格納メモリ３および行フェイル数加算
器３１の動作については後で具体的に説明される。The row fail number adder 31 outputs data obtained by adding +1 to the read data input from the row fail number storage memory 3. The adder 31 reads out the current data in the memory 3 regardless of whether or not data has been written to the row-fail count storage memory 3, adds "1" to this data, and feeds back the addition result to the memory 3. I do. The operations of the row fail number storage memory 3 and the row fail number adder 31 will be specifically described later.
【００１８】行フェイル数リミット値レジスタ３２は、
行フェイルのリミット値を格納するレジスタである。後
で図２を参照して具体的数値的に説明されるが、ここに
おいては「（スペア列の本数）×（１アドレスの読み出
し回数）」を設定する。これは、従来例の説明における
一方のスペアラインでしか救済することができないライ
ン不良の検出をすることに対応する。この発明において
は、被試験半導体メモリＭのビット毎の不良情報を保持
することはできないので、同一のアドレスで２回フェイ
ルするとフェイル２と計数することになる。そこで、リ
ミット値として（スペア列の本数）×（１アドレスの読
み出し回数）を設定する。The row fail number limit value register 32 stores
This register stores the limit value of the row fail. Although specific numerical values will be described later with reference to FIG. 2, “(the number of spare columns) × (the number of times of reading one address)” is set here. This corresponds to detecting a line defect that can be repaired only by one spare line in the description of the conventional example. In the present invention, since the failure information for each bit of the semiconductor memory M to be tested cannot be held, if the same address fails twice, the failure is counted as 2. Therefore, (the number of spare rows) × (the number of times of reading one address) is set as the limit value.
【００１９】行フェイル数比較器３３は、行フェイル数
加算器３１の出力と行フェイル数リミット値レジスタ３
２のリミット値を比較して、行フェイル数加算器３１の
出力の方が大きくなった時、"１"を出力してフラグ１を
立て、それ以外の場合は"０"を出力する。ここで、８１
は行アドレスポインタ、８２はＡＮＤゲート、８３は行
データバッファメモリである。行アドレスポインタ８１
の入力端子は行フェイル数比較器３３の出力端子に接続
すると共に、その出力端子は行データバッファメモリ８
３のアドレス入力端子Ａｄに接続している。行フェイル
数比較器３３の出力端子は行フェイルＡＮＤゲート８２
の入力端子の内の一つに接続している。行フェイルＡＮ
Ｄゲート８２の入力端子の内のたの二つにはライトイネ
ーブル信号ＷＥ２とフェイル信号が供給される。そし
て、行フェイルＡＮＤゲート８２の出力端子は行データ
バッファメモリ８３のライトイネーブル端子ＷＥに接続
している。行アドレスポインタ８１は行データバッファ
メモリ８３のアドレスを発生するカウンタであり、行フ
ェイル数比較器３３にフラグ１が立った時にこれを格納
して＋１を加算するものである。この行アドレスポイン
タ８１のカウント値は行データバッファメモリ８３のア
ドレス入力端子Ａｄに印加された状態にある。即ち、行
データバッファメモリ８３のアドレス入力端子Ａｄに
は、クリアされた初期状態においては"０"が印加され、
アドレス０を指定し得る状態にある。行データバッファ
メモリ８３はスペア行でしか救済することができないラ
イン不良行のアドレスを格納するメモリであり、行フェ
イル数比較器３３から出力されるフラグが"１"の時の行
アドレスを格納する。なお、ライトイネーブル信号ＷＥ
１はライトイネーブル信号ＷＥ２より遅れて印加され
る。The number-of-row-fails comparator 33 stores the output of the row-fail-number adder 31 and the row-fail-number limit value register 3.
When the output of the row fail number adder 31 is larger than the limit value of 2, the flag "1" is output and the flag 1 is set. Otherwise, "0" is output. Where 81
Is a row address pointer, 82 is an AND gate, and 83 is a row data buffer memory. Row address pointer 81
Is connected to the output terminal of the row fail number comparator 33, and its output terminal is connected to the row data buffer memory 8.
3 is connected to the address input terminal Ad. The output terminal of the row fail number comparator 33 is a row fail AND gate 82.
Connected to one of the input terminals. Line Fail AN
Only two of the input terminals of the D gate 82 are supplied with a write enable signal WE2 and a fail signal. The output terminal of the row fail AND gate 82 is connected to the write enable terminal WE of the row data buffer memory 83. The row address pointer 81 is a counter for generating an address of the row data buffer memory 83. When the flag 1 is set in the row fail number comparator 33, it is stored and added with +1. The count value of the row address pointer 81 is applied to the address input terminal Ad of the row data buffer memory 83. That is, “0” is applied to the address input terminal Ad of the row data buffer memory 83 in the cleared initial state,
It is in a state where address 0 can be specified. The row data buffer memory 83 is a memory for storing an address of a line defective row which can be relieved only by a spare row, and stores a row address when a flag output from the row fail number comparator 33 is "1". . Note that the write enable signal WE
1 is applied later than the write enable signal WE2.
【００２０】図２をも参照して図１の不良救済解析装置
の動作を説明するに、ここにおける被試験半導体メモリ
Ｍは８行×８列のメモリセルを有する例である。以後、
行アドレスをｉ、列アドレスをｊと表示し、このアドレ
スをアドレス（ｉ、ｊ）と表示することにする。被試験
半導体メモリＭのデータ読み出しは１アドレスについて
２回とし、スペア行は２本であり、スペア列も２本であ
るものとする。即ち、行フェイル数リミット値レジスタ
３２に（２本×２回）＝４を設定し、列フェイル数リミ
ット値レジスタ４２にも（２本×２回）＝４を設定す
る。そして、フェイル数格納メモリ、データバッファメ
モリ、アドレスポイタは試験開始に先だってクリアして
おく。図２（ａ）において、左下がり斜線はフェイルア
ドレスを示す。The operation of the defect repair analyzer of FIG. 1 will be described with reference to FIG. 2 as well. The semiconductor memory M under test here is an example having 8 rows × 8 columns of memory cells. Since then
The row address is indicated as i, the column address is indicated as j, and this address is indicated as address (i, j). The data reading from the semiconductor memory under test M is performed twice for one address, the number of spare rows is two, and the number of spare columns is also two. That is, (2 × 2 times) = 4 is set in the row fail number limit value register 32, and (2 × 2 times) = 4 is also set in the column fail number limit value register. Then, the fail number storage memory, the data buffer memory, and the address pointer are cleared before the start of the test. In FIG. 2A, the slanted lines on the left indicate fail addresses.
【００２１】第１回目の試験 第０行アドレスの試験 被試験半導体メモリＭのアドレス（０、０）を指定した
時、試験結果はパスであるのでフェイルは"０"であり、
入力ＡＮＤゲート７のフェイル信号は"０"であるので、
入力ＡＮＤゲート７の出力は"０"である。従って、行フ
ェイル数格納メモリ３はライトイネーブル端子ＷＥの入
力が"０"であるところからライトイネーブルとされな
い。次に、行フェイル数加算器３１は、クリアされたデ
ータである"０"を行フェイル数格納メモリ３から読み出
してこれを入力する。行フェイル数加算器３１はこの読
みだしデータ"０"に"１"を加算し、加算結果である"１"
を行フェイル数格納メモリ３に入力データとし帰還供給
する。しかし、行フェイル数格納メモリ３はライトイネ
ーブルとされてはいないので、この入力データ"１"を格
納しない。従って、行フェイル数格納メモリ３の記憶内
容であるフェイル数は"０"のまま変化しない。一方、行
フェイル数比較器３３の比較結果はＡ＜Ｂであるので出
力は"０"である。従って、行アドレスポインタ８１の計
数値は初期値である"０"のままであり、行データバッフ
ァメモリ８３の記憶内容も初期値のままであり、何等の
変更も生じない。First test Test of 0th row address When the address (0, 0) of the semiconductor memory M to be tested is specified, the test result is a pass, so that the fail is "0",
Since the fail signal of the input AND gate 7 is "0",
The output of the input AND gate 7 is "0". Therefore, the row-fail count storage memory 3 is not write-enabled since the input of the write enable terminal WE is "0". Next, the row fail number adder 31 reads out the cleared data “0” from the row fail number storage memory 3 and inputs it. The row fail number adder 31 adds "1" to the read data "0", and the addition result "1".
As input data to the row-fail-number storage memory 3 and fed back. However, since the row failure number storage memory 3 is not write-enabled, the input data "1" is not stored. Therefore, the number of failures, which is the storage content of the row failure number storage memory 3, remains at "0". On the other hand, since the comparison result of the row fail number comparator 33 is A <B, the output is “0”. Accordingly, the count value of the row address pointer 81 remains at the initial value “0”, the storage content of the row data buffer memory 83 remains at the initial value, and no change occurs.
【００２２】次いで、アドレス（０、１）を指定した時
は、フェイルは"０"であるので、アドレス（０、０）の
場合と同様に、行フェイル数格納メモリ３の記憶内容
は"０"のまま変化しない。そして、行アドレスポインタ
８１および行データバッファメモリ８３の記憶内容には
何等の変更も生じない。引き続いて、アドレス（０、
２）ないしアドレス（０、７）を順次に指定した時も、
フェイル入力は"０"であるので行フェイル数格納メモリ
３の記憶内容は"０"のまま変化しない。行アドレスポイ
ンタ８１および行データバッファメモリ８３の記憶内容
には何等の変更も生じない。Next, when the address (0, 1) is designated, the failure is "0", so that the storage content of the row failure number storage memory 3 is "0" as in the case of the address (0, 0). "It doesn't change. No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83. Subsequently, the address (0,
2) Even when addresses (0, 7) are sequentially specified,
Since the fail input is "0", the content stored in the row fail number storage memory 3 remains "0". No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００２３】 第１行アドレスないし第３行アドレス
の試験 ０行アドレスの試験の場合と全く同様に、行フェイル数
格納メモリ３および行データバッファメモリ８３の記憶
内容には何等の変更も生じない。 第４行アドレスの試験 アドレス（４、０）を指定した時、試験結果はフェイル
であるのでフェイル信号は"１"である。行フェイル数格
納メモリ３の記憶内容の書き換えが行われる。行フェイ
ル数加算器３１が行フェイル数格納メモリ３から読み出
した出力は"０"であり、これに"１"を加算した結果であ
る"１"を行フェイル数格納メモリ３に入力データとし帰
還供給し、行フェイル数格納メモリ３にはこの"１"がフ
ェイル数として格納される。結局、行フェイル数格納メ
モリ３の記憶内容は"０"から"１"に書き換えられるに到
る。ここで、行フェイル数比較器３３の比較結果はＡ＜
Ｂであるのでその出力は"０"である。従って、行アドレ
スポインタ８１および行データバッファメモリ８３の記
憶内容には何等の変更も生じない。Test of First Row Address to Third Row Address Just as in the test of the zero row address, no change occurs in the storage contents of the row fail number storage memory 3 and the row data buffer memory 83. When the test address (4, 0) of the fourth row address is specified, the test result is "fail", so the fail signal is "1". The storage contents of the row fail number storage memory 3 are rewritten. The output read from the row failure number storage memory 3 by the row failure number adder 31 is “0”, and “1”, which is the result of adding “1” to this output, is input to the row failure number storage memory 3 and fed back. The supplied "1" is stored in the row failure number storage memory 3 as the number of failures. As a result, the storage content of the row failure number storage memory 3 is rewritten from "0" to "1". Here, the comparison result of the row fail number comparator 33 is A <
Since it is B, its output is "0". Therefore, no change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００２４】次に、アドレス（４、１）を指定した時、
試験結果はフェイルであるのでフェイル信号は"１"であ
る。行フェイル数加算器３１が行フェイル数格納メモリ
３から読み出した出力は"１"であり、これに"１"を加算
した結果である"２"を行フェイル数格納メモリ３に入力
データとし帰還供給し、行フェイル数格納メモリ３には
この"２"がフェイル数として格納される。結局、行フェ
イル数格納メモリ３の記憶内容は"１"から"２"に書き換
えられるに到る。ここで、行フェイル数比較器３３の比
較結果はＡ＜Ｂであるのでその出力は"０"である。従っ
て、行アドレスポインタ８１および行データバッファメ
モリ８３の記憶内容には何等の変更も生じない。Next, when the address (4, 1) is designated,
Since the test result is “fail”, the fail signal is “1”. The output read from the row failure number storage memory 3 by the row failure number adder 31 is “1”, and “2”, which is the result of adding “1” thereto, is fed back to the row failure number storage memory 3 as input data. The "2" is supplied to the row failure number storage memory 3 as the number of failures. As a result, the storage content of the row failure number storage memory 3 is rewritten from "1" to "2". Here, since the comparison result of the row fail number comparator 33 is A <B, the output is “0”. Therefore, no change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００２５】アドレス（４、２）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。行
フェイル数加算器３１が行フェイル数格納メモリ３から
読み出した出力は"２"であり、これに"１"を加算した結
果である"３"を行フェイル数格納メモリ３に入力データ
とし帰還供給し、行フェイル数格納メモリ３にはこの"
３"がフェイル数として格納される。結局、行フェイル
数格納メモリ３の記憶内容は"２"から"３"に書き換えら
れるに到る。行フェイル数比較器３３の比較結果はＡ＜
Ｂであるのでその出力は"０"である。従って、行アドレ
スポインタ８１および行データバッファメモリ８３の記
憶内容には何等の変更も生じない。When the address (4, 2) is designated, the test result is a fail, so the fail signal is "1". The output read from the row failure number storage memory 3 by the row failure number adder 31 is “2”, and “3”, which is the result of adding “1” thereto, is input to the row failure number storage memory 3 as feedback. This is supplied to the row failure number storage memory 3.
3 "is stored as the number of failures. Eventually, the storage content of the row failure number storage memory 3 is rewritten from" 2 "to" 3. "The comparison result of the row failure number comparator 33 is A <
Since it is B, its output is "0". Therefore, no change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００２６】アドレス（４、３）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。行
フェイル数格納メモリ３の記憶内容は"３"から"４"に書
き換えられる。行フェイル数比較器３３の比較結果はＡ
＜Ｂであるので出力は"０"であり、行アドレスポインタ
８１および行データバッファメモリ８３の記憶内容には
何等の変更も生じない。When the address (4, 3) is designated, the test result is a fail, so the fail signal is "1". The storage content of the row fail number storage memory 3 is rewritten from "3" to "4". The comparison result of the row fail number comparator 33 is A
Since <B, the output is “0”, and no change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００２７】ここで、アドレス（４、４）を指定した
時、試験結果はフェイルであるのでフェイル信号は"１"
である。行フェイル数加算器３１が行フェイル数格納メ
モリ３から読み出した出力は"４"であり、これに"１"を
加算した結果である"５"が行フェイル数格納メモリ３に
フェイル数として格納される。一方、行フェイル数比較
器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が
立つ。行フェイル数比較器３３のフラグ１は、フェイル
信号およびライトイネーブル信号ＷＥ２と共に行フェイ
ルＡＮＤゲート８２に入力され、行フェイルＡＮＤゲー
ト８２が導通することにより、行データバッファメモリ
８３はライトイネーブル端子ＷＥを介してライトイネー
ブルとされる。これにより、行アドレスポインタ８１の
現在の計数値である"０"が行データバッファメモリ８３
のアドレスとして指定され、ここに行アドレスセレクタ
５から供給される行アドレスＲＡ４が格納される。行フ
ェイル数比較器３３のフラグ１は行アドレスポインタ８
１にも入力され、現在の計数値である"０"に"１"が加算
された加算結果である"１"が出力として行データバッフ
ァメモリ８３のアドレス入力端子Ａｄに印加された状態
になる。Here, when the address (4, 4) is designated, the test result is a fail, so that the fail signal is "1".
It is. The output read from the row failure number storage memory 3 by the row failure number adder 31 is “4”, and “5” which is the result of adding “1” to the output is stored in the row failure number storage memory 3 as the number of failures. Is done. On the other hand, since the comparison result of the row fail number comparator 33 satisfies A> B for the first time, the flag 1 is set. The flag 1 of the row fail number comparator 33 is input to the row fail AND gate 82 together with the fail signal and the write enable signal WE2, and when the row fail AND gate 82 becomes conductive, the row data buffer memory 83 sets the write enable terminal WE to The write is enabled through the switch. As a result, "0" which is the current count value of the row address pointer 81 is stored in the row data buffer memory 83.
, Where the row address RA4 supplied from the row address selector 5 is stored. The flag 1 of the row fail number comparator 33 is the row address pointer 8
The value "1" which is also input to "1" and which is obtained by adding "1" to the current count value "0" is applied to the address input terminal Ad of the row data buffer memory 83 as an output. .
【００２８】アドレス（４、５）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"５"に"１"を加算した結果であ
る"６"をフェイル数として行フェイル数格納メモリ３に
格納する。一方、行フェイル数比較器３３の比較結果は
Ａ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるので
フラグ１は立たずに出力は"０"である。従って、行フェ
イルＡＮＤゲート８２は導通せず、行データバッファメ
モリ８３はライトイネーブルとされないので、この場合
の行アドレスＲＡ４の格納は行われない。行アドレスポ
インタ８１の計数値も現在の計数値である"１"のまま変
化しない。When the address (4, 5) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “6”, which is the result of adding “1” to “5” read from the row fail number storage memory 3, as the number of failures in the row fail number storage memory 3. On the other hand, the comparison result of the row fail number comparator 33 is A> B. However, since this is A> B for the second and subsequent times, the flag 1 is not set and the output is “0”. Therefore, the row fail AND gate 82 does not conduct and the row data buffer memory 83 is not write-enabled, so that the row address RA4 is not stored in this case. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００２９】アドレス（４、６）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"６"に"１"を加算した結果であ
る"７"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスＲＡ４の格納は行われない。行アドレ
スポインタ８１の計数値も現在の計数値である"１"のま
ま変化しない。When the address (4, 6) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “7”, which is the result of adding “1” to “6” read from the row fail number storage memory 3, as the number of failures in the row fail number storage memory 3. Also in this case, the row address RA4 is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３０】アドレス（４、７）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"７"に"１"を加算した結果であ
る"８"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスＲＡ４の格納は行われない。行アドレ
スポインタ８１の計数値も現在の計数値である"１"のま
ま変化しない。When the address (4, 7) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “8”, which is the result of adding “1” to “7” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. Also in this case, the row address RA4 is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３１】 第５行アドレスの試験 アドレス（５、０）を指定した時は、フェイルは"０"で
あるので、行フェイル数格納メモリ３の記憶内容はフェ
イル数"０"のまま変化しない。行アドレスポインタ８１
および行データバッファメモリ８３の記憶内容にも何等
の変更も生じない。引き続いて、アドレス（５、１）な
いしアドレス（５、２）を順次に指定した時も、フェイ
ル入力は"０"であるので行フェイル数格納メモリ３の記
憶内容は"０"のまま変化しない。行アドレスポインタ８
１および行データバッファメモリ８３の記憶内容には何
等の変更も生じない。When the test address (5, 0) of the fifth row address is designated, the failure is “0”, so that the storage content of the row failure number storage memory 3 remains unchanged with the failure number “0”. Row address pointer 81
Also, no change occurs in the storage contents of the row data buffer memory 83. Subsequently, even when the addresses (5, 1) to (5, 2) are sequentially specified, since the fail input is "0", the storage contents of the row fail number storage memory 3 remain "0". . Row address pointer 8
No change occurs in the storage contents of the 1 and the row data buffer memory 83.
【００３２】アドレス（５、３）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"０"に"１"を加算した結果であ
る"１"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合、行データバッファメモリ８３に対
する行アドレスの格納は行われない。行アドレスポイン
タ８１の計数値も現在の計数値である"１"のまま変化し
ない。When the address (5, 3) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “1”, which is the result of adding “1” to “0” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. In this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３３】アドレス（５、４）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"１"に"１"を加算した結果であ
る"２"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスの格納は行われない。行アドレスポイ
ンタ８１の計数値も現在の計数値である"１"のまま変化
しない。When the address (5, 4) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “2”, which is the result of adding “1” to “1” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. Also in this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３４】アドレス（５、５）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"２"に"１"を加算した結果であ
る"３"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスの格納は行われない。行アドレスポイ
ンタ８１の計数値も現在の計数値である"１"のまま変化
しない。When the address (5, 5) is designated, the test result is "fail", so the fail signal is "1". In this case, the row fail number adder 31 stores “3”, which is the result of adding “1” to “2” read out from the row fail number storage memory 3, as the number of failures in the row fail number storage memory 3. Also in this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３５】アドレス（５、６）およびアドレス（５、
７）を指定した時は、何れも、フェイルは"０"であるの
で、行フェイル数格納メモリ３の記憶内容はフェイル
数"３"のまま変化しない。行アドレスポインタ８１およ
び行データバッファメモリ８３の記憶内容にも何等の変
更も生じない。 第６行アドレスの試験 アドレス（６、０）を指定した時、試験結果はフェイル
であるのでフェイル信号は"１"である。この場合、行フ
ェイル数加算器３１は行フェイル数格納メモリ３から読
み出した"０"に"１"を加算した結果である"１"をフェイ
ル数として行フェイル数格納メモリ３に格納する。この
場合、行データバッファメモリ８３に対する行アドレス
の格納は行われない。行アドレスポインタ８１の計数値
も現在の計数値である"１"のまま変化しない。Address (5, 6) and address (5,
When 7) is specified, the failure is "0" in any case, so that the storage content of the row failure number storage memory 3 remains unchanged at the failure number "3". No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83. When the test address (6, 0) of the sixth row address is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “1”, which is the result of adding “1” to “0” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. In this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３６】アドレス（６、１）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"１"に"１"を加算した結果であ
る"２"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスの格納は行われない。行アドレスポイ
ンタ８１の計数値も現在の計数値である"１"のまま変化
しない。When the address (6, 1) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “2”, which is the result of adding “1” to “1” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. Also in this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３７】アドレス（６、２）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"２"に"１"を加算した結果であ
る"３"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスの格納は行われない。行アドレスポイ
ンタ８１の計数値も現在の計数値である"１"のまま変化
しない。When the address (6, 2) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “3”, which is the result of adding “1” to “2” read out from the row fail number storage memory 3, as the number of failures in the row fail number storage memory 3. Also in this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００３８】アドレス（６、３）ないしアドレス（６、
７）を指定した時は、何れも、フェイルは"０"であるの
で、行フェイル数格納メモリ３の記憶内容はフェイル
数"３"のまま変化しない。行アドレスポインタ８１およ
び行データバッファメモリ８３の記憶内容にも何等の変
更も生じない。 第７行アドレスの試験 アドレス（７、０）およびアドレス（７、１）を指定し
た時は、何れも、フェイルは"０"であるので、行フェイ
ル数格納メモリ３の記憶内容はフェイル数"０"のまま変
化しない。行アドレスポインタ８１および行データバッ
ファメモリ８３の記憶内容にも何等の変更も生じない。Address (6, 3) to address (6,
When 7) is specified, the failure is "0" in any case, so that the storage content of the row failure number storage memory 3 remains unchanged at the failure number "3". No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83. Test of the 7th row address When the address (7, 0) and the address (7, 1) are designated, the failure is "0" in both cases. Therefore, the storage content of the row failure number storage memory 3 is "fail number". It remains unchanged at "0". No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００３９】アドレス（７、２）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した"０"に"１"を加算した結果であ
る"１"をフェイル数として行フェイル数格納メモリ３に
格納する。この場合も、行データバッファメモリ８３に
対する行アドレスの格納は行われない。行アドレスポイ
ンタ８１の計数値も現在の計数値である"１"のまま変化
しない。When the address (7, 2) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 stores “1”, which is the result of adding “1” to “0” read from the row fail number storage memory 3, as the number of failures, and stores it in the row fail number storage memory 3. Also in this case, the row address is not stored in the row data buffer memory 83. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００４０】アドレス（７、３）ないしアドレス（７、
７）を指定した時は、何れも、フェイルは"０"であるの
で、行フェイル数格納メモリ３の記憶内容はフェイル
数"１"のまま変化しない。行アドレスポインタ８１およ
び行データバッファメモリ８３の記憶内容にも何等の変
更も生じない。 第２回目の試験 ’第０行アドレスないし第３行アドレスの試験 何れのアドレスも、フェイルは"０"であるので、行フェ
イル数格納メモリ３の記憶内容はフェイル数"０"のまま
変化しない。行アドレスポインタ８１および行データバ
ッファメモリ８３の記憶内容にも何等の変更も生じな
い。Address (7, 3) to address (7,
When 7) is specified, the failure is "0" in any case, so that the storage content of the row failure number storage memory 3 remains unchanged at the failure number "1". No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83. Second test 'Test of the 0th row address to the 3rd row address Since the failure is "0" at any address, the storage content of the row failure number storage memory 3 remains unchanged at the failure number "0". . No change occurs in the storage contents of the row address pointer 81 and the row data buffer memory 83.
【００４１】’第４行アドレスの試験 アドレス（４、０）を指定した時、試験結果はフェイル
であるのでフェイル信号は"１"である。この場合、行フ
ェイル数加算器３１は行フェイル数格納メモリ３から読
み出した第１回目の試験のフェイル数"８"に"１"を加算
した結果である"９"をフェイル数として行フェイル数格
納メモリ３に格納する。一方、行フェイル数比較器３３
の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞
Ｂであるのでフラグ１は立たずに出力は"０"である。従
って、行フェイルＡＮＤゲート８２は導通せず、行デー
タバッファメモリ８３はライトイネーブルとされないの
で、この場合の行アドレスＲＡ４の格納は行われない。
行アドレスポインタ８１の計数値も現在の計数値であ
る"１"のまま変化しない。'Test of the fourth row address When the address (4, 0) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 sets “9”, which is a result of adding “1” to the fail number “8” of the first test read from the row fail number storage memory 3, and sets the number of row failures as the fail number. It is stored in the storage memory 3. On the other hand, the row fail number comparator 33
Is A> B, which is the result of the second and subsequent A> B
Since it is B, the flag 1 does not rise and the output is "0". Therefore, the row fail AND gate 82 does not conduct and the row data buffer memory 83 is not write-enabled, so that the row address RA4 is not stored in this case.
The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００４２】アドレス（４、１）ないしアドレス（４、
７）を指定した時、何れも試験結果はフェイルであるの
で、同様にして、行フェイル数格納メモリ３の行フェイ
ル数は"１"づつ加算され、結局、第４行の行フェイル数
は"１６"に達する。これらの場合も、行アドレスＲＡ４
の格納は行われない。行アドレスポインタ８１の計数値
も現在の計数値である"１"のまま変化しない。Addresses (4, 1) to (4,
When 7) is specified, the test results are all fail. Similarly, the number of row failures in the row failure number storage memory 3 is incremented by "1", and the number of row failures of the fourth row is eventually "1". Reaches 16 ". Also in these cases, the row address RA4
Is not stored. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００４３】’第５行アドレスの試験 アドレス（５、０）ないしアドレス（５、２）を指定し
た時、何れも、試験結果はパスであるのでフェイルは"
０"である。従って、行フェイル数格納メモリ３の記憶
内容は第１回目の試験のフェイル数"３"のまま変化しな
い。行アドレスポインタ８１および行データバッファメ
モリ８３の記憶内容にも何等の変更も生じない。'Test of the fifth row address When any of the addresses (5, 0) to (5, 2) is specified, the test result is a pass and the failure is "
Therefore, the storage contents of the row failure number storage memory 3 remain unchanged from the failure number "3" of the first test. The storage contents of the row address pointer 81 and the row data buffer memory 83 are not changed. No change occurs.
【００４４】アドレス（５、３）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した第１回目の試験のフェイル数"３"
に"１"を加算した結果である"４"をフェイル数として行
フェイル数格納メモリ３に格納する。一方、行フェイル
数比較器３３の比較結果はＡ＜Ｂであり、フラグ１は立
たずに出力は"０"である。従って、行フェイルＡＮＤゲ
ート８２は導通せず、行データバッファメモリ８３はラ
イトイネーブルとされないので、この場合の行アドレス
の格納は行われない。行アドレスポインタ８１の計数値
も現在の計数値である"１"のまま変化しない。When the address (5, 3) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 reads the fail number “3” of the first test read from the row fail number storage memory 3.
"4", which is the result of adding "1" to the row failure number storage memory 3, is stored as the number of failures. On the other hand, the comparison result of the row fail number comparator 33 is A <B, the flag 1 is not set, and the output is “0”. Therefore, the row fail AND gate 82 does not conduct, and the row data buffer memory 83 is not write enabled, so that the row address is not stored in this case. The count value of the row address pointer 81 remains unchanged at "1" which is the current count value.
【００４５】アドレス（５、４）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、フェイル数として"５"が行フェイル数格納メモ
リ３に格納される。一方、行フェイル数比較器３３の比
較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。行フ
ェイル数比較器３３のフラグ１は、フェイル信号および
ライトイネーブル信号ＷＥ２と共に行フェイルＡＮＤゲ
ート８２に入力され、行フェイルＡＮＤゲート８２が導
通することにより、行データバッファメモリ８３はライ
トイネーブル端子ＷＥを介してライトイネーブルとされ
る。これにより、行アドレスポインタ８１の現在の計数
値である"１"が行データバッファメモリ８３のアドレス
として指定され、このアドレスに行アドレスセレクタ５
から供給される行アドレスＲＡ５が格納される。行フェ
イル数比較器３３のフラグ１は行アドレスポインタ８１
にも入力され、現在の計数値である"１"に"１"が加算さ
れた加算結果である"２"が出力として行データバッファ
メモリ８３のアドレス入力端子Ａｄに印加された状態に
なる。When the address (5, 4) is designated, the test result is a fail, so the fail signal is "1". In this case, “5” is stored in the row failure number storage memory 3 as the number of failures. On the other hand, since the comparison result of the row fail number comparator 33 satisfies A> B for the first time, the flag 1 is set. The flag 1 of the row fail number comparator 33 is input to the row fail AND gate 82 together with the fail signal and the write enable signal WE2, and when the row fail AND gate 82 becomes conductive, the row data buffer memory 83 sets the write enable terminal WE to The write is enabled through the switch. As a result, "1" which is the current count value of the row address pointer 81 is designated as the address of the row data buffer memory 83, and this address is assigned to the row address selector 5
Is stored. The flag 1 of the row fail number comparator 33 is a row address pointer 81
, And “2”, which is the result of adding “1” to the current count value “1”, is applied to the address input terminal Ad of the row data buffer memory 83 as an output.
【００４６】アドレス（５、５）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、フェイル数として"６"が行フェイル数格納メモ
リ３に格納される。一方、行フェイル数比較器３３の比
較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂで
あるのでフラグ１は立たずに出力は"０"であるので、行
アドレスの格納は行われない。行アドレスポインタ８１
の計数値は現在の計数値である"２"のまま変化しない。When the address (5, 5) is designated, the test result is a fail, so the fail signal is "1". In this case, “6” is stored in the row failure number storage memory 3 as the number of failures. On the other hand, the comparison result of the row fail number comparator 33 is A> B, but since this is A> B for the second and subsequent times, the flag 1 is not set and the output is "0", so that the row address is stored. Is not done. Row address pointer 81
Does not change with the current count value being "2".
【００４７】アドレス（５、６）およびアドレス（５、
７）を指定した時、何れも、試験結果はパスであるので
フェイルは"０"である。従って、行フェイル数格納メモ
リ３の記憶内容はフェイル数"６"のまま変化しない。行
アドレスポインタ８１および行データバッファメモリ８
３の記憶内容にも変更は生じない。 ’第６行アドレスの試験 アドレス（６、０）を指定した時、試験結果はフェイル
であるのでフェイル信号は"１"である。この場合、行フ
ェイル数加算器３１は行フェイル数格納メモリ３から読
み出した第１回目の試験のフェイル数"３"に"１"を加算
した結果である"４"をフェイル数として行フェイル数格
納メモリ３に格納する。一方、行フェイル数比較器３３
の比較結果はＡ＜Ｂであるので、出力は"０"である。従
って、行アドレスポインタ８１および行データバッファ
メモリ８３の記憶内容に変更は生じない。The address (5, 6) and the address (5,
When 7) is specified, the test result is a pass and the failure is "0". Therefore, the storage content of the row fail number storage memory 3 remains unchanged with the fail number “6”. Row address pointer 81 and row data buffer memory 8
No change occurs in the storage contents of No. 3. 'Test address of the sixth row address When the address (6, 0) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 sets “4” which is the result of adding “1” to the fail number “3” of the first test read from the row fail number storage memory 3 as the fail number, and It is stored in the storage memory 3. On the other hand, the row fail number comparator 33
Is A <B, the output is "0". Therefore, the contents stored in the row address pointer 81 and the row data buffer memory 83 are not changed.
【００４８】アドレス（６、１）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、フェイル数として"５"が行フェイル数格納メモ
リ３に格納される。一方、行フェイル数比較器３３の比
較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。これ
により、行アドレスポインタ８１の現在の計数値であ
る"２"が行データバッファメモリ８３のアドレスとして
指定され、このアドレスに行アドレスセレクタ５から供
給される行アドレスＲＡ６が格納される。行フェイル数
比較器３３のフラグ１は行アドレスポインタ８１にも入
力され、現在の計数値である"２"に"１"が加算された加
算結果である"３"が出力として行データバッファメモリ
８３のアドレス入力端子Ａｄに印加された状態になる。When the address (6, 1) is designated, the test result is "fail", so the fail signal is "1". In this case, “5” is stored in the row failure number storage memory 3 as the number of failures. On the other hand, since the comparison result of the row fail number comparator 33 satisfies A> B for the first time, the flag 1 is set. As a result, "2", which is the current count value of the row address pointer 81, is designated as the address of the row data buffer memory 83, and the row address RA6 supplied from the row address selector 5 is stored at this address. The flag 1 of the row fail number comparator 33 is also input to the row address pointer 81, and the addition result "3" obtained by adding "1" to the current count value "2" is output as a row data buffer memory. 83 are applied to the address input terminal Ad.
【００４９】アドレス（６、２）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、フェイル数として"６"が行フェイル数格納メモ
リ３に格納される。一方、行フェイル数比較器３３の比
較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂで
あるのでフラグ１は立たずに出力は"０"であるので、行
アドレスの格納は行われない。行アドレスポインタ８１
の計数値は現在の計数値である"３"のまま変化しない。
アドレス（６、３）ないしアドレス（６、７）を指定し
た時、何れも、試験結果はパスであるのでフェイルは"
０"である。従って、行フェイル数格納メモリ３の記憶
内容はフェイル数"６"のまま変化しない。行アドレスポ
インタ８１および行データバッファメモリ８３の記憶内
容にも変更は生じない。When the address (6, 2) is designated, the test result is a fail, so the fail signal is "1". In this case, “6” is stored in the row failure number storage memory 3 as the number of failures. On the other hand, the comparison result of the row fail number comparator 33 is A> B, but since this is A> B for the second and subsequent times, the flag 1 is not set and the output is "0", so that the row address is stored. Is not done. Row address pointer 81
Does not change with the current count value being "3".
When the address (6, 3) or the address (6, 7) is specified, the test result is a pass and the failure is "
Therefore, the storage content of the row failure number storage memory 3 remains unchanged at the failure number of "6". The storage contents of the row address pointer 81 and the row data buffer memory 83 do not change.
【００５０】’第７行アドレスの試験 アドレス（７、０）およびアドレス（７、１）を指定し
た時、何れも、試験結果はパスであるのでフェイルは"
０"である。従って、行フェイル数格納メモリ３の記憶
内容は第１回目の試験のフェイル数"１"のまま変化しな
い。行アドレスポインタ８１および行データバッファメ
モリ８３の記憶内容にも何等の変更も生じない。'Test of the seventh row address When the address (7, 0) and the address (7, 1) are designated, the test result is a pass and the failure is "
0 ". Therefore, the storage content of the row failure number storage memory 3 remains unchanged from the failure number" 1 "of the first test. The storage content of the row address pointer 81 and the row data buffer memory 83 is not changed. No change occurs.
【００５１】アドレス（７、２）を指定した時、試験結
果はフェイルであるのでフェイル信号は"１"である。こ
の場合、行フェイル数加算器３１は行フェイル数格納メ
モリ３から読み出した第１回目の試験のフェイル数"１"
に"１"を加算した結果である"２"をフェイル数として行
フェイル数格納メモリ３に格納する。一方、行フェイル
数比較器３３の比較結果はＡ＜Ｂであるので、出力は"
０"である。従って、行アドレスの格納は行われない。
行アドレスポインタ８１の計数値も現在の計数値であ
る"３"のまま変化しない。When the address (7, 2) is designated, the test result is a fail, so the fail signal is "1". In this case, the row fail number adder 31 reads the fail number “1” for the first test read from the row fail number storage memory 3.
"2" which is the result of adding "1" to the row failure number storage memory 3 as the number of failures. On the other hand, since the comparison result of the row failure number comparator 33 is A <B, the output is “
0 ". Therefore, the row address is not stored.
The count value of the row address pointer 81 remains unchanged at "3" which is the current count value.
【００５２】アドレス（７、３）ないしアドレス（７、
７）を指定した時、何れも、試験結果はパスであるので
フェイルは"０"である。従って、行フェイル数格納メモ
リ３の記憶内容はフェイル数"２"のまま変化しない。行
アドレスポインタ８１および行データバッファメモリ８
３の記憶内容にも変更は生じない。Address (7, 3) to address (7,
When 7) is specified, the test result is a pass and the failure is "0". Therefore, the storage content of the row failure number storage memory 3 does not change with the failure number “2”. Row address pointer 81 and row data buffer memory 8
No change occurs in the storage contents of No. 3.
【００５３】[0053]
【発明の効果】以上の通りであって、この発明に依れ
ば、被試験半導体メモリの各セル毎のフェイル情報を保
持しておく従来の意味の不良解析メモリは使用しない。
その代わりに、被試験半導体メモリの行アドレス毎のフ
ェイル数を格納する行フェイル数格納メモリおよび列ア
ドレス毎のフェイル数を格納する列フェイル数格納メモ
リを使用するが、これらのメモリ容量は極く小さく、そ
して、被試験半導体メモリのメモリ容量に応じてメモリ
容量を増加する必要はない。それだけ、ハードウェアを
簡素に構成することができ、廉価な不良救済解析装置を
有する半導体メモリ試験装置を提供することができる。
また、フェイル数のリミット値を（スペア列の本数）×
（１アドレスの読み出し回数）に設定することによりラ
イン不良の判別を容易にし、不良救済解析を効率的に実
施することができる。As described above, according to the present invention, the conventional failure analysis memory for holding the fail information for each cell of the semiconductor memory under test is not used.
Instead, a row failure number storage memory for storing the number of failures for each row address of the semiconductor memory under test and a column failure number storage memory for storing the number of failures for each column address are used, but these memory capacities are extremely small. It is small and it is not necessary to increase the memory capacity according to the memory capacity of the semiconductor memory under test. Accordingly, the hardware can be simply configured, and a semiconductor memory test device having an inexpensive defect repair analysis device can be provided.
The limit value of the number of failures is (number of spare rows) x
By setting (the number of times of reading one address), it is possible to easily determine a line defect, and to efficiently perform a defect repair analysis.
【００５４】更に、試験終了後にデータバッファメモリ
の記憶内容を読み出すことにより、ライン不良のアドレ
スを高速、容易に認識することができる。Further, by reading out the contents stored in the data buffer memory after the end of the test, the address of the line defect can be easily recognized at high speed.
【図１】実施例を説明するブロック図。FIG. 1 is a block diagram illustrating an embodiment.
【図２】実施例の動作を説明する図。FIG. 2 is a diagram illustrating the operation of the embodiment.
【図３】不良解析の従来例を説明する図。FIG. 3 is a diagram illustrating a conventional example of failure analysis.
【図４】不良救済解析のアルゴリズムを説明する図。FIG. 4 is a view for explaining an algorithm of defect repair analysis.
【図５】不良救済解析のアルゴリズムを説明する図。FIG. 5 is a view for explaining an algorithm of defect repair analysis.
【図６】不良救済解析装置の従来例を説明する図。FIG. 6 is a diagram illustrating a conventional example of a defect repair analysis device.
３ 行フェイル数格納メモリ ３１ 行フェイル数加算器 ３２ 行フェイル数リミット値レジスタ ３３ 行フェイル数比較器 ４ 列フェイル数格納メモリ ４１ 列フェイル数加算器 ４２ 列フェイル数リミット値レジスタ ４３ 列フェイル数比較器 ５ 行アドレスセレクタ ６ 列アドレスセレクタ ７ 入力ＡＮＤゲート ８１ 行アドレスポインタ ８２ 行フェイルＡＮＤゲート ８３ 行データバッファメモリ ９１ 列アドレスポインタ ９２ 列フェイルＡＮＤゲート ９３ 列データバッファメモリ Ａｄ アドレス入力端子 Ｄi 入力端子 Ｍ 被試験半導体メモリ ＷＥ ライトイネーブル端子 3 Row fail count storage memory 31 Row fail count adder 32 Row fail count limit register 33 Row fail count comparator 4 Column fail count storage memory 41 Column fail count adder 42 Column fail count limit register 43 Column fail count comparator 5 Row Address Selector 6 Column Address Selector 7 Input AND Gate 81 Row Address Pointer 82 Row Fail AND Gate 83 Row Data Buffer Memory 91 Column Address Pointer 92 Column Fail AND Gate 93 Column Data Buffer Memory Ad Address Input Terminal Di Input Terminal M Tested Semiconductor memory WE write enable terminal
Claims (3)
ェイル数を直接に格納する行フェイル数格納メモリおよ
び列アドレス毎のフェイル数を直接に格納する列フェイ
ル数格納メモリを有する不良救済解析装置を具備する半
導体メモリ試験装置において、 ライン不良のアドレスを格納するデータバッファメモリ
を具備することを特徴とする半導体メモリ試験装置。1. A defect remedy analysis device having a row failure number storage memory for directly storing the number of failures for each row address of a semiconductor memory under test and a column failure number storage memory for directly storing the number of failures for each column address. A semiconductor memory test apparatus comprising: a data buffer memory for storing an address of a line defect;
装置において、 パターン発生器から供給されるアドレスの内から行アド
レスを選択してこれを行フェイル数格納メモリに供給す
る行アドレスセレクタおよび列アドレスを選択してこれ
を列フェイル数格納メモリに供給する列アドレスセレク
タを具備し、 行フェイル数格納メモリから読み出した行フェイル数に
＋１した加算結果を出力する行フェイル数加算器および
列フェイル数格納メモリから読み出した列フェイル数に
＋１した加算結果を出力する列フェイル数加算器を具備
し、 行フェイル数のリミット値を格納する行リミット値レジ
スタおよび列フェイル数のリミット値を格納する列リミ
ット値レジスタを具備し、 行フェイル数加算器の出力と行リミット値レジスタの行
リミット値を比較する行フェイル数比較器および列フェ
イル数加算器の出力と列リミット値レジスタの列リミッ
ト値を比較する列フェイル数比較器を具備し、 行フェイル数格納メモリおよび列フェイル数格納メモリ
のライトイネーブル端子をフェイル信号の入力端子に接
続し、 行フェイル数加算器の出力端子を行フェイル数格納メモ
リの入力端子に接続し、列フェイル数加算器の出力端子
を列フェイル数格納メモリの入力端子に接続し、 フェイル信号、行フェイル数比較器の出力およびイネー
ブル信号が各別に入力される３入力端子を有する行フェ
イルＡＮＤゲートおよびフェイル信号、列フェイル数比
較器の出力およびイネーブル信号が各別に入力される３
入力端子を有する列フェイルＡＮＤゲートを具備し、 行フェイル数比較器の出力を計数する行アドレスポイン
タおよび列フェイル数比較器の出力を計数する列アドレ
スポインタを具備し、 行アドレスセレクタの出力端子に接続する入力端子、行
アドレスポインタの出力端子に接続するアドレス入力端
子、ＡＮＤゲートの出力端子に接続するライトイネーブ
ル端子を有する行データバッファメモリおよび列アドレ
スセレクタの出力端子に接続する入力端子、列アドレス
ポインタの出力端子に接続するアドレス入力端子、列フ
ェイルＡＮＤゲートの出力端子に接続するライトイネー
ブル端子を有する行データバッファメモリを具備するこ
とを特徴とする半導体メモリ試験装置。2. The semiconductor memory test apparatus according to claim 1, wherein a row address is selected from addresses supplied from a pattern generator and supplied to a row fail number storage memory. A row fail number adder for selecting an address and supplying the selected address to the column fail number storage memory, outputting a result of adding +1 to the row fail number read from the row fail number storage memory, and a column fail number A row limit value register for storing a limit value of the number of row failures and a column limit for storing a limit value of the number of column failures are provided with a column fail number adder for outputting an addition result obtained by adding +1 to the number of column failures read from the storage memory. It has a value register, the output of the row fail number adder and the row limit value of the row limit value register A column fail number comparator for comparing the output of the row fail number comparator and the column fail number adder to be compared with the column limit value of the column limit value register is provided, and the write enable of the row fail number storage memory and the column fail number storage memory is provided. Connect the terminal to the input terminal of the fail signal, connect the output terminal of the row failure number adder to the input terminal of the row failure number storage memory, and connect the output terminal of the column failure number adder to the input terminal of the column failure number storage memory. A row fail AND gate having three input terminals to which a fail signal, an output of a row fail number comparator and an enable signal are separately inputted, and a fail signal, an output of a column fail number comparator and an enable signal are separately inputted 3
A column fail AND gate having an input terminal; a row address pointer for counting the output of the row fail number comparator; and a column address pointer for counting the output of the column fail number comparator. A row data buffer memory having an input terminal to be connected, an address input terminal to be connected to an output terminal of a row address pointer, a write enable terminal to be connected to an output terminal of an AND gate, an input terminal to be connected to an output terminal of a column address selector, and a column address A semiconductor memory test device comprising: a row data buffer memory having an address input terminal connected to an output terminal of a pointer and a write enable terminal connected to an output terminal of a column fail AND gate.
装置において、 フェイル数のリミット値を、（スペア列の本数）×（１
アドレスの読み出し回数）に設定したことを特徴とする
半導体メモリ試験装置。3. The semiconductor memory test apparatus according to claim 2, wherein the limit value of the number of failures is (the number of spare rows) × (1
(The number of times of reading addresses).
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25547197A JP3547070B2 (en) | 1997-09-19 | 1997-09-19 | Semiconductor memory test equipment |
| KR1019980037079A KR19990029646A (en) | 1997-09-09 | 1998-09-09 | Memory tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25547197A JP3547070B2 (en) | 1997-09-19 | 1997-09-19 | Semiconductor memory test equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196793A true JPH1196793A (en) | 1999-04-09 |
| JP3547070B2 JP3547070B2 (en) | 2004-07-28 |
Family
ID=17279235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25547197A Expired - Fee Related JP3547070B2 (en) | 1997-09-09 | 1997-09-19 | Semiconductor memory test equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547070B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335050A (en) * | 2006-06-19 | 2007-12-27 | Yokogawa Electric Corp | Semiconductor memory test device |
| JP2008059688A (en) * | 2006-08-31 | 2008-03-13 | Yokogawa Electric Corp | Semiconductor memory test device |
| JP2010003409A (en) * | 2009-10-05 | 2010-01-07 | Advantest Corp | Semiconductor test apparatus |
-
1997
- 1997-09-19 JP JP25547197A patent/JP3547070B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007335050A (en) * | 2006-06-19 | 2007-12-27 | Yokogawa Electric Corp | Semiconductor memory test device |
| JP2008059688A (en) * | 2006-08-31 | 2008-03-13 | Yokogawa Electric Corp | Semiconductor memory test device |
| JP2010003409A (en) * | 2009-10-05 | 2010-01-07 | Advantest Corp | Semiconductor test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3547070B2 (en) | 2004-07-28 |
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