JP2740017B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に係わり、特に電
気的に記憶情報の書き込み、消去が可能であるE2PROMに
関する。
気的に記憶情報の書き込み、消去が可能であるE2PROMに
関する。
（従来の技術） 不揮発性半導体記憶装置として、第５図に示すような
断面構造を持つE2PROMのメモリセルが提案されている
（特願昭63−077671添付の明細書14頁５行目参照）。
断面構造を持つE2PROMのメモリセルが提案されている
（特願昭63−077671添付の明細書14頁５行目参照）。
第５図について説明すると、第１導電型の半導体基板
１には、第２導電型のソース領域２と、第２導電型のド
レイン領域３とが形成されている。これらの相互間に形
成されるチャネル領域上には、第１ゲート絶縁膜４が形
成されている。この第１ゲート絶縁膜４上には、浮遊ゲ
ート電極５が形成されている。この浮遊ゲート電極５上
には、層間絶縁膜６を介して制御ゲート電極７が形成さ
れている。これらの浮遊ゲート電極５、層間絶縁膜６、
および制御ゲート電極７から構成される積層体の側壁に
は、側部絶縁膜８が形成されている。また、この側部絶
縁膜８と一体となって形成されている第２ゲート絶縁膜
９が、上記チャネル領域上に形成されている。これら側
部絶縁膜８、および第２ゲート絶縁膜９上には、選択ゲ
ート10が形成されている。
１には、第２導電型のソース領域２と、第２導電型のド
レイン領域３とが形成されている。これらの相互間に形
成されるチャネル領域上には、第１ゲート絶縁膜４が形
成されている。この第１ゲート絶縁膜４上には、浮遊ゲ
ート電極５が形成されている。この浮遊ゲート電極５上
には、層間絶縁膜６を介して制御ゲート電極７が形成さ
れている。これらの浮遊ゲート電極５、層間絶縁膜６、
および制御ゲート電極７から構成される積層体の側壁に
は、側部絶縁膜８が形成されている。また、この側部絶
縁膜８と一体となって形成されている第２ゲート絶縁膜
９が、上記チャネル領域上に形成されている。これら側
部絶縁膜８、および第２ゲート絶縁膜９上には、選択ゲ
ート10が形成されている。
次に、上記構造のE2PROMメモリセルに形成される静電
容量、特に浮遊ゲート電極周辺に形成される静電容量の
構成図を第６図に示す。第６図において、参照する符号
は第５図と対応するものとする。
容量、特に浮遊ゲート電極周辺に形成される静電容量の
構成図を第６図に示す。第６図において、参照する符号
は第５図と対応するものとする。
第６図に示すように、浮遊ゲート電極５と、制御ゲー
ト電極７との間には、第１の静電容量C1が形成され、浮
遊ゲート電極５と、選択ゲート電極10との間には、第２
の静電容量C2が形成され、浮遊ゲート電極５と、基板１
との間には、第３の静電容量C3が形成されている。
ト電極７との間には、第１の静電容量C1が形成され、浮
遊ゲート電極５と、選択ゲート電極10との間には、第２
の静電容量C2が形成され、浮遊ゲート電極５と、基板１
との間には、第３の静電容量C3が形成されている。
このような静電容量の構成を持つE2PROMメモリセル
に、記憶情報を書き込む、すなわち浮遊ゲート電極５中
に電子を注入する場合、例えば制御ゲート電極７に17V
（Vpp電位；プログラム電位）、選択ゲート電極10に3
V、ドレイン領域３に7Vの電圧を、それぞれ印加するこ
とにより、チャネル領域に発生するホットエレクトロン
を、主に第１ゲート絶縁膜４を介して浮遊ゲート電極５
中に注入している。この際、制御ゲート電極７と、浮遊
ゲート電極５との間に形成される第１の静電容量C1によ
って浮遊ゲート電極５の電位を引き上げているのである
が、逆に、浮遊ゲート電極５と、選択ゲート電極10との
間に形成される第２の静電容量C2、および浮遊ゲート電
極５と、基板１との間に形成される第３の静電容量C3等
は、浮遊ゲート電極５の電位を引き下げようとする。例
えば静電容量C2では、浮遊ゲート電極５の電位を3Vに、
また、静電容量C3では、浮遊ゲート電極５の電位を0V
（GND）に引き下げる傾向がある。
に、記憶情報を書き込む、すなわち浮遊ゲート電極５中
に電子を注入する場合、例えば制御ゲート電極７に17V
（Vpp電位；プログラム電位）、選択ゲート電極10に3
V、ドレイン領域３に7Vの電圧を、それぞれ印加するこ
とにより、チャネル領域に発生するホットエレクトロン
を、主に第１ゲート絶縁膜４を介して浮遊ゲート電極５
中に注入している。この際、制御ゲート電極７と、浮遊
ゲート電極５との間に形成される第１の静電容量C1によ
って浮遊ゲート電極５の電位を引き上げているのである
が、逆に、浮遊ゲート電極５と、選択ゲート電極10との
間に形成される第２の静電容量C2、および浮遊ゲート電
極５と、基板１との間に形成される第３の静電容量C3等
は、浮遊ゲート電極５の電位を引き下げようとする。例
えば静電容量C2では、浮遊ゲート電極５の電位を3Vに、
また、静電容量C3では、浮遊ゲート電極５の電位を0V
（GND）に引き下げる傾向がある。
従来、上記構造におけるE2PROMの浮遊ゲート電極５の
寸法は、第５図に示すように、チャネル長方向の長さＬ
が約1.2μｍ、チャネル幅方向の長さＷ（図示せず）が
約2.0μｍ、高さＨが約0.4μｍ、側部絶縁膜８の厚さＴ
がシリコン酸化膜で約400Åとなっている。また、層間
絶縁膜６の厚さは300Åである。
寸法は、第５図に示すように、チャネル長方向の長さＬ
が約1.2μｍ、チャネル幅方向の長さＷ（図示せず）が
約2.0μｍ、高さＨが約0.4μｍ、側部絶縁膜８の厚さＴ
がシリコン酸化膜で約400Åとなっている。また、層間
絶縁膜６の厚さは300Åである。
これらの数値をもとに、第１の静電容量C1を計算して
みると、 Ｃ＝ε０・εｒ・S/d ε0:真空の誘電率 εr:比誘電率 S :電極の面積 d :距離（絶縁膜の厚さ） C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.4μｍ×2.0μm/0.04μｍ ＝20×10-6・ε０・εｒ［ｍ・F/m］ となる。
みると、 Ｃ＝ε０・εｒ・S/d ε0:真空の誘電率 εr:比誘電率 S :電極の面積 d :距離（絶縁膜の厚さ） C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.4μｍ×2.0μm/0.04μｍ ＝20×10-6・ε０・εｒ［ｍ・F/m］ となる。
また、第１の静電容量C1と、第２の静電容量C2との
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/20×10-6・ ε０・εｒ ＝４ となっている。
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/20×10-6・ ε０・εｒ ＝４ となっている。
このように、従来におけるE2PROMの浮遊ゲート電極５
の寸法では、第１の静電容量C1、および第２の静電容量
C2に対する、何らの配慮も為されておらず、選択ゲート
電極10と、浮遊ゲート電極５との間に形成される第２の
静電容量C2が比較的大きく、浮遊ゲート電極５の電位が
効率良く上がらないという問題があった。
の寸法では、第１の静電容量C1、および第２の静電容量
C2に対する、何らの配慮も為されておらず、選択ゲート
電極10と、浮遊ゲート電極５との間に形成される第２の
静電容量C2が比較的大きく、浮遊ゲート電極５の電位が
効率良く上がらないという問題があった。
（発明が解決しようとする課題） この発明は、上記のような点に鑑みて為されたもの
で、その目的は、浮遊ゲート電極、絶縁膜および制御ゲ
ート電極からなる積層体のうち、積層体の側壁のみに、
他の絶縁膜を介して接し、かつチャネル領域と絶縁され
ている選択ゲート電極とを有するメモリセルを有する不
揮発性半導体記憶装置において、制御ゲート電極に与え
られた電位を、浮遊ゲートに対して効率良く伝達される
構造のメモリセルを実現し、既存のEPROMの電源を、そ
のまま使用することができる不揮発性半導体記憶装置を
提供することにある。
で、その目的は、浮遊ゲート電極、絶縁膜および制御ゲ
ート電極からなる積層体のうち、積層体の側壁のみに、
他の絶縁膜を介して接し、かつチャネル領域と絶縁され
ている選択ゲート電極とを有するメモリセルを有する不
揮発性半導体記憶装置において、制御ゲート電極に与え
られた電位を、浮遊ゲートに対して効率良く伝達される
構造のメモリセルを実現し、既存のEPROMの電源を、そ
のまま使用することができる不揮発性半導体記憶装置を
提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電
型の半導体基板と、前記基板内に形成された第１、第２
の第２導電型不純物領域と、前記第１、第２の第２導電
型不純物領域相互間に存在するチャネル領域上に第１の
絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊
ゲート電極上に第２の絶縁膜を介して形成された制御ゲ
ート電極と、前記浮遊ゲート電極、前記第２の絶縁膜お
よび前記制御ゲート電極からなる積層体のうち、積層体
の側壁のみに、第３の絶縁膜を介して接し、かつ前記チ
ャネル領域と絶縁されている選択ゲート電極とを具備
し、前記浮遊ゲート電極の厚みを前記制御ゲート電極の
厚みよりも薄くして、前記浮遊ゲート電極の上面と前記
制御ゲート電極との間で形成される第１の静電容量C1
と、前記浮遊ゲート電極の側面と前記選択ゲート電極と
の間で形成される第２の静電容量C2との比C1/C2を16よ
り大きくし、記憶情報を書き込むときに、前記制御ゲー
ト電極に与えるプログラム電圧を、12V以下とすること
を特徴としている。
型の半導体基板と、前記基板内に形成された第１、第２
の第２導電型不純物領域と、前記第１、第２の第２導電
型不純物領域相互間に存在するチャネル領域上に第１の
絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊
ゲート電極上に第２の絶縁膜を介して形成された制御ゲ
ート電極と、前記浮遊ゲート電極、前記第２の絶縁膜お
よび前記制御ゲート電極からなる積層体のうち、積層体
の側壁のみに、第３の絶縁膜を介して接し、かつ前記チ
ャネル領域と絶縁されている選択ゲート電極とを具備
し、前記浮遊ゲート電極の厚みを前記制御ゲート電極の
厚みよりも薄くして、前記浮遊ゲート電極の上面と前記
制御ゲート電極との間で形成される第１の静電容量C1
と、前記浮遊ゲート電極の側面と前記選択ゲート電極と
の間で形成される第２の静電容量C2との比C1/C2を16よ
り大きくし、記憶情報を書き込むときに、前記制御ゲー
ト電極に与えるプログラム電圧を、12V以下とすること
を特徴としている。
また、少なくとも前記浮遊ゲート電極のチャネル長方
向の長さＬと、前記浮遊ゲート電極の高さＨとの比L/H
を３より大きくしたことを特徴としている。
向の長さＬと、前記浮遊ゲート電極の高さＨとの比L/H
を３より大きくしたことを特徴としている。
（作 用） 上記構成を有する不揮発性半導体記憶装置であると、
浮遊ゲート電極の厚みを薄くして、上記第１の静電容量
（浮遊ゲート電極上面〜制御ゲート電極間容量）C1と、
上記第２の静電容量（浮遊ゲート電極側面〜選択ゲート
電極間容量）C2との比C1/C2を16より大きくしたこと
で、制御ゲート電極に印加される電位を、浮遊ゲート電
極に効率良く伝達される構造が得られる。
浮遊ゲート電極の厚みを薄くして、上記第１の静電容量
（浮遊ゲート電極上面〜制御ゲート電極間容量）C1と、
上記第２の静電容量（浮遊ゲート電極側面〜選択ゲート
電極間容量）C2との比C1/C2を16より大きくしたこと
で、制御ゲート電極に印加される電位を、浮遊ゲート電
極に効率良く伝達される構造が得られる。
制御ゲート電極に印加される電位を、浮遊ゲート電極
に効率良く伝達できるために、積層体の側壁のみに選択
ゲート電極を持つメモリセルにおいて、データを書き込
むための、プログラム電位を低くでき、つまり、既存の
EPROMの電源12.5V以下にでき、既存のEPROMの電源をそ
のまま使用することができる。
に効率良く伝達できるために、積層体の側壁のみに選択
ゲート電極を持つメモリセルにおいて、データを書き込
むための、プログラム電位を低くでき、つまり、既存の
EPROMの電源12.5V以下にでき、既存のEPROMの電源をそ
のまま使用することができる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる不
揮発性半導体記憶装置について説明する。
揮発性半導体記憶装置について説明する。
第１図は、この発明の第１の実施例に係わる不揮発性
半導体記憶装置の、特にメモリセル部に着目して示した
断面図である。
半導体記憶装置の、特にメモリセル部に着目して示した
断面図である。
第１図に示すように、第１導電型の半導体基板１に
は、第２導電型のソース領域２と、第２導電型のドレイ
ン領域３とが形成されている。これらの相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜４が形成さ
れている。この第１ゲート絶縁膜４上には、浮遊ゲート
電極５が形成されている。この浮遊ゲート電極５の寸法
は、チャネル長方向の長さＬが約1.2μｍ、チャネル幅
方向の長さＷ（図示せず）が約2.0μｍ、高さＨが約0.1
μｍとなっている。この浮遊ゲート電極５上には、層間
絶縁膜６を介して制御ゲート電極７が形成されている。
この層間絶縁膜６の膜厚は、約300Åとなっている。こ
れらの浮遊ゲート電極５、層間絶縁膜６、および制御ゲ
ート電極７から構成される積層体の側壁には、側部絶縁
膜８が形成されている。この側部絶縁膜８の厚さＴはシ
リコン酸化膜で約400Åとなっている。また、この側部
絶縁膜８と一体となって形成されている第２ゲート絶縁
膜９が、上記チャネル領域上に形成されている。これら
側部絶縁膜８、および第２ゲート絶縁膜９上には、選択
ゲート電極10が形成されている。
は、第２導電型のソース領域２と、第２導電型のドレイ
ン領域３とが形成されている。これらの相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜４が形成さ
れている。この第１ゲート絶縁膜４上には、浮遊ゲート
電極５が形成されている。この浮遊ゲート電極５の寸法
は、チャネル長方向の長さＬが約1.2μｍ、チャネル幅
方向の長さＷ（図示せず）が約2.0μｍ、高さＨが約0.1
μｍとなっている。この浮遊ゲート電極５上には、層間
絶縁膜６を介して制御ゲート電極７が形成されている。
この層間絶縁膜６の膜厚は、約300Åとなっている。こ
れらの浮遊ゲート電極５、層間絶縁膜６、および制御ゲ
ート電極７から構成される積層体の側壁には、側部絶縁
膜８が形成されている。この側部絶縁膜８の厚さＴはシ
リコン酸化膜で約400Åとなっている。また、この側部
絶縁膜８と一体となって形成されている第２ゲート絶縁
膜９が、上記チャネル領域上に形成されている。これら
側部絶縁膜８、および第２ゲート絶縁膜９上には、選択
ゲート電極10が形成されている。
第１の実施例にかかる装置は、以上のような構造を持
っている。
っている。
このような第１の実施例にかかる装置であると、浮遊
ゲート電極10の高さＨを低くすることによって、選択ゲ
ート電極10との対向面積の減少を図っている。すなわ
ち、選択ゲート電極10と、浮遊ゲート電極５との対向面
積を減少させることによって、第６図に図示する選択ゲ
ート電極10と、浮遊ゲート電極５との間の静電容量C2を
小さくしている。
ゲート電極10の高さＨを低くすることによって、選択ゲ
ート電極10との対向面積の減少を図っている。すなわ
ち、選択ゲート電極10と、浮遊ゲート電極５との対向面
積を減少させることによって、第６図に図示する選択ゲ
ート電極10と、浮遊ゲート電極５との間の静電容量C2を
小さくしている。
次に、浮遊ゲート電極５の高さＨと、制御ゲート電極
７の電位（プログラム電位Vpp）との相関を第２図に示
す。
７の電位（プログラム電位Vpp）との相関を第２図に示
す。
第２図に示すように、従来構造のメモリセルの寸法
（Ｈ＝0.4μｍ）では、プログラム電位Vppに17V必要で
あったのに対し、本第１の実施例にかかる装置のメモリ
セルの寸法（Ｈ＝0.1μｍ）では12Vまで下げることがで
きる。
（Ｈ＝0.4μｍ）では、プログラム電位Vppに17V必要で
あったのに対し、本第１の実施例にかかる装置のメモリ
セルの寸法（Ｈ＝0.1μｍ）では12Vまで下げることがで
きる。
ここで、第１の静電容量C1と、第２の静電容量C2とを
計算してみると、 C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.1μｍ×2.0μm/0.04μｍ ＝５×10-6・ε０・εｒ［ｍ・F/m］ となる。
計算してみると、 C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.1μｍ×2.0μm/0.04μｍ ＝５×10-6・ε０・εｒ［ｍ・F/m］ となる。
また、第１の静電容量C1と、第２の静電容量C2との
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/5×10-6・ ε０・εｒ ＝16 となっている。
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/5×10-6・ ε０・εｒ ＝16 となっている。
さらに、浮遊ゲート電極５のチャネル長方向の長さＬ
と、浮遊ゲート電極５の高さＨとの比、L/Hは、 L/H＝1.2μm/0.1μｍ ＝12 となっている。
と、浮遊ゲート電極５の高さＨとの比、L/Hは、 L/H＝1.2μm/0.1μｍ ＝12 となっている。
次に、第３図および第４図を参照して、この発明の第
２の実施例に係わる不揮発性半導体記憶装置について説
明する。
２の実施例に係わる不揮発性半導体記憶装置について説
明する。
第３図は、この発明の第２の実施例に係わる不揮発性
半導体記憶装置の、特にメモリセル部に着目して示した
断面図である。第３図において、各参照する符号は第１
図の対応するものとする。
半導体記憶装置の、特にメモリセル部に着目して示した
断面図である。第３図において、各参照する符号は第１
図の対応するものとする。
第３図に示すように、第１導電型の半導体基板１に
は、第２導電型のソース領域２と、第２導電型のドレイ
ン領域３とが形成されている。これらの相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜４が形成さ
れている。この第１ゲート絶縁膜４上には、浮遊ゲート
電極５が形成されている。この浮遊ゲート電極５の寸法
は、チャネル長方向の長さＬが約1.2μｍ、チャネル幅
方向の長さＷ（図示せず）が約2.0μｍ、高さＨが約0.4
μｍとなっている。この浮遊ゲート電極５上には、層間
絶縁膜６を介して制御ゲート電極７が形成されている。
この層間絶縁膜６の膜厚は約300Åとなっている。これ
ら浮遊ゲート電極５、層間絶縁膜６、および制御ゲート
電極７から構成される積層体の側壁には、側部絶縁膜８
が形成されている。この側部絶縁膜８の厚さＴはシリコ
ン酸化膜で約800Åとなっている。また、この側部絶縁
膜８と一体となって形成されている第２ゲート絶縁膜９
が、上記チャネル領域上に形成されている。これら側部
絶縁膜８、および第２ゲート絶縁膜９上には、選択ゲー
ト電極10が形成されている。
は、第２導電型のソース領域２と、第２導電型のドレイ
ン領域３とが形成されている。これらの相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜４が形成さ
れている。この第１ゲート絶縁膜４上には、浮遊ゲート
電極５が形成されている。この浮遊ゲート電極５の寸法
は、チャネル長方向の長さＬが約1.2μｍ、チャネル幅
方向の長さＷ（図示せず）が約2.0μｍ、高さＨが約0.4
μｍとなっている。この浮遊ゲート電極５上には、層間
絶縁膜６を介して制御ゲート電極７が形成されている。
この層間絶縁膜６の膜厚は約300Åとなっている。これ
ら浮遊ゲート電極５、層間絶縁膜６、および制御ゲート
電極７から構成される積層体の側壁には、側部絶縁膜８
が形成されている。この側部絶縁膜８の厚さＴはシリコ
ン酸化膜で約800Åとなっている。また、この側部絶縁
膜８と一体となって形成されている第２ゲート絶縁膜９
が、上記チャネル領域上に形成されている。これら側部
絶縁膜８、および第２ゲート絶縁膜９上には、選択ゲー
ト電極10が形成されている。
第２の実施例にかかる装置は、以上のような構造を持
っている。
っている。
このような第２の実施例にかかる装置であると、側部
絶縁膜８の厚さＴを厚くすることによって、選択ゲート
電極10と、浮遊ゲート電極５との相互間の距離を長くし
ている。すなわち、選択ゲート電極10と、浮遊ゲート電
極５との間の誘電体の厚さを増加させることによって、
第６図に図示する選択ゲート電極10と、浮遊ゲート電極
５との間の静電容量C2を小さくしている。
絶縁膜８の厚さＴを厚くすることによって、選択ゲート
電極10と、浮遊ゲート電極５との相互間の距離を長くし
ている。すなわち、選択ゲート電極10と、浮遊ゲート電
極５との間の誘電体の厚さを増加させることによって、
第６図に図示する選択ゲート電極10と、浮遊ゲート電極
５との間の静電容量C2を小さくしている。
次に、側部絶縁膜８の厚さＴと、制御ゲート電極７の
電位（プログラム電位Vpp）との相関を第４図に示す。
電位（プログラム電位Vpp）との相関を第４図に示す。
第４図に示すように、従来構造のメモリセルの寸法
（Ｔ＝400Å）では、プログラム電位Vppに17V必要であ
ったのに対し、本第２の実施例にかかる装置のメモリセ
ルの寸法（Ｔ＝800Å）では14Vまで下げることができ
る。
（Ｔ＝400Å）では、プログラム電位Vppに17V必要であ
ったのに対し、本第２の実施例にかかる装置のメモリセ
ルの寸法（Ｔ＝800Å）では14Vまで下げることができ
る。
ここで、第１の静電容量C1と、第２の静電容量C2とを
計算してみると、 C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.4μｍ×2.0μm/0.08μｍ ＝10×10-6・ε０・εｒ［ｍ・F/m］ となる。
計算してみると、 C1＝ε０・εｒ・1.2μｍ×2.0μm/0.03μｍ ＝80×10-6・ε０・εｒ［ｍ・F/m］ となる。同様に、第２の静電容量C2を計算してみると、 C2＝ε０・εｒ・0.4μｍ×2.0μm/0.08μｍ ＝10×10-6・ε０・εｒ［ｍ・F/m］ となる。
また、第１の静電容量C1と、第２の静電容量C2との
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/10×10-6・ ε０・εｒ ＝８ となっている。
比、C1/C2は、 C1/C2＝80×10-6・ε０・εr/10×10-6・ ε０・εｒ ＝８ となっている。
さらに、浮遊ゲート電極５のチャネル長方向の長さＬ
と、第３の絶縁膜８の厚さＴとの比、L/Tは、 L/T＝1.2μm/0.08μｍ ＝15 となっている。
と、第３の絶縁膜８の厚さＴとの比、L/Tは、 L/T＝1.2μm/0.08μｍ ＝15 となっている。
以上のように、第１、第２の実施例にかかる装置で
は、浮遊ゲート電極５の高さＨを低くする、あるいは側
部絶縁膜８の厚さＴを厚くすることによって、浮遊ゲー
ト電極５と、選択ゲート電極10との静電容量C2と（第６
図参照）の低減を図っている。このように、静電容量C2
の低減が図られると、浮遊ゲート電極５中に電子を注入
する際、制御ゲート電極７に印加されている電圧を、浮
遊ゲート電極５に効率良く伝えることが可及的に可能と
なる。この結果、制御ゲート電極７に対して印加される
電圧を、例えば第１の実施例のように、12V以下とする
ことが可能となる。この12Vという電圧は、現在、一般
的に使用されているEPROMのプログラム電圧Vpp（Vpp＝1
2.5V）とほぼ同等の電圧である。このことは、既存のEP
ROMの電源を、そのまま利用することが可能であるとい
う利点をもたらす。
は、浮遊ゲート電極５の高さＨを低くする、あるいは側
部絶縁膜８の厚さＴを厚くすることによって、浮遊ゲー
ト電極５と、選択ゲート電極10との静電容量C2と（第６
図参照）の低減を図っている。このように、静電容量C2
の低減が図られると、浮遊ゲート電極５中に電子を注入
する際、制御ゲート電極７に印加されている電圧を、浮
遊ゲート電極５に効率良く伝えることが可及的に可能と
なる。この結果、制御ゲート電極７に対して印加される
電圧を、例えば第１の実施例のように、12V以下とする
ことが可能となる。この12Vという電圧は、現在、一般
的に使用されているEPROMのプログラム電圧Vpp（Vpp＝1
2.5V）とほぼ同等の電圧である。このことは、既存のEP
ROMの電源を、そのまま利用することが可能であるとい
う利点をもたらす。
尚、第１、第２の実施例では、選択ゲート電極10がソ
ース領域２側のみに、片側だけ形成されているが、これ
は別に両側、すなわち、ソース領域２およびドレイン領
域３上に選択ゲート電極10となる部分が存在していても
よい。この場合でも、上述したような浮遊ゲート電極の
高さを低くする、あるいは側部絶縁膜の膜厚を厚くする
ことで、静電容量C2が低減され、制御ゲート電極に印加
された電位を、浮遊ゲート電極に対して効率良く伝達さ
れる効果があることは言うまでもない。
ース領域２側のみに、片側だけ形成されているが、これ
は別に両側、すなわち、ソース領域２およびドレイン領
域３上に選択ゲート電極10となる部分が存在していても
よい。この場合でも、上述したような浮遊ゲート電極の
高さを低くする、あるいは側部絶縁膜の膜厚を厚くする
ことで、静電容量C2が低減され、制御ゲート電極に印加
された電位を、浮遊ゲート電極に対して効率良く伝達さ
れる効果があることは言うまでもない。
また、浮遊ゲート電極５のチャネル幅方向の長さＷを
短くすることでも、浮遊ゲート電極５と選択ゲート電極
10との間の静電容量C2の低減を図ることができるが、チ
ャネル幅は、よく知られているように電流駆動能力等の
素子の特性に多大な影響を及ぼすことから、第１、第２
の実施例のように浮遊ゲート電極５の高さＨや側部絶縁
膜８の厚さＴから、上記静電容量C2の低減を図ることが
より望ましい。
短くすることでも、浮遊ゲート電極５と選択ゲート電極
10との間の静電容量C2の低減を図ることができるが、チ
ャネル幅は、よく知られているように電流駆動能力等の
素子の特性に多大な影響を及ぼすことから、第１、第２
の実施例のように浮遊ゲート電極５の高さＨや側部絶縁
膜８の厚さＴから、上記静電容量C2の低減を図ることが
より望ましい。
［発明の効果］ 以上説明したように、この発明によれば、浮遊ゲート
電極、絶縁膜および制御ゲート電極からなる積層体のう
ち、積層体の側壁のみに、他の絶縁膜を介して接し、か
つチャネル領域と絶縁されている選択ゲート電極とを有
するメモリセルを有する不揮発性半導体記憶装置におい
て、制御ゲート電極に与えられた電位を、浮遊ゲートに
対して効率良く伝達される構造のメモリセルを実現し、
既存のEPROMの電源を、そのまま使用することができる
不揮発性半導体記憶装置を提供できる。
電極、絶縁膜および制御ゲート電極からなる積層体のう
ち、積層体の側壁のみに、他の絶縁膜を介して接し、か
つチャネル領域と絶縁されている選択ゲート電極とを有
するメモリセルを有する不揮発性半導体記憶装置におい
て、制御ゲート電極に与えられた電位を、浮遊ゲートに
対して効率良く伝達される構造のメモリセルを実現し、
既存のEPROMの電源を、そのまま使用することができる
不揮発性半導体記憶装置を提供できる。
第１図はこの発明の第１の実施例に係わる不揮発性半導
体記憶装置の概念を示す断面図、第２図は浮遊ゲート電
極の高さＨと、制御ゲート電極の電位（プログラム電位
Vpp）との相関を表す図、第３図はこの発明の第２の実
施例に係わる不揮発性半導体記憶装置の概念を示す断面
図、第４図は側部絶縁膜の厚さＴと、制御ゲート電極の
電位（プログラム電位Vpp）との相関を表す図、第５図
は特願昭63−077671添付の明細書14頁５行目に記載され
ている不揮発性半導体記憶装置の概念を示す断面図、第
６図は特願昭63−077671添付の明細書14頁５行目に記載
されている不揮発性半導体記憶装置の静電容量の構成図
である。 １……半導体基板、２……ソース領域、３……ドレイン
領域、４……第１ゲート絶縁膜、５……浮遊ゲート電
極、６……層間絶縁膜、７……制御ゲート電極、８……
側部絶縁膜、９……第２ゲート絶縁膜、10……選択ゲー
ト電極。
体記憶装置の概念を示す断面図、第２図は浮遊ゲート電
極の高さＨと、制御ゲート電極の電位（プログラム電位
Vpp）との相関を表す図、第３図はこの発明の第２の実
施例に係わる不揮発性半導体記憶装置の概念を示す断面
図、第４図は側部絶縁膜の厚さＴと、制御ゲート電極の
電位（プログラム電位Vpp）との相関を表す図、第５図
は特願昭63−077671添付の明細書14頁５行目に記載され
ている不揮発性半導体記憶装置の概念を示す断面図、第
６図は特願昭63−077671添付の明細書14頁５行目に記載
されている不揮発性半導体記憶装置の静電容量の構成図
である。 １……半導体基板、２……ソース領域、３……ドレイン
領域、４……第１ゲート絶縁膜、５……浮遊ゲート電
極、６……層間絶縁膜、７……制御ゲート電極、８……
側部絶縁膜、９……第２ゲート絶縁膜、10……選択ゲー
ト電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−179769（ＪＰ，Ａ) 特開 昭63−52478（ＪＰ，Ａ) 特開 昭63−50072（ＪＰ，Ａ) 特開 昭63−120469（ＪＰ，Ａ) 特開 昭63−186478（ＪＰ，Ａ) ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖ ｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．ＥＤＬ− ７，Ｎｏ．９，ＰＰ．540−542 （Ｓｅ ｐ．1986)
Claims (2)
- 【請求項１】第１導電型の半導体基板と、 前記基板内に形成された第１、第２の第２導電型不純物
領域と、 前記第１、第２の第２導電型不純物領域相互間に存在す
るチャネル領域上に第１の絶縁膜を介して形成された浮
遊ゲート電極と、 前記浮遊ゲート電極上に第２の絶縁膜を介して形成され
た制御ゲート電極と、 前記浮遊ゲート電極、前記第２の絶縁膜および前記制御
ゲート電極からなる積層体のうち、積層体の側壁のみ
に、第３の絶縁膜を介して接し、かつ前記チャネル領域
と絶縁されている選択ゲート電極とを具備し、 前記浮遊ゲート電極の厚みを前記制御ゲート電極の厚み
よりも薄くして、前記浮遊ゲート電極の上面と前記制御
ゲート電極との間で形成される第１の静電容量C1と、前
記浮遊ゲート電極の側面と前記選択ゲート電極との間で
形成される第２の静電容量C2との比C1/C2を16より大き
くし、 記憶情報を書き込むときに、前記制御ゲート電極に与え
るプログラム電圧を、12V以下とすることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】少なくとも前記浮遊ゲート電極のチャネル
長方向の長さＬと、前記浮遊ゲート電極の高さＨとの比
L/Hを３より大きくしたことを特徴とする請求項（１）
に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341489A JP2740017B2 (ja) | 1989-09-08 | 1989-09-08 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341489A JP2740017B2 (ja) | 1989-09-08 | 1989-09-08 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0396283A JPH0396283A (ja) | 1991-04-22 |
| JP2740017B2 true JP2740017B2 (ja) | 1998-04-15 |
Family
ID=16954688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23341489A Expired - Fee Related JP2740017B2 (ja) | 1989-09-08 | 1989-09-08 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740017B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5086626B2 (ja) * | 2006-12-15 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| EP2503066B1 (en) | 2009-11-20 | 2014-08-20 | Hitachi Construction Machinery Co., Ltd. | Construction machine |
-
1989
- 1989-09-08 JP JP23341489A patent/JP2740017B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，Ｖｏｌ．ＥＤＬ−７，Ｎｏ．９，ＰＰ．５４０−５４２ （Ｓｅｐ．１９８６） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0396283A (ja) | 1991-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |