JP2739528B2 - TSSI guarantee method for SD signal data - Google Patents
TSSI guarantee method for SD signal dataInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は、光加入者線多重伝送方
式における、交換制御信号(以下、SD信号と称する)
データの、マルチフレーム変換におけるタイムスロット
の時間順序の保証をなすTSSI保証方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exchange control signal (hereinafter referred to as an SD signal) in an optical subscriber line multiplex transmission system.
The present invention relates to a TSSI guarantee method for guaranteeing the time order of time slots in multi-frame conversion of data.
【0002】[0002]
【従来の技術】光加入者線多重伝送方式とは、自動交換
局(D70型)の加入者ハイウェイ信号を、光加入者線
多重伝送路又は中継伝送路を介して、ユーザ宅及び小規
模な局等に設置された加入者線インターフェース部まで
多重伝送する方式であり、その装置は、自動交換局に設
置された光加入者線端局多重伝送装置(以下、伝送端局
と略称する)及びユーザ宅又は局等に設置された光加入
者線遠隔多重伝送装置(以下、遠隔端局と略称する)か
ら構成される。2. Description of the Related Art An optical subscriber line multiplex transmission system is a system in which a subscriber highway signal of an automatic exchange (D70 type) is transmitted to a user's house and a small-scale via an optical subscriber line multiplex transmission line or a relay transmission line. This is a method of multiplexing transmission to a subscriber line interface unit installed in a station or the like, and includes an optical line terminal multiplex transmission device (hereinafter abbreviated as a transmission terminal) installed in an automatic exchange. It is composed of an optical subscriber line remote multiplex transmission device (hereinafter, abbreviated as a remote terminal station) installed at a user's home or a station.
【0003】伝送端局において、SD信号データは3マ
ルチフレーム(3MF)から32マルチフレーム(32
MF)に変換されて光伝送路を伝送され、遠隔端局にお
いて32マルチフレームから3マルチフレームに変換さ
れる。図4に32マルチフレームのSD信号データのフ
ォーマットを示し、図5に3マルチフレームのSD信号
データのフォーマットを示す。この32マルチフレーム
から3マルチフレームへの変換(以下、32MF/3M
F変換と称する)方式の従来例としては、図6に示す3
2MF/3MF変換(1)のようにメモリを介して行う
方法がある。At the transmission terminal, SD signal data is converted from 3 multiframes (3MF) to 32 multiframes (32
MF) and transmitted through the optical transmission line, and converted from 32 multi-frames to 3 multi-frames at the remote terminal station. FIG. 4 shows a format of SD signal data of 32 multiframes, and FIG. 5 shows a format of SD signal data of 3 multiframes. Conversion from this 32 multi-frames to 3 multi-frames (hereinafter, 32MF / 3M
As a conventional example of the method (referred to as an F-conversion), a 3
There is a method such as 2MF / 3MF conversion (1) which is performed via a memory.
【0004】一方、伝送するフレーム毎に、データの誤
り検査のために16ビット又は32ビットのFCS(フ
レーム検査シーケンス)を挿入している。誤り検査の方
法は、CRC(Cycric Rdundancy C
heck)が使われる。従って、この誤り検査の結果で
あるSDCRC比較照合結果(以下、SDCRCと略称
する)の判定データを、3MFのSD信号データに挿入
する必要がある。図7にSDCRCの信号内容を示す。
図7(a)に示すSDCRC信号内容のフォーマットに
おいて、SDCRCがF1,F2とも一致しない場合は
エラーと判定して、判定結果であるSDCRC判定デー
タを情報データに挿入する必要がある。正常時すなわち
エラーが発生しない場合のSDCRC信号内容を図7
(b)に示し、エラーが発生した場合を図7(c)に示
す。図6に示す従来例の場合には、3MFをメモリから
読み出した後にSDCRC判定データを挿入する。On the other hand, a 16-bit or 32-bit FCS (Frame Inspection Sequence) is inserted into each frame to be transmitted for error checking of data. The error check method is a CRC (Cyclic Redundancy C).
Heck) is used. Therefore, it is necessary to insert the determination data of the SDCRC comparison / collation result (hereinafter abbreviated as SDCRC), which is the result of this error check, into the 3MF SD signal data. FIG. 7 shows the signal contents of SDCRC.
In the format of the SDCRC signal content shown in FIG. 7A, when SDCRC does not match F1 or F2, it is determined that an error has occurred, and it is necessary to insert SDCRC determination data as a determination result into the information data. FIG. 7 shows the contents of the SDCRC signal in a normal state, ie, when no error occurs.
FIG. 7B shows a case where an error has occurred, as shown in FIG. In the case of the conventional example shown in FIG. 6, after reading the 3MF from the memory, the SDCRC determination data is inserted.
【0005】32MF/3MF変換方式の他の従来例と
して、図8に示す32MF/3MF変換(2)のよう
に、データを一時第1メモリに記憶させた後、第2メモ
リに書き込むときにSDCRC判定データを挿入する方
法がある。いずれにしても、メモリへの書き込みはフレ
ーム単位でなされるので、入力共通線上のタイムスロッ
トと出口共通線上のタイムスロットとの間で、時間的順
序が入れ替わらないことを保証する、いわゆるTSSI
(Time Slot Sequence Integ
rity)保証は可能である。[0005] As another conventional example of the 32MF / 3MF conversion method, as shown in FIG. 8, 32MF / 3MF conversion (2), after data is temporarily stored in a first memory and then written into a second memory, SDCRC is used. There is a method of inserting judgment data. Anyway, the writing into the memory since it is made on a frame-by-frame basis, between the input common line of time slots and exit the common line of the time slot, to ensure that no straw interchanged temporal order, so TSSI
(Time Slot Sequence Integra
rity) Guarantees are possible.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来例においてはTSSI保証はされているものの、図6
に示す変換方式の場合には、SDCRC判定データを挿
入するためのチャンネル箇所の制御が容易ではない。ま
た図8に示す変換方式の場合には、第1メモリは11な
いし14チャンネル分のメモリ容量を最低でも必要と
し、1フレームごとのデータ書き込み時のSDCRC判
定データ挿入の制御が容易でなく、その結果回路が複雑
化し、IC化した場合にゲート数が増大してしまうとい
う問題があった。However, in the above-mentioned conventional example, although the TSSI is guaranteed, FIG.
In the case of the conversion method shown in (1), it is not easy to control the channel location for inserting the SDCRC determination data. In the case of the conversion method shown in FIG. 8, the first memory requires at least a memory capacity of 11 to 14 channels, and it is not easy to control the insertion of SDCRC determination data at the time of writing data for each frame. As a result, there has been a problem that the circuit becomes complicated and the number of gates increases when the circuit is integrated.
【0007】本発明は上記従来の問題を解決するために
なされたものであり、32MF/3MF変換における回
路を簡略化したTSSI保証方式を提供することを目的
とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and has as its object to provide a TSSI guarantee system in which a circuit in 32MF / 3MF conversion is simplified.
【0008】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するために、第1及び第2メモリの2つのメモリを設
けて、32MFのデータを第1メモリに記憶させ、32
MFのF1とF2を同一フレーム内で第2メモリに書き
込む。この第2メモリに書き込むときに、SDCRC判
定データを挿入する。このように、F1とF2を同一フ
レーム内で第2メモリに書き込むことにより、第1メモ
リの容量はF1及びF2分の7チャンネル分で済むこと
になり、さらに、SDCRC判定データの挿入は、第2
メモリに書き込む時のフレームのみの制御で行える。In order to achieve the above object, the present invention provides two memories, a first memory and a second memory, and stores 32 MF data in the first memory.
The MFs F1 and F2 are written to the second memory in the same frame. When writing to the second memory, SDCRC determination data is inserted. By writing F1 and F2 in the second memory in the same frame in this way, the capacity of the first memory is sufficient for seven channels of F1 and F2, and the SDCRC determination data is inserted in the second memory. 2
It can be performed by controlling only the frame when writing to the memory.
【0009】[0009]
【作用】32MFのSD信号データは、2フレーム分す
なわち7チャンネル分のSD信号データを一度にメモリ
に書き込むことにより、周辺制御回路を簡略化すること
ができる。さらに、TSSI保証回路によりTSSI保
証がされないタイミングを検出して、メモリへの書き込
みを禁止するので、確実なTSSI保証を行うことがで
きる。In the SD signal data of 32MF, the peripheral control circuit can be simplified by writing the SD signal data for two frames, that is, seven channels, into the memory at once. Further, the timing at which the TSSI is not guaranteed by the TSSI assurance circuit is detected, and writing to the memory is prohibited, so that reliable TSSI assurance can be performed.
【0010】[0010]
【実施例】以下、本発明の実施例を図を参照して説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【0011】図1は本発明による32MF/3MF変換
(3)の方式を示している。すなわち、32MFのSD
信号データを、一時的に第1メモリに記憶させ、32M
FのF1とF2を同一フレーム内で第2メモリに書き込
む。この第2メモリにSD信号データを書き込む時に、
SDCRC判定データを挿入する。このように、F1と
F2を同一フレーム内で第2メモリに書き込むことによ
り、第1メモリの容量はF1及びF2分の7チャンネル
分で済むことになり、さらに、SDCRC判定データの
挿入は、第2メモリに書き込む時のフレームのみの制御
で行える。FIG. 1 shows a method of 32MF / 3MF conversion (3) according to the present invention. That is, 32MF SD
The signal data is temporarily stored in the first memory, and 32M
F1 and F2 of F are written in the second memory in the same frame. When writing SD signal data to this second memory,
Insert the SDCRC determination data. By writing F1 and F2 in the second memory in the same frame in this way, the capacity of the first memory is sufficient for seven channels of F1 and F2, and the SDCRC determination data is inserted in the second memory. 2 It can be performed by controlling only the frame when writing to the memory.
【0012】但し、本発明は、32MFから3MFへの
マルチフレーム変換であるため、フレーム間にまたがる
部分の変換で整合性を保つ必要性が生じる。即ち、図1
のAで示すところの書き込みタイミングにおいては、第
2メモリに書き込む時に、SDCRC判定データの挿入
を行うとTSSI保証がなされない。従って、本発明に
おいては、図1のAで示すところの書き込みタイミング
では、第2メモリに書き込む時に、SDCRC判定デー
タの挿入を禁止し、TSSIを保証するように構成して
いる。[0012] However, the present invention is not limited to 32MF to 3MF.
Because it is a multi-frame transform, it spans between frames
A need arises to maintain consistency in the conversion of parts. That is, FIG.
At the write timing indicated by A, when writing to the second memory, the SDCRC determination data is inserted.
Does not guarantee TSSI. Therefore, the present invention
Oite the write timing where indicated by A in FIG 1
In, when writing to the second memory, and prohibits the insertion of SDCRC decision data, it is <br/> configured to ensure TSSI.
【0013】図2は図1に示す方式を実現させるための
32MF/3MF変換回路のブロック図を示している。
図2において、6−1は32MFのSD信号データを2
フレーム分、すなわち7チャンネル分記憶すると共に、
図4に示すSDアドレスを記憶する第1メモリ、6−2
は32MFのSD信号データを書き込み3MFのSD信
号データとして読み出す第2メモリ、6−3はSDCR
Cを判定するSDCRC演算比較回路、6−4はSDア
ドレスを確認するアドレス比較保護回路、6−6は第2
メモリ6−2へのSD信号データの書き込みを制御する
書込制御手段としてのメモリWADR生成部、6−7は
第2メモリからSD信号データの読み出しを制御する読
出制御手段としてのメモリRADR生成部、6−5はメ
モリWADR生成部6−6を介して第2メモリに書き込
み禁止の指令を発する書込禁止手段としてのTSSI保
証回路である。FIG. 2 is a block diagram of a 32MF / 3MF conversion circuit for realizing the method shown in FIG.
In FIG. 2, 6-1 represents 32MF SD signal data as 2
In addition to storing frames, that is, seven channels,
First memory for storing the SD address shown in FIG. 4, 6-2
Is a second memory for writing 32MF SD signal data and reading it out as 3MF SD signal data, and 6-3 is an SDCR.
SDCRC operation comparison circuit for determining C, 6-4 is an address comparison and protection circuit for confirming the SD address, and 6-6 is the second
A memory WADR generator as write control means for controlling writing of SD signal data to the memory 6-2, and a memory RADR generator as read control means for controlling reading of SD signal data from the second memory. , 6-5 are TSSI guarantee circuits as write-inhibiting means for issuing a write-inhibit command to the second memory via the memory WADR generating section 6-6.
【0014】次に、上記構成の動作について説明する。Next, the operation of the above configuration will be described.
【0015】まず、遠隔端局(図示せず)に伝送された
32MFのSD信号データは、その2フレーム分すなわ
ち7チャンネル分が第1メモリ6−1に記憶されると共
に、フレーム毎のSDアドレスも同時に記憶される。又
この時、冗長ビットであるFCSのデータは、SDCR
C演算比較回路6−3に供給されてSDCRC比較照合
がなされる。First, in the 32MF SD signal data transmitted to the remote terminal station (not shown), two frames, that is, seven channels, are stored in the first memory 6-1 and the SD address of each frame is stored. Are also stored at the same time. At this time, the data of the redundant bits, FCS, is
The signal is supplied to the C operation comparison circuit 6-3, and SDCRC comparison and collation is performed.
【0016】アドレス比較保護回路6−4において、S
Dアドレスの32MFの最終アドレスが確認されると、
この最終アドレスをメモリWADR生成部6−6の書き
込みアドレス生成カウンタ(図示せず)にロードする。
これにより、SDアドレスと書き込みアドレス生成カウ
ンタとの位相を合わせることができる。In the address comparison and protection circuit 6-4, S
When the final address of 32MF of the D address is confirmed,
This final address is loaded into a write address generation counter (not shown) of the memory WADR generation section 6-6.
Thereby, the phases of the SD address and the write address generation counter can be matched.
【0017】第1メモリ6−1に記憶された2フレーム
分のSD信号データは、第2メモリ6−2に一度に書き
込まれるが、同時にSDCRC演算比較回路6−3での
照合の結果であるSDCRC判定データが、SD信号デ
ータに挿入されて第2メモリ6−2に順に書き込まれ
る。The SD signal data for two frames stored in the first memory 6-1 is written into the second memory 6-2 at a time, but is the result of the collation performed by the SDCRC operation comparison circuit 6-3 at the same time. The SDCRC determination data is inserted into the SD signal data and sequentially written to the second memory 6-2.
【0018】メモリRADR生成部6−7は、第2メモ
リ6−2からのSD信号データ読み出しアドレスを生成
するカウンタであり、3MFとなるようなアドレスを生
成してSD信号データを読み出す。The memory RADR generating section 6-7 is a counter for generating an SD signal data read address from the second memory 6-2, and generates an address of 3MF to read the SD signal data.
【0019】上記一連の動作は、図1に示す32MF/
3MF変換(3)を表すものである。ところが、すでに
第2メモリに書き込まれているF1、2(1〜7ch)
内容を旧データとして、第2メモリに書き込まれようと
している32MFのF1、2(1〜7)を新データとす
ると、まず最初に3MFのF1(1〜112ch)の内
容が読み出される。この中のF1(1〜7ch)はすで
に第2メモリに書き込まれているデータであるため旧デ
ータである。次に32MFの新データであるF1、2
(1〜7ch)が第2メモリに書き込まれる。ここで第
2メモリのF1、F2(1〜7ch)内容が新データと
なり、その後3MFのF2(1〜112ch)内容を読
み出すと、F2(1〜7ch)は新データであり1つの
3MF(F0,F1,F2)の中のF1(1〜7ch)
は旧データ、F2(1〜7ch)は新データとなり、
新、旧データが混在してしまう。従って、この場合、T
SSI保証がされないことになる。The above series of operations is performed at 32 MF /
This represents the 3MF conversion (3). However, F1, 2 (1 to 7ch) already written in the second memory
Assuming that the contents are old data and the F1, 32 (1 to 7) of 32MF to be written to the second memory is new data, first, the contents of F1 (1 to 112ch) of 3MF are read. F1 (1 to 7ch) in this is old data because it is data already written in the second memory. Next, the new data of 32MF, F1, 2
(1 to 7 ch) are written to the second memory. Here, the contents of F1 and F2 (1 to 7 channels) of the second memory become new data, and then the contents of F2 (1 to 112 channels) of 3MF are read out. , F1, F2, F1 (1-7ch)
Is old data, F2 (1-7ch) is new data,
New and old data are mixed. Therefore, in this case, T
SSI is not guaranteed.
【0020】上記のように、第1メモリ6−1に記憶さ
れた2フレーム分のSD信号データを、第2メモリに一
度に書き込む方法はTSSI保証されないので、それを
補う回路としてTSSI保証回路6−5を設けた。TS
SI保証するために図1に示す32MF/3MF変換
(3)において、図3に示すように、第2メモリ6−2
に書き込む32MFのSD信号データがF2で、かつ、
第2メモリ6−2から読み出す3MFのSD信号データ
がF1となるタイミングには、第2メモリ6−2へのS
D信号データの書き込みを禁止するようにした。具体的
には、メモリWADR生成部6−6及びメモリRADR
生成部6−7から、32MFのSD信号データがF2
で、3MFのSD信号データがF1となるタイミング情
報を受けたTSSI保証回路6−5は、メモリWADR
生成部6−6を介して第2メモリ6−2のWE(ライト
イネーブル)端子をハイレベルにして書き込み禁止をか
ける。換言すれば、32マルチフレーム構成のSD信号
データが3マルチフレーム構成のSD信号データに変換
されたとき、各データ毎に新、旧データが混在するメモ
リ書き込みのタイミングのときに、メモリへの書き込み
を禁止するのである。32フレーム後32MFのF1、
2(1〜7ch)のメモリ書き込み時は書き込み禁止と
ならない。つまり書き込み禁止となった次のタイミング
では確実に第2メモリに書き込まれることになる。As described above, the method of writing the SD signal data for two frames stored in the first memory 6-1 at a time in the second memory is not guaranteed by the TSSI. -5 was provided. TS
In the 32MF / 3MF conversion (3) shown in FIG. 1 to guarantee SI, as shown in FIG.
32MF SD signal data to be written to F2, and
At the timing when the 3MF SD signal data read from the second memory 6-2 becomes F1, the S
The writing of the D signal data is prohibited. Specifically, the memory WADR generation unit 6-6 and the memory RADR
From the generation unit 6-7, the 32MF SD signal data is
Then, the TSSI guarantee circuit 6-5, which has received the timing information at which the SD signal data of 3MF becomes F1, turns the memory WADR
The WE (write enable) terminal of the second memory 6-2 is set to a high level via the generation unit 6-6 to inhibit writing. In other words, when the SD signal data of the 32 multi-frame configuration is converted to the SD signal data of the 3 multi-frame configuration, the writing to the memory is performed at the timing of writing the memory in which new and old data are mixed for each data. It is forbidden. 32 frames later, 32MF F1,
At the time of writing to memory 2 (1 to 7 channels), writing is not prohibited. In other words, the data is surely written to the second memory at the next timing after the writing is prohibited.
【0021】[0021]
【発明の効果】以上の如く、上記実施例で明らかなよう
に、32MFのSD信号データを2フレーム分、すなわ
ち7チャンネル分を一度にメモリに書き込むこと方式に
より、SDCRC判定データの挿入が簡単にすることが
でき、SDCRC照合の結果がでるまでの間に、SD信
号のデータを一時記憶しておくメモリは7チャンネル分
(14バイト)で済む。又、TSSI保証回路を設ける
ことにより、TSSI保証ができないタイミングにはメ
モリへの書き込みを禁止して、簡単でしかも確実なTS
SI保証を実現することができる。As described above, as is clear from the above embodiment, the insertion of the SDCRC determination data can be easily performed by writing the 32 MF SD signal data for two frames, that is, seven channels at a time to the memory. The memory for temporarily storing the data of the SD signal is only seven channels (14 bytes) until the result of the SDCRC collation is obtained. Also, by providing a TSSI guarantee circuit, writing to the memory is prohibited at a timing when TSSI cannot be guaranteed, and a simple and reliable
SI guarantee can be realized.
【図1】本発明によるTSSI方式の実施例の32MF
/3MF変換を示す図である。FIG. 1 shows a 32 MF embodiment of a TSSI system according to the present invention.
It is a figure which shows / 3MF conversion.
【図2】図1の32MF/3MF変換回路のブロック図
である。FIG. 2 is a block diagram of a 32MF / 3MF conversion circuit shown in FIG. 1;
【図3】図2におけるメモリ禁止タイミングの図であ
る。FIG. 3 is a diagram of a memory prohibition timing in FIG. 2;
【図4】32MFのデータフォーマット図である。FIG. 4 is a data format diagram of 32MF.
【図5】3MFのデータフォーマット図である。FIG. 5 is a data format diagram of 3MF.
【図6】従来の32MF/3MF変換を示す図である。FIG. 6 is a diagram showing a conventional 32MF / 3MF conversion.
【図7】SDCRC照合結果の信号内容を示す図であ
る。FIG. 7 is a diagram illustrating signal contents of an SDCRC collation result.
【図8】従来の32MF/3MF変換を示す図である。FIG. 8 is a diagram showing a conventional 32MF / 3MF conversion.
6−1 第1メモリ 6−2 第2メモリ 6−3 SDCRC演算比較回路 6−4 アドレス比較保護回路 6−5 TSSI保証回路 6−6 メモリWADR生成部 6−7 メモリRADR生成部 6-1 First memory 6-2 Second memory 6-3 SDCRC operation comparison circuit 6-4 Address comparison and protection circuit 6-5 TSSI guarantee circuit 6-6 Memory WADR generation unit 6-7 Memory RADR generation unit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 厚海 栄祐 福島県郡山市字船場向94番地 株式会社 日立テレコムテクノロジー内 (72)発明者 大野 晴康 福島県郡山市字船場向94番地 株式会社 日立テレコムテクノロジー内 (56)参考文献 特開 昭62−105597(JP,A) 特開 昭63−262939(JP,A) 特開 昭63−262938(JP,A) ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Eisuke Atsumi 94 Koriyama-shi, Fukushima Prefecture, for Hitachi-Telecom Technology Co., Ltd. (56) References JP-A-62-105597 (JP, A) JP-A-63-262939 (JP, A) JP-A-63-262938 (JP, A)
Claims (3)
マルチフレーム構成のSD信号データを32マルチフレ
ーム構成のSD信号データに変換して伝送し、これを受
信した遠隔端局において前記32マルチフレーム構成の
SD信号データを前記3マルチフレーム構成のSD信号
データに逆変換する変換回路のTSSI保証方式であっ
て、 前記32マルチフレーム構成のSD信号データを32フ
レーム期間記憶するメモリと、このメモリに前記32マ
ルチフレーム構成のSD信号データを書き込む書込制御
手段と、前記メモリに記憶されている前記32マルチフ
レーム構成のSD信号データを前記3マルチフレーム構
成のSD信号データとして読み出す読出制御手段と、T
SSI保証されないタイミングを検出したとき前記メモ
リに前記32マルチフレーム構成のSD信号データを書
き込むことを禁止する書込禁止手段とを備えたことを特
徴とするSD信号データのTSSI保証方式。1. An exchange control signal at a transmission terminal station.
The multi-frame SD signal data is converted into 32-multi-frame SD signal data and transmitted, and the remote terminal station receiving the SD signal data converts the 32-multi-frame SD signal data into the 3-multi-frame SD signal data. A TSSI assurance system for a conversion circuit for performing inverse conversion to SD memory, wherein a memory for storing the SD signal data of the 32 multi-frame configuration for a period of 32 frames, and write control means for writing the SD signal data of the 32 multi-frame configuration to the memory Reading control means for reading the SD signal data of the 32 multi-frame configuration stored in the memory as the SD signal data of the 3 multi-frame configuration;
And a write-inhibiting means for inhibiting writing of the SD signal data of the 32 multi-frame structure to the memory when a timing at which SSI is not guaranteed is detected.
レーム構成のSD信号データのF1及びF2を同一フレ
ーム内に書き込むことを特徴とする請求項1記載のSD
信号データのTSSI保証方式。2. The SD according to claim 1, wherein the writing control unit writes the F1 and F2 of the SD signal data of the 32 multi-frame configuration in the same frame.
TSSI guarantee method for signal data.
は、前記32マルチフレーム構成のSD信号データが前
記3マルチフレーム構成のSD信号データに変換された
とき各データ毎に新、旧データが混在するメモリ書き込
みのタイミングであることを特徴とする請求項1記載の
SD信号データのTSSI保証方式。3. The timing at which the TSSI is not guaranteed is the timing of writing to memory where new and old data are mixed for each data when the SD signal data of the 32 multi-frame configuration is converted into the SD signal data of the 3 multi-frame configuration. 2. The TSSI guarantee method for SD signal data according to claim 1, wherein the timing is timing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18702291A JP2739528B2 (en) | 1991-07-02 | 1991-07-02 | TSSI guarantee method for SD signal data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18702291A JP2739528B2 (en) | 1991-07-02 | 1991-07-02 | TSSI guarantee method for SD signal data |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0514302A JPH0514302A (en) | 1993-01-22 |
JP2739528B2 true JP2739528B2 (en) | 1998-04-15 |
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ID=16198828
Family Applications (1)
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