JP2733240B2 - 符号化装置及び復号化装置 - Google Patents
符号化装置及び復号化装置Info
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- JP2733240B2 JP2733240B2 JP4145588A JP4145588A JP2733240B2 JP 2733240 B2 JP2733240 B2 JP 2733240B2 JP 4145588 A JP4145588 A JP 4145588A JP 4145588 A JP4145588 A JP 4145588A JP 2733240 B2 JP2733240 B2 JP 2733240B2
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- Japan
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- ram
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本願発明は入力標本値を予測符号化する符号化装置及
び予測符号化コードを復号化する復号化装置に関するも
のである。
び予測符号化コードを復号化する復号化装置に関するも
のである。
［従来の技術］ 画像や音声などの情報をデイジタル伝送する際、伝送
するデータ量を軽減するために各種の符号化方法が提案
されている。その一方法として、近接する標本値間の相
関性を利用して情報量の圧縮を図る予測差分符号化（以
下DPCMと記す）がある。DPCMは周知の様に符号化された
標本値を一旦復号し、その復号値を用いて次に符号化す
る標本値に対する予測値を求め、この予測値と実際の標
本値との誤差を量子化して符号化するものである。
するデータ量を軽減するために各種の符号化方法が提案
されている。その一方法として、近接する標本値間の相
関性を利用して情報量の圧縮を図る予測差分符号化（以
下DPCMと記す）がある。DPCMは周知の様に符号化された
標本値を一旦復号し、その復号値を用いて次に符号化す
る標本値に対する予測値を求め、この予測値と実際の標
本値との誤差を量子化して符号化するものである。
第４図は最も簡単な前値予測によるDPCMの符号化装置
の構成を示す図である。入力端子１に入力された標本値
Xiは、減算器２に印加され、ここで後述する予測値（本
例の場合は前値復号値）を減算される。量子化器３は減
算器２の出力する差分値を量子化し、DPCMコードYiとし
て出力端子８に出力する。このDPCMコードYiは逆量子化
器４にも印加される。逆量子化器４はDPCMコードYiを差
分値に復号し、加算器５に印加する。加算器５では、減
算器２に印加される前値予測値が加算され、これにより
差分値が標本値に復元される。リミツタ６は加算器５の
出力の振幅を所定レンジに制限し、Ｄ型フリツプフロツ
プ７に供給する。Ｄ型フリツプフロツプ７の出力が次の
標本値に対する予測値となり減算器２及び加算器５に供
給される。
の構成を示す図である。入力端子１に入力された標本値
Xiは、減算器２に印加され、ここで後述する予測値（本
例の場合は前値復号値）を減算される。量子化器３は減
算器２の出力する差分値を量子化し、DPCMコードYiとし
て出力端子８に出力する。このDPCMコードYiは逆量子化
器４にも印加される。逆量子化器４はDPCMコードYiを差
分値に復号し、加算器５に印加する。加算器５では、減
算器２に印加される前値予測値が加算され、これにより
差分値が標本値に復元される。リミツタ６は加算器５の
出力の振幅を所定レンジに制限し、Ｄ型フリツプフロツ
プ７に供給する。Ｄ型フリツプフロツプ７の出力が次の
標本値に対する予測値となり減算器２及び加算器５に供
給される。
一般に、前値予測値との差分値の分布は小さな値の部
分にかたよつており、差分値を符号化して伝送すること
により、情報の圧縮伝送が可能になる。
分にかたよつており、差分値を符号化して伝送すること
により、情報の圧縮伝送が可能になる。
［発明が解決しようとする問題点］ しかしながら、HDTV（ハイビジヨン）信号の様に標本
化周波数が高い信号を取扱う場合には、高速のロジツク
ICを使用しても、１標本化周期内でDPCMループ（入力か
ら、Ｄ型フリツプフロツプ７の入力である局部復号値を
得るまで）の演算を終了することできず、並列処理に頼
らざるを得ない。例えば、標本化周波数を48.6MHZであ
るとした場合、標本化周期は20.5nsとなる。一方、DPCM
ループの演算に必要な時間は、ロジツクICとして高速TT
L−ICであるFASTを用い、量子化器３に高速のPROMを使
用して場合でも165ns程度必要である。ここで、165/20.
5＝8.05であるので、並列処理数は９になる。即ち、全
く同じ回路が９個必要になる。勿論、複雑な処理を行う
場合には並列処理数は更に増大する。更には並列処理を
採用すると、上記数値例では、信号を９相に分割する回
路及び分割処理された９つの信号を多重化する回路も必
要になり、ハードウエアの構成が複雑化し、且つ規模が
極めて大きなものになつてしまう。
化周波数が高い信号を取扱う場合には、高速のロジツク
ICを使用しても、１標本化周期内でDPCMループ（入力か
ら、Ｄ型フリツプフロツプ７の入力である局部復号値を
得るまで）の演算を終了することできず、並列処理に頼
らざるを得ない。例えば、標本化周波数を48.6MHZであ
るとした場合、標本化周期は20.5nsとなる。一方、DPCM
ループの演算に必要な時間は、ロジツクICとして高速TT
L−ICであるFASTを用い、量子化器３に高速のPROMを使
用して場合でも165ns程度必要である。ここで、165/20.
5＝8.05であるので、並列処理数は９になる。即ち、全
く同じ回路が９個必要になる。勿論、複雑な処理を行う
場合には並列処理数は更に増大する。更には並列処理を
採用すると、上記数値例では、信号を９相に分割する回
路及び分割処理された９つの信号を多重化する回路も必
要になり、ハードウエアの構成が複雑化し、且つ規模が
極めて大きなものになつてしまう。
また、上述の如く構成された符号化回路を様々な用途
に使用するため量子化器の量子化特性を変更しようとす
る場合、量子化器自体をハードウエアで変更する必要が
あり、量子化特性の変更が非常に困難であつた。
に使用するため量子化器の量子化特性を変更しようとす
る場合、量子化器自体をハードウエアで変更する必要が
あり、量子化特性の変更が非常に困難であつた。
本願発明は上記従来例に鑑みて成されたものであり、
入力標本値の予測符号化を高速に行えると共に、予測符
号化方式を容易に変更可能とする予測符号化装置、並び
に予測符号化コードを高速に復号化する復号化装置を提
供することを目的とする。
入力標本値の予測符号化を高速に行えると共に、予測符
号化方式を容易に変更可能とする予測符号化装置、並び
に予測符号化コードを高速に復号化する復号化装置を提
供することを目的とする。
［問題点を解決するための手段］ 上記問題点を解決するために、本願発明の符号化装置
によれば、標本値を第１のアドレス信号として入力し、
第１の予測値を第２のアドレス信号として入力し、前記
第１及び第２のアドレス信号から決定するアドレスか
ら、前記標本値を予測符号化した予測符号化コード、及
び以後の標本値を符号化する際に用いられるべき第２の
予測値を出力する単一のRAMと、該RAMに前記予測符号化
コード及び前記第２の予測値を含むテーブルをロードす
るロード手段を有することを特徴とする。
によれば、標本値を第１のアドレス信号として入力し、
第１の予測値を第２のアドレス信号として入力し、前記
第１及び第２のアドレス信号から決定するアドレスか
ら、前記標本値を予測符号化した予測符号化コード、及
び以後の標本値を符号化する際に用いられるべき第２の
予測値を出力する単一のRAMと、該RAMに前記予測符号化
コード及び前記第２の予測値を含むテーブルをロードす
るロード手段を有することを特徴とする。
なお、前記以後の標本値を前記第１のアドレス信号と
して前記RAMに入力する際には、前記第２の予測値を前
記第２のアドレス信号として前記RAMに入力する。
して前記RAMに入力する際には、前記第２の予測値を前
記第２のアドレス信号として前記RAMに入力する。
［実施例］ 以下，図面を参照して本願発明の実施例について説明
する。
する。
第１図は本願発明の一実施例としての符号化システム
の要部構成を示す図である。図中31は８ビツトの標本値
Xiが入力される端子、39はRAM、38はDPCMコードYiの出
力端子、37は第４図のＤ型フリツプフロツプ７と同様の
機能を有するＤ型フリツプフロツプである。入力端子31
の入力標本値Xiと、Ｄ型フリツプフロツプ37の出力する
８ビツトの予測値ｉはRAM39のアドレス入力に供給さ
れる。即ち、８ビツトの入力標本値Xiと８ビツトの予測
値ｉとでRAM39に対する16ビツトのアドレス信号とな
る。
の要部構成を示す図である。図中31は８ビツトの標本値
Xiが入力される端子、39はRAM、38はDPCMコードYiの出
力端子、37は第４図のＤ型フリツプフロツプ７と同様の
機能を有するＤ型フリツプフロツプである。入力端子31
の入力標本値Xiと、Ｄ型フリツプフロツプ37の出力する
８ビツトの予測値ｉはRAM39のアドレス入力に供給さ
れる。即ち、８ビツトの入力標本値Xiと８ビツトの予測
値ｉとでRAM39に対する16ビツトのアドレス信号とな
る。
40は外部の記憶装置であり、例えば電源投入後におい
て、端子41よりロード信号が印加される。これに応じて
記憶装置40はRAM39に対してDPCMの所定の演算結果であ
るDPCM符号化コード及び局部復号値を含むDPCMテーブル
を順次ロードする。これらは純粋に数学的に決定可能で
あり、テーブルの各データを求めることはそれ程困難で
はない。
て、端子41よりロード信号が印加される。これに応じて
記憶装置40はRAM39に対してDPCMの所定の演算結果であ
るDPCM符号化コード及び局部復号値を含むDPCMテーブル
を順次ロードする。これらは純粋に数学的に決定可能で
あり、テーブルの各データを求めることはそれ程困難で
はない。
記憶装置40はアクセスタイムが遅いものであつても、
所要のDPCMテーブルを記憶できるだけの記憶容量を有し
てさえいればよく、例えばEPROM等の半導体メモリを用
いても、磁気デイスク装置等の磁気記録再生装置を用い
てもよい。
所要のDPCMテーブルを記憶できるだけの記憶容量を有し
てさえいればよく、例えばEPROM等の半導体メモリを用
いても、磁気デイスク装置等の磁気記録再生装置を用い
てもよい。
RAM39は入力標本値Xi及び予測値ｉからなるアドレ
ス信号に従って、出力端子38にDPCMコードを出力し、Ｄ
型フリツプフロツプ37に局部復号値を出力する。即ち、
第１図の実施例のRAM39は第４図中９で示す破線部分の
機能を果している。この出力に要する時間は、RAM39の
１読出しサイクルタイムであり、極めて短い。
ス信号に従って、出力端子38にDPCMコードを出力し、Ｄ
型フリツプフロツプ37に局部復号値を出力する。即ち、
第１図の実施例のRAM39は第４図中９で示す破線部分の
機能を果している。この出力に要する時間は、RAM39の
１読出しサイクルタイムであり、極めて短い。
今、入力標本値Xiを８ビツト、DPCMコードYiを４ビツ
ト（圧縮率1/2）とすると、上述の如きテーブルを構成
するに必要なRAMの容量は64K×4 bitとなる。現在、高
速大容量のSRAMは各社より開発されており、例えば16K
×4 bitコードの容量で、サイクルタイムが35nsのSRAM
を用いた場合、DPCMテーブルの構成に必要なICの数は３
個となる。また、DPCMテーブルのロードに必要なラツ
チ、アドレスデコード用のICを含めて１つのDPCM符号器
当り（３＋４＋１＝）８個である。また並列処理数は35
ns/20.5ns＝1.7であるから２となり、DPCM符号器全体で
は２×８＝16個ということになる。
ト（圧縮率1/2）とすると、上述の如きテーブルを構成
するに必要なRAMの容量は64K×4 bitとなる。現在、高
速大容量のSRAMは各社より開発されており、例えば16K
×4 bitコードの容量で、サイクルタイムが35nsのSRAM
を用いた場合、DPCMテーブルの構成に必要なICの数は３
個となる。また、DPCMテーブルのロードに必要なラツ
チ、アドレスデコード用のICを含めて１つのDPCM符号器
当り（３＋４＋１＝）８個である。また並列処理数は35
ns/20.5ns＝1.7であるから２となり、DPCM符号器全体で
は２×８＝16個ということになる。
一方第４図の如くロジツクICを用いた場合には並列処
理数が９であり、各処理回路のICの数も増加するのに対
し、本実施例ではICの個数が1/6程度でよく、大幅な削
減が可能である。
理数が９であり、各処理回路のICの数も増加するのに対
し、本実施例ではICの個数が1/6程度でよく、大幅な削
減が可能である。
また、本実施例では、入出力特性が判明している符号
化演算であれば、入力ビツト数及び出力ビツト数が同じ
である限り、DPCMテーブルの内容を更新するだけで、い
かなる複雑なアルゴリズムであつても同一の回路構成で
実現することが可能である。またテーブルをSRAMで構成
しているため、アルゴリズムの変更も極めて容易で、例
えば記憶装置40として磁気デイスク装置を用いた場合デ
イスクの交換のみでアルゴリズムは変更できる。更に、
外部の記憶装置についてはそのアクセスタイムが長くて
もよいので、磁気デイスク装置等の安価で大容量の記憶
装置を用いることができ多数のアルゴリズムを設定する
ことが可能である。
化演算であれば、入力ビツト数及び出力ビツト数が同じ
である限り、DPCMテーブルの内容を更新するだけで、い
かなる複雑なアルゴリズムであつても同一の回路構成で
実現することが可能である。またテーブルをSRAMで構成
しているため、アルゴリズムの変更も極めて容易で、例
えば記憶装置40として磁気デイスク装置を用いた場合デ
イスクの交換のみでアルゴリズムは変更できる。更に、
外部の記憶装置についてはそのアクセスタイムが長くて
もよいので、磁気デイスク装置等の安価で大容量の記憶
装置を用いることができ多数のアルゴリズムを設定する
ことが可能である。
第２図は本願発明による復号化システムの一実施例の
要部概略構成を示す図である。図中42は伝送されてきた
DPCMコードYiが入力される端子、43は復号テーブルを構
成するRAMであり、そのアドレス入力に上記DPCMコードY
i及び後述する予測値ｉが入力される。46は外部の記
憶装置であり、例えば電源投入後において、端子47より
ロード信号が印加される。これに応じて記憶装置46はRA
M43に対してDPCM復号値を含むテーブルを順次ロードす
る。
要部概略構成を示す図である。図中42は伝送されてきた
DPCMコードYiが入力される端子、43は復号テーブルを構
成するRAMであり、そのアドレス入力に上記DPCMコードY
i及び後述する予測値ｉが入力される。46は外部の記
憶装置であり、例えば電源投入後において、端子47より
ロード信号が印加される。これに応じて記憶装置46はRA
M43に対してDPCM復号値を含むテーブルを順次ロードす
る。
RAM43は上記DPCMコードYi及び予測値ｉが入力され
るとロードされたテーブル中の対応する復号値をメモリ
アクセスタイムで出力端子45に出力する、RAM43から出
力される復号値はＤ型フリツプフロツプ44にも印加され
る。Ｄ型フリツプフロツプ44の出力は上記予測値ｉと
してRAM43に印加される。
るとロードされたテーブル中の対応する復号値をメモリ
アクセスタイムで出力端子45に出力する、RAM43から出
力される復号値はＤ型フリツプフロツプ44にも印加され
る。Ｄ型フリツプフロツプ44の出力は上記予測値ｉと
してRAM43に印加される。
ここで例えばDPCMコードYiを４ビツト、RAM43の出力
する復号値を８ビツト、Ｄ型フリツプフロツプ44が出力
する予測値ｉを８ビツトとすれば、RAM43の容量は4K
×8bitでよく、１個のICで実現できる。また、RAM43の
サイクルタイムは35ns程度であるので並列処理数も２と
なり大幅にハードウエアを削減できる。
する復号値を８ビツト、Ｄ型フリツプフロツプ44が出力
する予測値ｉを８ビツトとすれば、RAM43の容量は4K
×8bitでよく、１個のICで実現できる。また、RAM43の
サイクルタイムは35ns程度であるので並列処理数も２と
なり大幅にハードウエアを削減できる。
このRAM43によるテーブルは送信側のRAM39によるテー
ブルに対応して決定される。
ブルに対応して決定される。
第３図は本願発明による符号化システムの他の実施例
の要部概略構成を示す図であり、図中第１図及び第２図
と同様の構成要素については同一の番号を付し、詳しい
説明は省略する。
の要部概略構成を示す図であり、図中第１図及び第２図
と同様の構成要素については同一の番号を付し、詳しい
説明は省略する。
第３図の実施例においては第１図におけるRAM39が有
する機能をRAM−A48、RAM−B43で分担している。即ち、
RAM−A48は入力標本値Xi及び予測値ｉからなるアドレ
ス信号に従って、出力端子38にDPCMコードを出力する機
能のみを有し、64K×4bitのRAMで構成できる。RAM−B43
は第２図のRAM43と同様の機能を有するため、RAM−A48
の出力するDPCMコードをアドレス信号として局部復号値
を出力し、Ｄ型フリツプフロツプ37に印加する。このRA
M−B43は4K×8bitのRAMで構成でき、本実施例の符号化
装置は第１図の符号化装置に比べ１つのDPCM符号器に必
要なメモリの容量は少なくて済む。尚、第４図におい
て、9aで示す部分はRAM−B43、9bで示す部分はRAM−A48
に対応している。
する機能をRAM−A48、RAM−B43で分担している。即ち、
RAM−A48は入力標本値Xi及び予測値ｉからなるアドレ
ス信号に従って、出力端子38にDPCMコードを出力する機
能のみを有し、64K×4bitのRAMで構成できる。RAM−B43
は第２図のRAM43と同様の機能を有するため、RAM−A48
の出力するDPCMコードをアドレス信号として局部復号値
を出力し、Ｄ型フリツプフロツプ37に印加する。このRA
M−B43は4K×8bitのRAMで構成でき、本実施例の符号化
装置は第１図の符号化装置に比べ１つのDPCM符号器に必
要なメモリの容量は少なくて済む。尚、第４図におい
て、9aで示す部分はRAM−B43、9bで示す部分はRAM−A48
に対応している。
外部記憶装置49はRAM−A48,RAM−B43に対し夫々の所
要のテーブルをロードするためのもので、端子50に入力
されるロード信号によつて各RAMへテーブルをロードす
る。
要のテーブルをロードするためのもので、端子50に入力
されるロード信号によつて各RAMへテーブルをロードす
る。
尚、上述の各実施例にあつては前値予測DPCMを例にと
つて説明したが、本願発明はこれに限らず、二次元予
測、三次元予測、適応予測などの予測を行なうDPCMによ
る符号化システム、復号化システムにも当然適用できる
ものであり、また、これら以外の任意に符号長を決定す
る符号化、復号化システムにも適用可能である。
つて説明したが、本願発明はこれに限らず、二次元予
測、三次元予測、適応予測などの予測を行なうDPCMによ
る符号化システム、復号化システムにも当然適用できる
ものであり、また、これら以外の任意に符号長を決定す
る符号化、復号化システムにも適用可能である。
更に、上述の実施例においてRAMとしては、SRAMを用
いているが、リフレツシユ並びにサイクルタイムの条件
が満たされればDRAMを用いることも可能である。
いているが、リフレツシユ並びにサイクルタイムの条件
が満たされればDRAMを用いることも可能である。
［発明の効果］ 以上説明した様に本願発明の符号化装置によれば、標
本値及び予測値を入力アドレスとして、予測符号化コー
ド及び以後に用いる予測値を出力する単一のRAMを備え
るので、予測値と標本値の差分を求める処理と、この差
分値を符号化コードとして出力する処理と、上記標本値
以降の標本値を符号化する際に用いる予測値を生成する
処理とを一括して行うことができるので、全体の予測符
号化処理が高速に行える。
本値及び予測値を入力アドレスとして、予測符号化コー
ド及び以後に用いる予測値を出力する単一のRAMを備え
るので、予測値と標本値の差分を求める処理と、この差
分値を符号化コードとして出力する処理と、上記標本値
以降の標本値を符号化する際に用いる予測値を生成する
処理とを一括して行うことができるので、全体の予測符
号化処理が高速に行える。
更に上記構成において、上記RAMに予測符号化コー
ド、及び以後に用いる予測値を含むテーブルをロードす
るロード手段を備えることにより予測符号化方式を容易
に変更することが可能となり、汎用性が高くなる。
ド、及び以後に用いる予測値を含むテーブルをロードす
るロード手段を備えることにより予測符号化方式を容易
に変更することが可能となり、汎用性が高くなる。
第１図は本願発明の一実施例の符号化システムの要部概
略構成を示す図、 第２図は本願発明の一実施例の復号化システムの要部概
略構成を示す図、 第３図は本願発明の他の実施例の符号化システムの要部
概略構成を示す図、 第４図は従来の符号化システムの構成を示す図である。 図中37、44はＤ型フリツプフロツプ、 39、43、48はRAM、 40、46、49は記憶装置である。
略構成を示す図、 第２図は本願発明の一実施例の復号化システムの要部概
略構成を示す図、 第３図は本願発明の他の実施例の符号化システムの要部
概略構成を示す図、 第４図は従来の符号化システムの構成を示す図である。 図中37、44はＤ型フリツプフロツプ、 39、43、48はRAM、 40、46、49は記憶装置である。
Claims (3)
- 【請求項１】標本値を第１のアドレス信号として入力
し、第１の予測値を第２のアドレス信号として入力し、
前記第１及び第２のアドレス信号から決定するアドレス
から、前記標本値を予測符号化した予測符号化コード、
及び以後の標本値を符号化する際に用いられるべき第２
の予測値を出力する単一のRAMと、 該RAMに前記予測符号化コード及び前記第２の予測値を
含むテーブルをロードするロード手段を有することを特
徴とする符号化装置。 - 【請求項２】前記以後の標本値を前記第１のアドレス信
号として前記RAMに入力する際には、前記第２の予測値
を前記第２のアドレス信号として前記RAMに入力するこ
とを特徴とする請求項（１）に記載の符号化装置。 - 【請求項３】標本値と符号化用予測値から生成された差
分値を第１のアドレス信号として入力し、第１の予測値
を第２のアドレス信号として入力し、前記第１及び第２
のアドレス信号から決定するアドレスから、前記標本値
に対応する復号値、及び以後の差分値を復号化する際に
用いられるべき第２の予測値を読み出して出力するRAM
と、 該RAMに前記復号値のテーブルをロードするロード手段
を有することを特徴とする復号化装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145588A JP2733240B2 (ja) | 1988-02-24 | 1988-02-24 | 符号化装置及び復号化装置 |
| US07/288,994 US4995059A (en) | 1988-01-14 | 1988-12-23 | Predictive coding device |
| DE68924658T DE68924658T2 (de) | 1988-01-14 | 1989-01-10 | Prädiktive Kodierungsvorrichtung. |
| EP89300189A EP0324584B1 (en) | 1988-01-14 | 1989-01-10 | Predictive coding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145588A JP2733240B2 (ja) | 1988-02-24 | 1988-02-24 | 符号化装置及び復号化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01216627A JPH01216627A (ja) | 1989-08-30 |
| JP2733240B2 true JP2733240B2 (ja) | 1998-03-30 |
Family
ID=12608849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145588A Expired - Fee Related JP2733240B2 (ja) | 1988-01-14 | 1988-02-24 | 符号化装置及び復号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733240B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114962A (en) * | 1978-02-27 | 1979-09-07 | Matsushita Electric Ind Co Ltd | Coder |
| JPS6038059A (ja) * | 1983-08-08 | 1985-02-27 | Kongo Kk | 塗装ラインにおける被塗装物送り出し装置 |
-
1988
- 1988-02-24 JP JP4145588A patent/JP2733240B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01216627A (ja) | 1989-08-30 |
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