JP2731325B2 - スペクトル拡散通信用受信装置のダイバーシチ合成回路 - Google Patents
スペクトル拡散通信用受信装置のダイバーシチ合成回路Info
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- JP2731325B2 JP2731325B2 JP17084692A JP17084692A JP2731325B2 JP 2731325 B2 JP2731325 B2 JP 2731325B2 JP 17084692 A JP17084692 A JP 17084692A JP 17084692 A JP17084692 A JP 17084692A JP 2731325 B2 JP2731325 B2 JP 2731325B2
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Description
【0001】
【産業上の利用分野】本発明は、スペクトル拡散通信用
受信装置のダイバーシチ合成回路、特にパスダイバーシ
チ合成における簡易な合成方法に関する。
受信装置のダイバーシチ合成回路、特にパスダイバーシ
チ合成における簡易な合成方法に関する。
【0002】
【従来の技術】直接拡散(DS)方式のスペクトル拡散
通信方式(以下、SS方式という)は、干渉に強い、干
渉を与えにくい等の利点を有し、衛星回線を用いた小容
量通信や自動車電話などの移動体通信のための通信方式
の一つとして開発が行われている。
通信方式(以下、SS方式という)は、干渉に強い、干
渉を与えにくい等の利点を有し、衛星回線を用いた小容
量通信や自動車電話などの移動体通信のための通信方式
の一つとして開発が行われている。
【0003】図3には、USP(米国特許)5,10
3,459号に開示されたCDMAセルラー電話システ
ムの受信装置の概略構成が示されている。この移動機C
DMA電話システムはアンテナ1を含んでおり、ディプ
レクサ2を介してアナログレシーバ3及びパワーアンプ
4に接続される。アンテナ1は基地局(セルサイト)か
らのSS信号を受信し、ディプレクサ2を介してアナロ
グレシーバ3に受信信号を供給する。アナログレシーバ
3はダウンコンバータを含んでおり、供給された受信号
をIF信号に変換し、更にA/Dコンバータでデジタル
信号に変換する。デジタル信号に変換されたIF信号は
サーチレシーバ5、デジタルデータレシーバ6,7に供
給される。複数のパスを通ってSS信号が受信装置に達
した場合、各信号の受信時間に差が生じることになる。
デジタルデータレシーバ(すなわち、データ復調回路)
6,7はどのパスの信号をトラックし、受信するかを選
択することができる。図3に示すように2つのデータレ
シーバがある場合には、2つの別々のパスがパラレルに
トラックされることになる。
3,459号に開示されたCDMAセルラー電話システ
ムの受信装置の概略構成が示されている。この移動機C
DMA電話システムはアンテナ1を含んでおり、ディプ
レクサ2を介してアナログレシーバ3及びパワーアンプ
4に接続される。アンテナ1は基地局(セルサイト)か
らのSS信号を受信し、ディプレクサ2を介してアナロ
グレシーバ3に受信信号を供給する。アナログレシーバ
3はダウンコンバータを含んでおり、供給された受信号
をIF信号に変換し、更にA/Dコンバータでデジタル
信号に変換する。デジタル信号に変換されたIF信号は
サーチレシーバ5、デジタルデータレシーバ6,7に供
給される。複数のパスを通ってSS信号が受信装置に達
した場合、各信号の受信時間に差が生じることになる。
デジタルデータレシーバ(すなわち、データ復調回路)
6,7はどのパスの信号をトラックし、受信するかを選
択することができる。図3に示すように2つのデータレ
シーバがある場合には、2つの別々のパスがパラレルに
トラックされることになる。
【0004】一方、サーチレシーバ5はコントロールプ
ロセッサ8からの制御信号に基づき、同一セルサイトの
マルチパスパイロット信号を検出すべく、受信パイロッ
ト信号の基準時間近傍の時間領域をスキャンする。そし
て、サーチレシーバ5は受信信号の強度を互いに比較
し、コントロールプロセッサ8に強度信号を出力して最
も強い強度の信号を指示する。そして、コントロールプ
ロセッサ8はデジタルデータレシーバ6,7に制御信号
を供給し、それぞれのレシーバに異なった最強信号を処
理させる。
ロセッサ8からの制御信号に基づき、同一セルサイトの
マルチパスパイロット信号を検出すべく、受信パイロッ
ト信号の基準時間近傍の時間領域をスキャンする。そし
て、サーチレシーバ5は受信信号の強度を互いに比較
し、コントロールプロセッサ8に強度信号を出力して最
も強い強度の信号を指示する。そして、コントロールプ
ロセッサ8はデジタルデータレシーバ6,7に制御信号
を供給し、それぞれのレシーバに異なった最強信号を処
理させる。
【0005】そして、各デジタルデータレシーバ6,7
はコントロールプロセッサ8にて指示されたパスの信号
を復調し、ダイバーシチ合成及びデコーダ回路9に出力
する。
はコントロールプロセッサ8にて指示されたパスの信号
を復調し、ダイバーシチ合成及びデコーダ回路9に出力
する。
【0006】図4にはセルサイトから移動局に到来する
SS信号の信号強度の周期的な時間変化が示されてお
り、横軸が1周期時間,縦軸が信号強度をそれぞれ表し
ている。図において、異なる時間に3つのピークが存在
しており、これらはそれぞれセルサイトから移動局へ異
なるパスを通って到来した同一SS信号を表している。
なお、サーチレシーバによって受信パイロット信号の基
準時間近傍の時間領域をスキャンすることによって得ら
れる信号強度の周期的時間変化も図4と同様なものが得
られ、この結果より、信号強度の大きいものからデジタ
ルデータレシーバが復調すべきパスのタイミングがコン
トロールプロセッサにより指示される。そして、前述し
たように各デジタルデータレシーバはこれらのパスを通
ったいずれかの信号をそれぞれ受信して復調し、ダイバ
ーシチ合成回路9に出力する。ダイバーシチ合成回路9
では各パス間のキャリア位相差を除去し、各パスの受信
強度に応じた重み付けを行い、更にデータタイミングを
揃えて合成し、復調信号とする。
SS信号の信号強度の周期的な時間変化が示されてお
り、横軸が1周期時間,縦軸が信号強度をそれぞれ表し
ている。図において、異なる時間に3つのピークが存在
しており、これらはそれぞれセルサイトから移動局へ異
なるパスを通って到来した同一SS信号を表している。
なお、サーチレシーバによって受信パイロット信号の基
準時間近傍の時間領域をスキャンすることによって得ら
れる信号強度の周期的時間変化も図4と同様なものが得
られ、この結果より、信号強度の大きいものからデジタ
ルデータレシーバが復調すべきパスのタイミングがコン
トロールプロセッサにより指示される。そして、前述し
たように各デジタルデータレシーバはこれらのパスを通
ったいずれかの信号をそれぞれ受信して復調し、ダイバ
ーシチ合成回路9に出力する。ダイバーシチ合成回路9
では各パス間のキャリア位相差を除去し、各パスの受信
強度に応じた重み付けを行い、更にデータタイミングを
揃えて合成し、復調信号とする。
【0007】
【発明が解決しようとする課題】ここで、各パス間のキ
ャリア位相差は同期受信を行うことにより各デジタルデ
ータレシーバ6,7でとることができ、また、重み付け
も例えば高速アダマール変換(FHT)を用いてパイロ
ット信号のWalsh関数W0 の出力をそのまま乗算す
ることにより重み付けを行うことが可能である。
ャリア位相差は同期受信を行うことにより各デジタルデ
ータレシーバ6,7でとることができ、また、重み付け
も例えば高速アダマール変換(FHT)を用いてパイロ
ット信号のWalsh関数W0 の出力をそのまま乗算す
ることにより重み付けを行うことが可能である。
【0008】しかしながら、各デジタルデータレシーバ
からの信号をデータタイミングを揃えて合成する場合、
サーチレシーバ5とデジタルデータレシーバ6,7のデ
ータタイミングを照合し、デジタルデータレシーバ6と
デジタルデータレシーバ7のデータタイミング差分だけ
を遅延回路等を用いて遅延させ、同時に加算する必要が
あり、構成が複雑化してしまう問題があった。
からの信号をデータタイミングを揃えて合成する場合、
サーチレシーバ5とデジタルデータレシーバ6,7のデ
ータタイミングを照合し、デジタルデータレシーバ6と
デジタルデータレシーバ7のデータタイミング差分だけ
を遅延回路等を用いて遅延させ、同時に加算する必要が
あり、構成が複雑化してしまう問題があった。
【0009】本発明は上記従来技術に鑑みなされたもの
であり、その目的は簡易な構成で確実に各データ復調回
路から出力された信号のデータタイミングを取り、合成
することが可能なスペクトル拡散通信用受信装置のダイ
バーシチ合成回路を提供することにある。
であり、その目的は簡易な構成で確実に各データ復調回
路から出力された信号のデータタイミングを取り、合成
することが可能なスペクトル拡散通信用受信装置のダイ
バーシチ合成回路を提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、請求項1記載のスペクトル拡散通信用受信用ダイバ
ーシチ合成回路は、各データ復調回路からの信号をラッ
チするラッチ回路を備え、各データ復調回路から全ての
信号が前記ラッチ回路に供給されてから前記各データ復
調回路で次のデータ復調を行うまでの間に出力されたタ
イミング信号に基づいて前記ラッチ回路から信号を読み
出し、合成することを特徴とする。
に、請求項1記載のスペクトル拡散通信用受信用ダイバ
ーシチ合成回路は、各データ復調回路からの信号をラッ
チするラッチ回路を備え、各データ復調回路から全ての
信号が前記ラッチ回路に供給されてから前記各データ復
調回路で次のデータ復調を行うまでの間に出力されたタ
イミング信号に基づいて前記ラッチ回路から信号を読み
出し、合成することを特徴とする。
【0011】また、上記目的を達成するために、請求項
2記載のスペクトル拡散通信用受信用ダイバーシチ合成
回路は請求項1記載のダイバーシチ合成回路において各
データ復調回路はそれぞれのデータタイミングで前記ラ
ッチ回路に信号を供給し、各データ復調回路で次のデー
タ復調を行うためのスタートパルスのタイミングで前記
ラッチ回路から信号を読み出し、合成することを特徴と
する。
2記載のスペクトル拡散通信用受信用ダイバーシチ合成
回路は請求項1記載のダイバーシチ合成回路において各
データ復調回路はそれぞれのデータタイミングで前記ラ
ッチ回路に信号を供給し、各データ復調回路で次のデー
タ復調を行うためのスタートパルスのタイミングで前記
ラッチ回路から信号を読み出し、合成することを特徴と
する。
【0012】
【作用】本発明のスペクトル拡散通信用受信装置のダイ
バーシチ合成回路は、このような構成を有しており、複
数個のデジタルデータレシーバ、すなわちデータ復調回
路からの信号を合成する際、各データ復調回路のデータ
タイミングの差を検知して遅延合成するのではなく、シ
ステムの構成によって一義的に決定することができるデ
ータ復調時間の間隙のタイミングで合成を行うものであ
る。
バーシチ合成回路は、このような構成を有しており、複
数個のデジタルデータレシーバ、すなわちデータ復調回
路からの信号を合成する際、各データ復調回路のデータ
タイミングの差を検知して遅延合成するのではなく、シ
ステムの構成によって一義的に決定することができるデ
ータ復調時間の間隙のタイミングで合成を行うものであ
る。
【0013】コントロールプロセッサは各データ復調回
路にどのパスの信号をいつ復調するかの制御信号を供給
するが、このコントロールプロセッサからの制御信号に
基づいてダイバーシチ合成回路の合成タイミングを決定
することにより、簡易な構成でパスダイバーシチ合成が
可能となる。
路にどのパスの信号をいつ復調するかの制御信号を供給
するが、このコントロールプロセッサからの制御信号に
基づいてダイバーシチ合成回路の合成タイミングを決定
することにより、簡易な構成でパスダイバーシチ合成が
可能となる。
【0014】
【実施例】以下、図面を用いながら本発明に係るスペク
トル拡散通信用受信装置のダイバーシチ合成回路の好適
な実施例を説明する。
トル拡散通信用受信装置のダイバーシチ合成回路の好適
な実施例を説明する。
【0015】図1には本実施例におけるダイバーシチ合
成回路の構成が示されている。本実施例におけるスペク
トル拡散通信用受信装置の全体構成は、前述した図3の
構成とほぼ同一であり、アンテナ1,アナログレシーバ
3を介してデジタルSS信号がサーチレシーバ5及びデ
ジタルデータレシーバ(データ復調回路)に供給され
る。なお、図1においては前述したようにデジタルデー
タレシーバは2個設けられていたが、本実施例において
は任意数Nだけのデータ復調回路が設けられており、各
データ復調回路1,2,…Nにアナログレシーバ3から
デジタルSS信号が供給される。
成回路の構成が示されている。本実施例におけるスペク
トル拡散通信用受信装置の全体構成は、前述した図3の
構成とほぼ同一であり、アンテナ1,アナログレシーバ
3を介してデジタルSS信号がサーチレシーバ5及びデ
ジタルデータレシーバ(データ復調回路)に供給され
る。なお、図1においては前述したようにデジタルデー
タレシーバは2個設けられていたが、本実施例において
は任意数Nだけのデータ復調回路が設けられており、各
データ復調回路1,2,…Nにアナログレシーバ3から
デジタルSS信号が供給される。
【0016】図2には本実施例におけるデータ復調回路
の一構成例が示されている。このデータ復調回路は、デ
ータ変調ならびにユーザ識別のためのWalsh関数に
よる変調としてBPSK(2相PSK)が、拡散変調と
してQPSK(4相PSK)がなされたSS信号に対す
るデータ復調回路を示しており、同期検波されている場
合の構成例である。アナログレシーバから供給された最
終的にD/A変換されたIチャネル,Qチャネルの受信
SS信号は乗算器40,42に供給され、それぞれIチ
ャネル用のPN符号PNI (t)とQチャネル用のPN
符号PNQ (t)と乗算される。そして、加算器44に
てIチャネル,Qチャネル両信号は加算され出力され
る。ここで、アナログレシーバから供給される信号はデ
ータタイミングの同期追尾の解像度を向上させるためチ
ップレートに対しオーバーサンプリングされている場合
がある。例えば4倍オーバーサンプリングされたSS信
号が供給される場合、1/4シリアル/パラレル変換器
46、加算器48にて冗長するチップ4サンプルを本来
のチップ1サンプルに変換する操作を行っている。そし
て、1/64シリアル/パラレル変換器50にて64チ
ップシンボルのパラレルデータに変換した後、FHT
(高速アダマール変換器)器52に供給する。FHT器
52では入力されたチップシンボルを高速アダマール変
換して各Walsh関数W0 〜W63毎の信号として出力
する。なお、Walsh関数W0 〜W63のWalsh関
数のうち、W0 はパイロット信号に割り当てられるWa
lsh関数であり、その他のWalsh関数がデータチ
ャネルに割り当てられるWalsh関数である。そし
て、W1 〜W63の信号は、セレクタ54に供給され、コ
ントロールプロセッサから供給される各移動局に割り当
てられたセレクトチャンネル番号に基づきいずれかの信
号Wi を選択して出力する。
の一構成例が示されている。このデータ復調回路は、デ
ータ変調ならびにユーザ識別のためのWalsh関数に
よる変調としてBPSK(2相PSK)が、拡散変調と
してQPSK(4相PSK)がなされたSS信号に対す
るデータ復調回路を示しており、同期検波されている場
合の構成例である。アナログレシーバから供給された最
終的にD/A変換されたIチャネル,Qチャネルの受信
SS信号は乗算器40,42に供給され、それぞれIチ
ャネル用のPN符号PNI (t)とQチャネル用のPN
符号PNQ (t)と乗算される。そして、加算器44に
てIチャネル,Qチャネル両信号は加算され出力され
る。ここで、アナログレシーバから供給される信号はデ
ータタイミングの同期追尾の解像度を向上させるためチ
ップレートに対しオーバーサンプリングされている場合
がある。例えば4倍オーバーサンプリングされたSS信
号が供給される場合、1/4シリアル/パラレル変換器
46、加算器48にて冗長するチップ4サンプルを本来
のチップ1サンプルに変換する操作を行っている。そし
て、1/64シリアル/パラレル変換器50にて64チ
ップシンボルのパラレルデータに変換した後、FHT
(高速アダマール変換器)器52に供給する。FHT器
52では入力されたチップシンボルを高速アダマール変
換して各Walsh関数W0 〜W63毎の信号として出力
する。なお、Walsh関数W0 〜W63のWalsh関
数のうち、W0 はパイロット信号に割り当てられるWa
lsh関数であり、その他のWalsh関数がデータチ
ャネルに割り当てられるWalsh関数である。そし
て、W1 〜W63の信号は、セレクタ54に供給され、コ
ントロールプロセッサから供給される各移動局に割り当
てられたセレクトチャンネル番号に基づきいずれかの信
号Wi を選択して出力する。
【0017】一方、FHT器52からのW0 の信号はロ
ックディテクタ56に供給される。このロックディテク
タ56ではW0 の信号レベルが所定値以上であるか否か
を判定する判定機能を有しており、所定値以上である場
合には同期追尾がとれていると判定してロックインジケ
ータ信号を出力する。なお、図中には示されていないが
FHT器52、1/64シリアルパラレル変換器50に
供給されているシンボルクロックは、タイミング再生回
路により供給され、これに同期しているクロック信号が
1/4シリアルパラレル変換器46にも供給される。
ックディテクタ56に供給される。このロックディテク
タ56ではW0 の信号レベルが所定値以上であるか否か
を判定する判定機能を有しており、所定値以上である場
合には同期追尾がとれていると判定してロックインジケ
ータ信号を出力する。なお、図中には示されていないが
FHT器52、1/64シリアルパラレル変換器50に
供給されているシンボルクロックは、タイミング再生回
路により供給され、これに同期しているクロック信号が
1/4シリアルパラレル変換器46にも供給される。
【0018】なお、図中には示されていないが、FHT
器52、1/64シリアル/パラレル変換器50に供給
されるシンボルクロックはDLL等によるタイミング再
生回路から得られたタイミングが供給され、また、1/
4シリアル/パラレル変換器46に供給されるクロック
は、前記シンボルクロックと同期しているシンボルクロ
ックの64倍のクロックである。
器52、1/64シリアル/パラレル変換器50に供給
されるシンボルクロックはDLL等によるタイミング再
生回路から得られたタイミングが供給され、また、1/
4シリアル/パラレル変換器46に供給されるクロック
は、前記シンボルクロックと同期しているシンボルクロ
ックの64倍のクロックである。
【0019】また、実施例においては、Walsh関数
を処理するのにFHT器52を用いたが、W0 ,Wi を
出力できる処理器があれば、そのような処理器を用いて
も良く、この発明で特に限定するものではない。W0 ,
Wi を出力できる処理器としては、例えば、Walsh
関数W0 ,Wi に対するマッチドフィルタ等から構成さ
れる相関器等がある。
を処理するのにFHT器52を用いたが、W0 ,Wi を
出力できる処理器があれば、そのような処理器を用いて
も良く、この発明で特に限定するものではない。W0 ,
Wi を出力できる処理器としては、例えば、Walsh
関数W0 ,Wi に対するマッチドフィルタ等から構成さ
れる相関器等がある。
【0020】このように、データ復調回路1,2,…N
からはデータ信号Wi 、このデータ信号の強度を示す信
号W0 及び同期追尾がとれていることを示すロックイン
ジケータ信号が出力され、これらの信号がダイバーシチ
合成回路20に供給される。ダイバシチ合成回路20は
各データ復調回路に対応した乗算器21,22,…2
3、ゲート24,25…26及びラッチ回路27,2
8,…29を含んで構成され、データ復調回路からのW
0 信号及びWi 信号が乗算器に供給されると共に、ロッ
クインジケータ信号がゲートに供給される。乗算器2
1,22,23では入力されたW0 でデータ信号Wi を
重み付けし、ゲート24,25,26に出力する。そし
て、ゲート24,25,26では重み付けされた信号W
i をロックインジケータ信号出力されている場合のみに
ラッチ回路27,28,29に供給する。これにより、
同期追尾がとれた正確なデータ信号のみがラッチ回路2
7,28,29にラッチされることになる。
からはデータ信号Wi 、このデータ信号の強度を示す信
号W0 及び同期追尾がとれていることを示すロックイン
ジケータ信号が出力され、これらの信号がダイバーシチ
合成回路20に供給される。ダイバシチ合成回路20は
各データ復調回路に対応した乗算器21,22,…2
3、ゲート24,25…26及びラッチ回路27,2
8,…29を含んで構成され、データ復調回路からのW
0 信号及びWi 信号が乗算器に供給されると共に、ロッ
クインジケータ信号がゲートに供給される。乗算器2
1,22,23では入力されたW0 でデータ信号Wi を
重み付けし、ゲート24,25,26に出力する。そし
て、ゲート24,25,26では重み付けされた信号W
i をロックインジケータ信号出力されている場合のみに
ラッチ回路27,28,29に供給する。これにより、
同期追尾がとれた正確なデータ信号のみがラッチ回路2
7,28,29にラッチされることになる。
【0021】そして、ラッチ回路27,28,29に全
てのデータ復調回路からのデータ信号が供給された時点
で全データを加算器30に出力して合成するが、本実施
例においてはラッチ回路27,28,29から信号を読
み出すタイミングをコントロールプロセッサから供給さ
れる合成タイミング信号で行うことを特徴としている。
ここで、合成タイミング信号は各データ復調回路でデー
タが復調され、次のデータ復調が開始されるまでの任意
の時間においてコントロールプロセッサから供給される
信号であり、この信号はシステムの構成上一義的に決定
することができ、従って各データ復調回路間のデータタ
イミング差をそれぞれのラッチ回路に供給する必要がな
く、容易に合成することが可能となる。
てのデータ復調回路からのデータ信号が供給された時点
で全データを加算器30に出力して合成するが、本実施
例においてはラッチ回路27,28,29から信号を読
み出すタイミングをコントロールプロセッサから供給さ
れる合成タイミング信号で行うことを特徴としている。
ここで、合成タイミング信号は各データ復調回路でデー
タが復調され、次のデータ復調が開始されるまでの任意
の時間においてコントロールプロセッサから供給される
信号であり、この信号はシステムの構成上一義的に決定
することができ、従って各データ復調回路間のデータタ
イミング差をそれぞれのラッチ回路に供給する必要がな
く、容易に合成することが可能となる。
【0022】なお、前述したように、コントロールプロ
セッサ8は各データ復調回路に制御信号を供給してどの
パスのデータを復調するかを指示するので、この制御信
号、すなわちスタートパルスをラッチ回路27,28,
29に供給することにより、次の観測時間のスタート時
点で一律にラッチ回路27,28,29から前の観測時
間におけるデータ信号を読み出して合成することができ
る。
セッサ8は各データ復調回路に制御信号を供給してどの
パスのデータを復調するかを指示するので、この制御信
号、すなわちスタートパルスをラッチ回路27,28,
29に供給することにより、次の観測時間のスタート時
点で一律にラッチ回路27,28,29から前の観測時
間におけるデータ信号を読み出して合成することができ
る。
【0023】より具体的には、例えば、図4に示される
1周期時間と信号強度の関係図において、1周期時間の
開始時点を合成タイミング信号としてラッチ回路27、
28、29に供給することにより、以上に述べた動作が
実現可能となる。あるいは、デジタルデータレシーバが
受信を指示されている最後のタイミング以降であり、か
つ同じく受信を指示されている最初のタイミング以前の
タイミングを合成タイミング信号としてラッチ回路2
7、28、29に供給しても、以上に述べた動作が実現
可能である。
1周期時間と信号強度の関係図において、1周期時間の
開始時点を合成タイミング信号としてラッチ回路27、
28、29に供給することにより、以上に述べた動作が
実現可能となる。あるいは、デジタルデータレシーバが
受信を指示されている最後のタイミング以降であり、か
つ同じく受信を指示されている最初のタイミング以前の
タイミングを合成タイミング信号としてラッチ回路2
7、28、29に供給しても、以上に述べた動作が実現
可能である。
【0024】また、この実施例においてはデータ変調な
らびにユーザ識別のためのWalsh関数による変調に
BPSK(2相PSK)、拡散変調にQPSK(4相P
SK)が採用される場合について示したが、それぞれの
変調に他の変調方式が採用されるような場合において
も、復調データシンボルと、信号強度が同一位相で供給
されるようなデータ復調回路を用いれば、この発明によ
るタイバーシチ合成回路を容易に適用することが可能で
あり、特定の変調方式によりこの発明が限定されるもの
ではない。
らびにユーザ識別のためのWalsh関数による変調に
BPSK(2相PSK)、拡散変調にQPSK(4相P
SK)が採用される場合について示したが、それぞれの
変調に他の変調方式が採用されるような場合において
も、復調データシンボルと、信号強度が同一位相で供給
されるようなデータ復調回路を用いれば、この発明によ
るタイバーシチ合成回路を容易に適用することが可能で
あり、特定の変調方式によりこの発明が限定されるもの
ではない。
【0025】
【発明の効果】以上説明したように、本発明に係るスペ
クトル拡散通信用受信装置のダイバーシチ合成回路によ
れば、ダイバーシチ合成において各データ復調回路での
遅延時間を検知する必要がなく、簡易な構成で各データ
復調回路からのデータ信号を合成することができる。
クトル拡散通信用受信装置のダイバーシチ合成回路によ
れば、ダイバーシチ合成において各データ復調回路での
遅延時間を検知する必要がなく、簡易な構成で各データ
復調回路からのデータ信号を合成することができる。
【図1】本発明の一実施例におけるダイバーシチ合成回
路の構成ブロック図である。
路の構成ブロック図である。
【図2】同実施例におけるデータ復調回路の構成ブロッ
ク図である。
ク図である。
【図3】従来装置の構成ブロック図である。
【図4】パスダイバーシチ合成の説明図である。
1 アンテナ 5 サーチレシーバ 6,7 デジタルデータレシーバ 9,20 ダイバーシチ合成回路
Claims (2)
- 【請求項1】擬似雑音符号により直接拡散方式でスペク
トル拡散された信号を複数のデータ復調回路で復調し、
各データ復調回路からの信号をパスダイバーシチ合成す
るスペクトル拡散通信用受信装置のダイバーシチ合成回
路において、 前記各データ復調回路からの信号をラッチするラッチ回
路を備え、 前記各データ復調回路から全ての信号が前記ラッチ回路
に供給されてから前記各データ復調回路で次のデータ復
調を行うまでの間に出力されたタイミング信号に基づい
て前記ラッチ回路から信号を読み出し、各信号を合成す
ることを特徴とするスペクトル拡散通信用受信装置のダ
イバーシチ合成回路。 - 【請求項2】 請求項1記載のスペクトル拡散通信用受
信装置のダイバーシチ合成回路において、 前記各データ復調回路はそれぞれのデータタイミングで
前記ラッチ回路に出力信号を供給し、 前記各データ復調回路で次のデータ復調を行うためのス
タートパルスのタイミングで前記ラッチ回路から信号を
読み出し、各信号を合成することを特徴とするスペクト
ル拡散通信用受信装置のダイバーシチ合成回路。
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