JP2727332B2 - 半導体バイアス回路 - Google Patents

半導体バイアス回路

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はCMOS ICによって構成される半導体バイア
ス回路に関するものである。
［従来の技術］ 第３図は従来の回路を示す接続図で、図においてQ1,Q
2はそれぞれＮチャネルのエンハンスメントFET、Q3,Q4,
Q5はそれぞれＰチャネルのエンハンスメントFETであ
る。またR1は抵抗、RLは負荷抵抗である。Q1のドレイン
からQ1,Q2のゲートを制御する回路を仮に第１の制御回
路といい、Q4のドレインからQ4,Q3,Q5のゲートを制御す
る回路を仮に第２の制御回路という。Q3,Q4,Q5のソース
は直流電圧VDDに接続され、Q1のソースはVDDよりも低い
直流電圧VSSに接続され、Q2のソースはR1を経てVSSに接
続される。
Q1とQ3は同一電流が流れ、Q2とQ4は同一電流が流れ、
Q1,Q2のゲート、Q3,Q4,Q5のゲートは同一電位にあるの
で、Q1とQ2、Q3とQ4のスレショルド電圧がそれぞれ同一
であれば、負荷抵抗RLに流れる出力電流IOUTは、Q1とQ
2、Q3とQ4,Q5のサイズ比及びR1の抵抗値だけによって定
められる一定の電流値となる。
然し、VDD−VSSの値が変化した場合、Q1とQ4のドレイ
ンソース間電圧VDSはほぼ一定に保たれるため、Q2とQ3
のドレインソース間電圧VDSがVDD−VSSの変化と同量だ
け変化し、その結果Q2のスレショルドはQ1のスレショル
ドと同一でなくなり、Q3のスレショルドはQ4のスレショ
ルドと同一でなくなり、そのため出力電流IOUTが変化す
る。
［発明が解決しようとする課題］ 以上のように、従来の回路ではVDD−VSSの値の変動に
よってIOUTの値が変動するという問題があった。
この発明は従来の回路の上述の問題点を解決し、IOUT
の変動の小さな半導体バイアス回路を得ることを目的と
する。
［課題を解決するための手段］ この発明ではVDDとVSSとの間に共通電位点VCを設け、
VCとVSSとを定電流回路で接続し、VDDとVCとの間にＰチ
ャネルのエンハンスメントFET（Q6）を接続し、そのゲ
ートをQ3のドレインから制御した。
［作用］ Q3のVDSが変化すると、この変化がそのままQ6のゲー
トに伝えられてQ6の電流を変化させ、Q6と同一定電流回
路から電流が供給されている回路の電流を変化させ、Q3
のVDSを一定に保つように制御する。
［実施例］ 以下、この発明の実施例を図面を用いて説明する。第
１図はこの発明の一実施例を示す接続図で、第１図にお
いて第３図と同一符号は同一または相当部分を示し、Q6
はＰチャネルのエンハンスメントFET、ICは定電流回路
でありVCを仮に共通電位点という。
第１図に示す回路で、VDD−VSSが増加したためQ3のVD
Sが増加したとすると、Q1のドレインはQ6のゲートに接
続されているのでQ6に流れる電流が増大し、VDD−VC間
の電圧を下げ、Q3のVDSを元の電圧に戻すような自動制
御が行われる。
第２図は第１図の定電流回路ICの構成例を示す接続図
で、第２図において第１図と同一符号は同一または相当
部分を示し、Q7,Q8はそれぞれＮチャネルのエンハンス
メントFETである。Q7とQ8とによりカレントミラーを構
成しICをIOUTで制御する。
［発明の効果］ 以上のようにこの発明によれば、VDD−VSSの電圧値の
変化にかかわらずIOUTを一定に保つことが出来るので、
比較的広い範囲の電圧で使用される。あらゆるCMOS IC
の内部において電源電圧の変更や、使用中の電源の電圧
変動によらず常に一定の定電流源を得ることが出来る。
【図面の簡単な説明】
第１図はこの発明の一実施例を示す接続図、第２図は定
電流源の構成を示す接続図、第３図は従来の回路を示す
接続図。 Q1,Q2,Q7,Q8……それぞれＰチャネルのエンハンスメンF
ET、Q3,Q4,Q5,Q6……それぞれＮチャネルのエンハンス
メントFET、VDD,VSS……電源電圧、VC……共通電位点、
IC……定電流回路。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】そのソースが直流電圧VDDに接続されるＰ
    チャネルのエンハンスメントFET（Q3）、 そのドレインがQ3のドレインに接続され、そのソースが
    共通電位点に接続されるＮチャネルのエンハンスメント
    FET（Q1）、 そのソースがVDDに接続されるＰチャネルのエンハンス
    メントFET（Q4）、 そのドレインがQ4のドレインに接続され、そのソースが
    抵抗R1を経て上記共通電位点に接続されるＮチャネルの
    エンハンスメントFET（Q2）、 そのソースがVDDに接続され、そのドレインが負荷抵抗R
    Lを経てVDDよりも低い直流電圧VSSに接続されるＰチャ
    ネルのエンハンスメントFET（Q5）、 そのソースがVDDに接続され、そのドレインが上記共通
    電位点に接続されるＰチャネルのエンハンスメントFET
    （Q6）、 Q1のドレインをQ1,Q2,Q6のゲートにそれぞれ接続する第
    １の制御回路、 Q4のドレインをQ4,Q3,Q5のゲートにそれぞれ接続する第
    ２の制御回路、 上記共通電位点とVSSとの間に設けられる定電流回路、 を備えた半導体バイアス回路。
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