JP2726513B2 - Tone generation circuit - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 所定の出力波形を発生させるトーン発生回路に関し、 DCオフセット電圧の発生を防止し、かつ、対称波形の
対称性を維持することを目的とし、 演算増幅部に第１の電位と第２の電位との間の異なる
電位の信号を順次入力して、所定の出力波形を得るトー
ン発生回路において、第１の電位と第２の電位との間に
接続された複数の分圧抵抗器と、複数の分圧抵抗器の接
続点に接続され、第１の電位と第２の電位との間から所
望の電位を選択する複数のスイッチと、複数のスイッチ
と演算増幅部の反転入力端子との間に接続され、選択さ
れた電位を演算増幅部の反転入力端子に入力する入力抵
抗器と、一端に第１の電位が印加され、他端が演算増幅
部の反転入力端子に接続された第１の抵抗器と、一端が
第１の抵抗器の他端と演算増幅部の反転入力端子との接
続点に接続され、他端が演算増幅部の出力端子に接続さ
れた第２の抵抗器と、一端が第１の電位に印加され、他
端が演算増幅部の非反転入力端子に接続された第３の抵
抗器と、一端が第３の抵抗器の他端と演算増幅部の非反
転入力端子との接続点に接続され、他端に第２の電位が
印加された第４の抵抗器とから構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] A tone generation circuit for generating a predetermined output waveform is intended to prevent the generation of a DC offset voltage and to maintain the symmetry of a symmetric waveform, and to provide an operational amplifier. In a tone generation circuit for sequentially receiving signals of different potentials between the first potential and the second potential to obtain a predetermined output waveform, the tone generation circuit is connected between the first potential and the second potential. A plurality of voltage dividing resistors, a plurality of switches connected to a connection point of the plurality of voltage dividing resistors, and a plurality of switches for selecting a desired potential from a first potential and a second potential; and a plurality of switches An input resistor connected between the inverting input terminal of the amplifying unit and inputting the selected potential to the inverting input terminal of the operational amplifying unit; a first potential applied to one end and the other end connected to the operational amplifying unit; A first resistor connected to the inverting input terminal and one end connected to the first resistor; A second resistor connected to a connection point between the other end of the operational amplifier and the inverting input terminal of the operational amplifier, the other end of which is connected to the output terminal of the operational amplifier, and one end applied to a first potential. A third resistor having one end connected to the non-inverting input terminal of the operational amplifier, one end connected to a connection point between the other end of the third resistor and the non-inverting input terminal of the operational amplifier, and And a fourth resistor to which a second potential is applied.
本発明はトーン発生回路に係り、特に所定の出力波形
を発生させるトーン発生回路に関する。The present invention relates to a tone generation circuit, and more particularly to a tone generation circuit for generating a predetermined output waveform.
近年、電話器におけるDTMF（Dual Tone Multi Freqen
cy）トーンや通信機のモデムにおける変調信号等では、
システムのクロックに同期して正確な周波数の出力波形
の正弦波信号を発生させることが要求されている。その
ため、正弦波信号を発生させるためには、出力波形を対
称にし、かつ、オフセット電圧の発生を防止する必要が
ある。Recently, DTMF (Dual Tone Multi Freqen)
cy) For tones or modulated signals in a communication modem,
It is required to generate a sine wave signal having an output waveform with an accurate frequency in synchronization with a system clock. Therefore, in order to generate a sine wave signal, it is necessary to make the output waveform symmetric and to prevent the occurrence of an offset voltage.
第６図に、従来のトーン発生回路における出力波形で
ある正弦波信号発生の回路図を示す。第６図において、
第１の電源V01及び第２の電源V02間に、抵抗器RA,R1〜R
6及びRBで構成する抵抗ストリングが接続される。そし
て、抵抗ストリングの各ノードには、制御回路10で制御
されるスイッチSW0〜SW6がそれぞれ接続され、これらが
演算増幅器11の非反転入力端子に接続される。また、演
算増幅器11の出力端子は反転入力端子に接続されると共
に、出力端子12に接続される。FIG. 6 is a circuit diagram for generating a sine wave signal which is an output waveform in a conventional tone generation circuit. In FIG.
Between the first power supply V 01 and the second power supply V 02, resistors R A, R 1 to R
Resistor string constituted by 6 and R B are connected. The switches SW 0 to SW 6 controlled by the control circuit 10 are connected to the nodes of the resistor string, respectively, and these are connected to the non-inverting input terminal of the operational amplifier 11. The output terminal of the operational amplifier 11 is connected to the inverting input terminal and to the output terminal 12.
上記回路は、抵抗ストリングにより第１の電源V01及
び第２の電源V02間の電位差を分圧し、それぞれの抵抗
器に応じたノードで電圧VA,V1〜V5及びVBを形成する。
そして、分圧された各電圧VA,V1〜V5及びVBは、それぞ
れ対応するノードに接続されたスイッチSW0〜SW6が制御
回路10により順次開閉されて演算増幅器11に入力され、
出力端子12より正弦波信号Voutが出力される。The circuit, the resistor string divides the potential difference between the first power supply V 01 and the second power supply V 02 min, forming a voltage V A, V 1 ~V 5 and V B at the node corresponding to the respective resistors I do.
Then, each voltage V A has been divided, V 1 ~V 5 and V B, the switch SW 0 to SW 6 which is connected to the corresponding node is input to the operational amplifier 11 are sequentially opened and closed by the control circuit 10 ,
The output terminal 12 outputs a sine wave signal Vout .
しかしながら、上記回路により発生するトーンは基準
レベルを設定していないため、DCオフセット電圧が発生
し易いという問題がある。However, since the reference level is not set for the tone generated by the above circuit, there is a problem that a DC offset voltage is easily generated.
ところで、上記DCオフセット電圧の発生を防止するた
めに、第６図における電圧V3のノードに基準電圧Vrefを
印加して電圧V3を基準レベルに設定する方法が考えられ
ている。しかし、基準電圧Vrefを設定して正弦波等の基
準レベルに対して対称な波形を成形する場合、第１の電
源V01及び第２の電源V02の変動によるばらつきにより、
波形の対称性の劣化を生ずる。Meanwhile, in order to prevent the occurrence of the DC offset voltage, and a method of setting the voltage V 3 to the reference level is considered by applying the reference voltage V ref to the node of the voltage V 3 in FIG. 6. However, if you set the reference voltage V ref molding a symmetrical waveform with respect to a reference level such as a sine wave, the variation due to the variation of the first power supply V 01 and the second power supply V 02,
The symmetry of the waveform is deteriorated.
すなわち、DCオフセット電圧の発生の防止と、対称波
形の対称性の維持を同時に行うことができないという問
題があった。In other words, there is a problem that it is not possible to simultaneously prevent the generation of the DC offset voltage and maintain the symmetry of the symmetric waveform.
そこで、本発明は上記課題に鑑みなされたもので、DC
オフセット電圧の発生を防止し、かつ、対称波形の対称
性を維持するトーン発生回路を提供することを目的とす
る。Therefore, the present invention has been made in view of the above problems, and DC
An object of the present invention is to provide a tone generation circuit that prevents generation of an offset voltage and maintains symmetry of a symmetric waveform.
本発明は、演算増幅部に第１の電位と第２の電位との
間の異なる電位の信号を順次入力して、所定の出力波形
を得るトーン発生回路において、第１の電位と第２の電
位との間に接続された複数の分圧抵抗器と、複数の分圧
抵抗器の接続点に接続され、第１の電位と第２の電位と
の間から所望の電位を選択する複数のスイッチと、複数
のスイッチと演算増幅部の反転入力端子との間に接続さ
れ、選択された電位を演算増幅部の反転入力端子に入力
する入力抵抗器と、一端に第１の電位が印加され、他端
が演算増幅部の反転入力端子に接続された第１の抵抗器
と、一端が第１の抵抗器の他端と演算増幅部の反転入力
端子との接続点に接続され、他端が演算増幅部の出力端
子に接続された第２の抵抗器と、一端が第１の電位に印
加され、他端が演算増幅部の非反転入力端子に接続され
た第３の抵抗器と、一端が第３の抵抗器の他端と演算増
幅部の非反転入力端子との接続点に接続され、他端に第
２の電位が印加された第４の抵抗器とを有することを特
徴とする。According to the present invention, in a tone generating circuit for sequentially inputting signals of different potentials between a first potential and a second potential to an operational amplifier to obtain a predetermined output waveform, A plurality of voltage-dividing resistors connected between the plurality of voltage-dividing resistors and a plurality of voltage-dividing resistors connected to a connection point between the plurality of voltage-dividing resistors to select a desired potential from between the first potential and the second potential A switch, an input resistor connected between the plurality of switches and the inverting input terminal of the operational amplifier, for inputting a selected potential to the inverting input terminal of the operational amplifier, and a first potential applied to one end. A first resistor having the other end connected to the inverting input terminal of the operational amplifying section, and one end connected to a connection point between the other end of the first resistor and the inverting input terminal of the operational amplifying section; Is a second resistor connected to the output terminal of the operational amplifier, one end is applied to the first potential, and the other end is operated A third resistor connected to the non-inverting input terminal of the width portion; one end connected to a connection point between the other end of the third resistor and the non-inverting input terminal of the operational amplifier; And a fourth resistor to which an electric potential is applied.
本発明によれば、演算増幅部の出力電圧の基準電圧Ａ
は、複数のスイッチを開放状態としたときに設定され
る。このとき、基準電圧Ａは、 で決定される。式（１）に示すように基準電圧ＡはDCオ
フセットの成分を含まない。よって演算増幅部の出力電
圧でのDCオフセットの発生を防止できる。According to the present invention, the reference voltage A of the output voltage of the operational amplifier section
Is set when a plurality of switches are opened. At this time, the reference voltage A is Is determined. As shown in Expression (1), the reference voltage A does not include a DC offset component. Therefore, it is possible to prevent DC offset from occurring in the output voltage of the operational amplifier.
なお、式（１）で基準電圧Ａ＝V02となるように第１
〜第４の抵抗器R11〜R14を設定することにより、第１の
電位V01が変動しても波形の対称性を維持できる。Note that the first voltage is set so that the reference voltage A = V 02 in the equation (1).
By setting the ~ fourth resistor R 11 to R 14, the first potential V 01 can maintain symmetry be varied waveforms.
第１図に本発明の一実施例のブロック構成図、第２図
に本発明の一実施例の回路図を示す。第１図において、
１は演算増幅部であり、異なる電圧レベルを信号を順次
入力して、所定の出力波形の信号を出力する。２は基準
回路であり、演算増幅部１より出力波形の基準電圧レベ
ルを設定する。また、３は入力回路であり、電源電圧を
複数の電圧に分圧する分圧抵抗器４、分圧抵抗器４で分
圧された複数の電圧から出力電圧を選択するスイッチ
５、スイッチ５で選択された電圧を演算増幅部１に入力
する入力抵抗器６から構成される。第２図において、分
圧抵抗器４は第１の電源V01及び第２の電源V02間に抵抗
器RA,RB,R1〜R6（図示せず。第６図参照。）で構成する
抵抗ストリングが接続され、各抵抗のノードにスイッチ
５（SW0〜SW6（SW1〜SW5は図示せず。第６図参照。））
が接続される。このスイッチSW0〜SW6は制御回路10によ
り制御され、順次に開閉する。また、スイッチSW0〜SW6
の一方端は接続され、入力抵抗器６（R10）を介して分
圧電圧が演算増幅部１の反転入力端子に印加される。こ
こで、分圧抵抗器4,スイッチ５及び入力抵抗器６により
入力回路３を構成する。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a circuit diagram of one embodiment of the present invention. In FIG.
Reference numeral 1 denotes an operational amplifier, which sequentially receives signals of different voltage levels and outputs a signal having a predetermined output waveform. A reference circuit 2 sets a reference voltage level of an output waveform from the operational amplifier 1. Reference numeral 3 denotes an input circuit, a voltage dividing resistor 4 for dividing a power supply voltage into a plurality of voltages, a switch 5 for selecting an output voltage from a plurality of voltages divided by the voltage dividing resistor 4, and a selection by a switch 5. And an input resistor 6 for inputting the applied voltage to the operational amplifier 1. In Figure 2, the voltage dividing resistors 4 resistors R A between the first power supply V 01 and the second power supply V 02, R B, R 1 ~R 6 ( not shown. Referring FIG. 6.) in resistor string constituting connected, the switch 5 to the node of the resistors (SW 0 ~SW 6 (SW 1 ~SW 5 is not shown. Referring FIG. 6.))
Is connected. The switch SW 0 to SW 6 are controlled by the control circuit 10, sequentially open and close. In addition, the switch SW 0 ~SW 6
Are connected to each other, and a divided voltage is applied to the inverting input terminal of the operational amplifier 1 via the input resistor 6 (R 10 ). Here, the input circuit 3 is constituted by the voltage dividing resistor 4, the switch 5, and the input resistor 6.
一方、第１の電源V01は抵抗器R11を介して演算増幅部
１の反転入力端子に印加される。この演算増幅部１の出
力端子と反転入力端子間には帰還抵抗器R12が接続され
る。また、第１の電源V01及び第２の電源V02間に抵抗器
R13,R14が直列に接続され、その接続点が算増幅部１の
非反転入力端子に接続される。これら抵抗器R11〜R14に
より基準回路２を構成する。そして、演算増幅部１の出
力端が出力端子12に接続され、この出力端子12より出力
波形（正弦波）Voutを出力する。On the other hand, applied to the first inverting input terminal of the power source V 01 resistors operational amplifying unit 1 via the R 11. This is between the output terminal of the operational amplifying unit 1 and the inverting input terminal feedback resistor R 12 is connected. Further, a resistor is provided between the first power supply V01 and the second power supply V02 .
R 13 and R 14 are connected in series, and the connection point is connected to the non-inverting input terminal of the operational amplifier 1. These resistors R 11 to R 14 constituting the reference circuit 2. The output terminal of the operational amplifier 1 is connected to the output terminal 12, and the output terminal 12 outputs an output waveform (sine wave) Vout .
上記第２図の回路について説明する。まず、演算増幅
部１は、一般に反転入力端子及び非反転入力端子が仮想
的に短絡しているものとみなすことができる。従って、
入力回路３のスイッチSW0〜SW6の総てを開放状態にする
と、演算増幅部１の出力Vout（＝Ａ）は、 Ａ＝1/R11（R13＋R14）｛（R11・R14−R12・R13）V01 ＋R14（R11＋R12）V02｝ …（１） の一定レベルとなる。従って、入力回路３が接続されて
も、演算増幅部１の出力Voutは（１）式Ａの電圧を基準
レベルとして正弦波信号のトーンを発生し、出力端子12
より出力する。すなわち、（１）式Ａの電圧を基準レベ
ルとしていることから、DCオフセット電圧が発生しな
い。The circuit of FIG. 2 will be described. First, the operational amplifier 1 can be generally regarded as a virtual short-circuit between the inverting input terminal and the non-inverting input terminal. Therefore,
When all of the switches SW 0 to SW 6 of the input circuit 3 to the open state, the output V out (= A) of the operational amplifier unit 1, A = 1 / R 11 ( R 13 + R 14) {(R 11 · R 14 −R 12 · R 13 ) V 01 + R 14 (R 11 + R 12 ) V 02 … ... (1) Therefore, even if the input circuit 3 is connected, the output Vout of the operational amplifier 1 generates a tone of a sine wave signal with the voltage of the expression (1) as a reference level, and the output terminal 12
Output more. That is, since the voltage of equation (1) is used as the reference level, no DC offset voltage is generated.
また、（１）式Ａの電圧をＡ＝V02（第２の電源）と
なるように基準回路２の抵抗器R11〜R14を設定する。こ
の場合、基準レベルV02に対して対称な波形は、入力抵
抗器R10により分圧抵抗器４（R1〜R6）のそれぞれの抵
抗値の大小により、基準レベルV02の上側に発生する
か、又は下側に発生するか決定されて分割されることと
なる。従って、第１の電源V01が変動しても波形の対称
性が劣化することがなくなる。Also, setting the resistor R 11 to R 14 of the reference circuit 2 such that (1) the voltage of the A A = V 02 (second power source). In this case, the symmetrical waveform relative to the reference level V 02, the input resistor by a respective magnitude of the resistance value of the R 10 divider resistors 4 (R 1 ~R 6), generated above the reference level V 02 To be generated, or to be generated on the lower side. Therefore, even if the first power supply V01 changes, the symmetry of the waveform does not deteriorate.
なお、入力抵抗器６（R10）を可変としてもよい。こ
の場合、演算増幅部１の反転入力端子に入力される電流
が変化し、出力Voutの波形の振幅を任意に可変すること
ができる。The input resistor 6 (R 10 ) may be variable. In this case, the current input to the inverting input terminal of the operational amplifier 1 changes, and the amplitude of the waveform of the output Vout can be arbitrarily varied.
次に、第３図に本発明の他の実施例の回路図を示す。
第３図は、第１の電源V01及び第２の電源V02間に分圧抵
抗器４である３つの抵抗器R20〜R22を接続し、各接続点
にスイッチSW10,SW11を接続している。このスイッチSW
10,SW11は制御回路10により制御される。また、スイッ
チSW10,SW11の一方端は入力抵抗器R10を介して演算増幅
部１の反転入力端子に接続される。一方、第１の電源V
01は抵抗器R23を介して演算増幅部１の反転入力端子に
接続され、また、同抵抗値の抵抗器R23が演算増幅部１
の反転入力端子及び出力端間に帰還抵抗器として接続さ
れる。また、第１の電源V01及び第２の電源V02間に同抵
抗値の２つの抵抗器R24が直列に接続され、その接続点
が演算増幅部１の非反転入力端子に接続される。そし
て、演算増幅部１の出力端が出力端子12に接続され、信
号Voutを出力する。Next, FIG. 3 shows a circuit diagram of another embodiment of the present invention.
Figure 3 is a first power source V 01 and of three is the partial pressure resistors 4 between the second power supply V 02 resistors R 20 to R 22 is connected, the switch SW 10 in each of the connection points, SW 11 Are connected. This switch SW
10 and SW 11 are controlled by the control circuit 10. Further, one end of the switch SW 10, SW 11 is connected to the inverting input terminal of the operational amplifier unit 1 through the input resistor R 10. On the other hand, the first power supply V
01 through the resistor R 23 is connected to the inverting input terminal of the operational amplifier unit 1, also the resistor R 23 of the same resistance value operational amplifying unit 1
Is connected as a feedback resistor between the inverting input terminal and the output terminal of the input terminal. Further, two resistors R 24 having the same resistance value are connected in series between the first power supply V 01 and the second power supply V 02 , and the connection point is connected to the non-inverting input terminal of the operational amplifier 1. . Then, the output terminal of the operational amplifier 1 is connected to the output terminal 12, and outputs the signal Vout .
上記回路を第４図のタイミング図により説明すると、
まず、スイッチSW10,SW11が共にオフ（OFF）状態の場
合、基準回路２が演算増幅部１の反転入力端子及び非反
転入力端子でそれぞれ同抵抗値の抵抗器が接続されてい
ることから、出力Voutは電圧V02となる。次に、スイッ
チSW10をオフ状態とし、スイッチSW11をオン（ON）状態
とすると、演算増幅部１の出力Voutは、 Ａ＝R21・R23/｛2R20（R20＋R21） ＋R10（R20＋R21＋R22）｝（V01−V02）＋V02 …（２） となる。The above circuit will be described with reference to the timing chart of FIG.
First, when the switches SW 10 and SW 11 are both OFF (OFF), since the reference circuit 2 is connected to the inverting input terminal and the non-inverting input terminal of the operational amplifier 1 by resistors having the same resistance, respectively. , The output V out becomes the voltage V 02 . Then, the switch SW 10 is turned off, when the switch SW 11 on the (ON) state, the output V out of the operational amplifying unit 1, A = R 21 · R 23 / {2R 20 (R 20 + R 21) + R 10 (R 20 + R 21 + R 22 )｝ (V 01 −V 02 ) + V 02 (2)
そして、スイッチSW10をオン状態とし、スイッチSW11
をオフ状態とすると、演算増幅部１の出力Voutは、 Ａ＝−R21・R23/｛2R20（R20＋R21） ＋R10（R20＋R21＋R22）｝（V01−V02）＋V02 …（３） となる。従って、電圧V02を基準レベルの中心として対
称な波形を出力端子12より出力される。すなわち、第４
図から明らかなように、演算増幅部１の出力VoutはV02
＋A,V02,V02−Ａの３値の状態を発生するものである。
すなわち、基準レベルV02によりDCオフセット電圧の発
生はなく、かつ、正確な対称波形が得られる。Then, the switch SW 10 in the ON state, the switch SW 11
Is turned off, the output V out of the operational amplifier 1 is A = −R 21 · R 23 / {2R 20 (R 20 + R 21 ) + R 10 (R 20 + R 21 + R 22 )} (V 01 −V 02 ) + V 02 (3) Therefore, a symmetrical waveform with the voltage V02 as the center of the reference level is output from the output terminal 12. That is, the fourth
As is clear from the figure, the output V out of the operational amplifier 1 is V 02
+ A, V 02 , and V 02 -A.
That is, no DC offset voltage is generated by the reference level V02 , and an accurate symmetric waveform can be obtained.
次に、第３図の回路におけるスイッチSW10,SW11をア
ナログスイッチに置換えた場合を第５図（Ａ）に示し、
その制御回路10の回路図を第５図（Ｂ）に示す。第５図
（Ａ）は第３図におけるスイッチSW10をアナログスイッ
チAS10とし、そのゲートが、一方をインバータ回路INV
10を介して共に制御端子S10に接続される。また、第３
図のスイッチSW11をアナログスイッチAS11とし、そのゲ
ートが、一方をインバータ回路INV11を介して共に制御
端子S11に接続される。これらアナログスイッチAS10,AS
11は制御端子S1,S2がローレベルのときにオン状態とな
る。そして、他の構成は第３図と同様である。Next, FIG. 5A shows a case where the switches SW 10 and SW 11 in the circuit of FIG. 3 are replaced with analog switches.
A circuit diagram of the control circuit 10 is shown in FIG. Figure 5 (A) is a switch SW 10 in FIG. 3 as analog switches AS 10, a gate, an inverter circuit INV one
10 through being connected to the control terminal S 10 together. Also, the third
The switch SW 11 of FIG as analog switches AS 11, a gate, one of them through the inverter circuit INV11 is connected to the control terminal S 11 together. These analog switches AS 10 and AS
11 is turned on when the control terminals S 1 and S 2 are at low level. Other configurations are the same as those in FIG.
また、第５図（Ｂ）において、フリップフロップFF1
は、CLK端子にクロック端子よりクロックCLKが入力さ
れ、Ｑ出力がノア回路NOR1に入力される。また、出力
はＤ入力端子に入力されると共に、ノア回路NOR2及びフ
リップフロップFF2のCLK端子に入力される。一方、フリ
ップフロップFF2は、出力がＤ入力端子に入力され、
Ｑ出力がノア回路NOR1及びNOR2に入力される。また、フ
リップフロップFF1,FF2のクリア端子にはイネーブル端
子EN8よりリセット信号を入力する。そして、ノア回路N
OR1の出力は制御端子S1に接続され、ノア回路NOR2の出
力は制御端子S2に接続される。In FIG. 5B, the flip-flop FF1
The clock CLK is input from the clock terminal to the CLK terminal, and the Q output is input to the NOR circuit NOR1. The output is input to the D input terminal, and is also input to the NOR circuit NOR2 and the CLK terminal of the flip-flop FF2. On the other hand, the output of the flip-flop FF2 is input to the D input terminal,
The Q output is input to NOR circuits NOR1 and NOR2. Further, a reset signal is input from the enable terminal EN8 to the clear terminals of the flip-flops FF1 and FF2. And the NOR circuit N
The output of the OR1 is connected to the control terminals S1, the output of NOR circuit NOR2 is connected to a control terminal S 2.
すなわち、第５図（Ｂ）において、イネーブル端子EN
8を制御することにより、フリップフロップFF1がクロッ
ク端子CLK7からのクロックの立上りに応じて、またフリ
ップフロップFF2がフリップフロップFF1の出力に応じ
て、これらのＱ出力，出力が反転し、ノア回路NOR1,N
OR2に入力される。そして、ノア回路NOR1,NOR2の出力状
態で制御端子S1,S2が交互にハイレベル，ローレベルを
繰返す。従って、制御端子S1がローレベル（S2はハイレ
ベル）の場合には、第５図（Ａ）のアナログスイッチAS
10がオン状態となり、制御端子S2がローレベル（S1がハ
イレベル）の場合には、第５図（Ａ）のアナログスイッ
チAS11がオン状態となる。すなわち、アナログスイッチ
AS10,AS11のオン，オフの状態における出力Voutは第４
図のようになる。That is, in FIG. 5 (B), the enable terminal EN
8, the Q output and the output of the flip-flop FF1 are inverted according to the rising of the clock from the clock terminal CLK7, and the flip-flop FF2 is inverted according to the output of the flip-flop FF1, and the NOR circuit NOR1 , N
Input to OR2. Then, the control terminals S 1 and S 2 alternately repeat the high level and the low level in the output state of the NOR circuits NOR1 and NOR2. Accordingly, when the control terminal S 1 is at the low level (S 2 is a high level), the analog switch AS of FIG. 5 (A)
10 is turned on, when the control terminal S 2 is at the low level (S 1 is at a high level), the analog switch AS 11 of FIG. 5 (A) is turned on. That is, the analog switch
The output Vout in the on / off state of AS 10 and AS 11 is the fourth
It looks like the figure.
以上のように本発明によれば、基準回路で演算増幅器
の特性から基準レベルを設定し、また入力抵抗器で対称
波形のレベルを決定していることにより、DCオフセット
電圧の発生を防止することができると共に、印加電圧の
変動に拘らず常に対称な波形を得ることができる。As described above, according to the present invention, it is possible to prevent the occurrence of a DC offset voltage by setting the reference level from the characteristics of the operational amplifier in the reference circuit and determining the level of the symmetric waveform with the input resistor. And a symmetrical waveform can always be obtained regardless of the fluctuation of the applied voltage.
第１図は本発明の一実施例のブロック構成図、 第２図は本発明の一実施例の回路図、 第３図は本発明の他の実施例の回路図、 第４図は第３図の３値状態を示すタイミング図、 第５図は第３図の実施例の一適用例を示す回路図、 第６図は従来のトーン発生回路の一実施例の回路図であ
る。 図において、 １は演算増幅部、 ２は基準回路、 ３は入力回路、 ４は分圧抵抗器、 ５はスイッチ、 ６は入力抵抗器 を示す。FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a circuit diagram of one embodiment of the present invention, FIG. 3 is a circuit diagram of another embodiment of the present invention, and FIG. FIG. 5 is a circuit diagram showing an example of application of the embodiment of FIG. 3, and FIG. 6 is a circuit diagram of one embodiment of a conventional tone generating circuit. In the figure, 1 is an operational amplifier, 2 is a reference circuit, 3 is an input circuit, 4 is a voltage divider, 5 is a switch, and 6 is an input resistor.
Claims (1)
第２の電位（V02）との間の異なる電位の信号を順次入
力して、所定の出力波形を得るトーン発生回路におい
て、 前記第１の電位（V01）と前記第２の電位（V02）との間
に接続された複数の分圧抵抗器（RA,RB,R1〜R6）と、 前記複数の分圧抵抗器（RA,RB,R1〜R6）の接続点に接続
され、前記第１の電位（V01）と前記第２の電位（V02）
との間から所望の電位を選択する複数のスイッチ（SW0
〜SW6）と、 前記複数のスイッチ（SW0〜SW6）と前記演算増幅部
（１）の反転入力端子との間に接続され、選択された電
位を前記演算増幅部（１）の反転入力端子に入力する入
力抵抗器（R10）と、 一端に第１の電位（V01）が印加され、他端が前記演算
増幅部（１）の反転入力端子に接続された第１の抵抗器
（R11）と、 一端が前記第１の抵抗器の他端と前記演算増幅部（１）
の反転入力端子との接続点に接続され、他端が前記演算
増幅部（１）の出力端子に接続された第２の抵抗器（R
12）と、 一端が前記第１の電位（V01）に印加され、他端が前記
演算増幅部（１）の非反転入力端子に接続された第３の
抵抗器（R13）と、 一端が前記第３の抵抗器（R13）の他端と前記演算増幅
部（１）の非反転入力端子との接続点に接続され、他端
に前記第２の電位（V02）が印加された第４の抵抗器（R
14）とを有することを特徴とするトーン発生回路。1. A tone for sequentially inputting signals of different potentials between a first potential (V 01 ) and a second potential (V 02 ) to an operational amplifier (1) to obtain a predetermined output waveform. in generating circuit, said first potential (V 01) and said second potential (V 02) and a plurality of voltage dividing resistors connected between the (R a, R B, R 1 ~R 6) and the plurality of voltage dividing resistors (R a, R B, R 1 ~R 6) is connected to a connection point of said first potential (V 01) and said second potential (V 02)
And a plurality of switches (SW 0) for selecting a desired potential from
To SW 6), wherein the operational amplifying unit and a plurality of switches (SW 0 to SW 6) (1) is connected between the inverting input terminal of the inversion of the operational amplifier portion of the selected potential (1) An input resistor (R 10 ) input to an input terminal; a first resistor having a first potential (V 01 ) applied to one end thereof and a second end connected to an inverting input terminal of the operational amplifier section (1); (R 11 ), one end of which is the other end of the first resistor and the operational amplifier (1)
A second resistor (R) connected to a connection point with the inverting input terminal and the other end connected to the output terminal of the operational amplifier (1).
12 ) a third resistor (R 13 ) having one end applied to the first potential (V 01 ) and the other end connected to the non-inverting input terminal of the operational amplifier (1); Is connected to a connection point between the other end of the third resistor (R 13 ) and the non-inverting input terminal of the operational amplifier (1), and the second potential (V 02 ) is applied to the other end. The fourth resistor (R
14 ) A tone generating circuit characterized by having:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240987A JP2726513B2 (en) | 1989-09-18 | 1989-09-18 | Tone generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240987A JP2726513B2 (en) | 1989-09-18 | 1989-09-18 | Tone generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03102916A JPH03102916A (en) | 1991-04-30 |
| JP2726513B2 true JP2726513B2 (en) | 1998-03-11 |
Family
ID=17067634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240987A Expired - Fee Related JP2726513B2 (en) | 1989-09-18 | 1989-09-18 | Tone generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726513B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54120564A (en) * | 1978-03-13 | 1979-09-19 | Kokusai Electric Co Ltd | Approximate sine wave generator |
| JPS6354003A (en) * | 1986-08-25 | 1988-03-08 | Sanken Electric Co Ltd | Pseudo sinusoidal wave generating circuit |
-
1989
- 1989-09-18 JP JP1240987A patent/JP2726513B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03102916A (en) | 1991-04-30 |
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