JP2726070B2 - 表示装置をアドレス指定する装置及び方法 - Google Patents
表示装置をアドレス指定する装置及び方法Info
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Description
【発明の詳細な説明】 本発明は表示装置に関し、特に、例えば液晶表示装置
に関する。
に関する。
順次アドレス指定される表示装置上の行（ロウ）ドラ
イバは、出力を制御するための簡単なレジスタを用いて
実現され得る。そのレジスタには、レジスタがクロック
される毎に新しい行がストローブされるように単一の
「１」とその他は全て「０」がロードされる。これは、
ディスプレイの各行に複合ストローブ波形を与えるため
に駆動回路と組み合わされ得る。単純なシフトレジスタ
と共に使用するのに適した例えばヨーロッパ特許出願第
88306637.5号（ヨーロッパ特許出願公開第0300755A号
〔特開昭64−54421号〕）に開示されているような駆動
回路は、第１の供給レールに第１の波形Ａを発生するた
めの手段と、第２の供給レールに第２の波形Ｂを発生す
るための手段と、複数の出力部を有する表示ドライバ・
チップを具備している。各出力部は、出力を第１の供給
レールにおける波形Ａ又は第２の供給レールにおける波
形Ｂに切り換えるためのスイッチを具備している。各出
力を波形Ａ又は波形Ｂに選択的に切り換えることは、制
御回路からの制御及び出力ラッチ・データによって制御
され、この切り換えの順序が、発生される複数波形がス
トローブ波形であるか否かを決定する。単純なシフトレ
ジスタの出力が、その切り換えの順序がストローブ波形
を発生すべきか否かを決定し、「１」はストローブ波形
を選択し、「０」は非ストローブ波形を選択する。
イバは、出力を制御するための簡単なレジスタを用いて
実現され得る。そのレジスタには、レジスタがクロック
される毎に新しい行がストローブされるように単一の
「１」とその他は全て「０」がロードされる。これは、
ディスプレイの各行に複合ストローブ波形を与えるため
に駆動回路と組み合わされ得る。単純なシフトレジスタ
と共に使用するのに適した例えばヨーロッパ特許出願第
88306637.5号（ヨーロッパ特許出願公開第0300755A号
〔特開昭64−54421号〕）に開示されているような駆動
回路は、第１の供給レールに第１の波形Ａを発生するた
めの手段と、第２の供給レールに第２の波形Ｂを発生す
るための手段と、複数の出力部を有する表示ドライバ・
チップを具備している。各出力部は、出力を第１の供給
レールにおける波形Ａ又は第２の供給レールにおける波
形Ｂに切り換えるためのスイッチを具備している。各出
力を波形Ａ又は波形Ｂに選択的に切り換えることは、制
御回路からの制御及び出力ラッチ・データによって制御
され、この切り換えの順序が、発生される複数波形がス
トローブ波形であるか否かを決定する。単純なシフトレ
ジスタの出力が、その切り換えの順序がストローブ波形
を発生すべきか否かを決定し、「１」はストローブ波形
を選択し、「０」は非ストローブ波形を選択する。
しかしながら、この構成では、ストローブされるべき
各行間のステップが１つのラインから表示の半分まで変
化するから、例えばヨーロッパ特許出願公開第0261901A
号（特開昭63−226178号）に開示されているような非順
次アドレス指定方法（non−sequential addressing sch
emes）に対する容易な解決策を与えるものではない。従
って、各行の周期（サイクル）について１回だけ、各々
の行ドライバが独立にデータでロードアップされなけれ
ばならないか、又は行アドレス周期の間で行ドライバに
多数のクロックパルスが供給される必要がある。チップ
がガラス基板上に取付けられるべき場合には、これらは
両方とも望ましくない。
各行間のステップが１つのラインから表示の半分まで変
化するから、例えばヨーロッパ特許出願公開第0261901A
号（特開昭63−226178号）に開示されているような非順
次アドレス指定方法（non−sequential addressing sch
emes）に対する容易な解決策を与えるものではない。従
って、各行の周期（サイクル）について１回だけ、各々
の行ドライバが独立にデータでロードアップされなけれ
ばならないか、又は行アドレス周期の間で行ドライバに
多数のクロックパルスが供給される必要がある。チップ
がガラス基板上に取付けられるべき場合には、これらは
両方とも望ましくない。
本発明の目的は、少なくとも上記の問題点を解消する
ことができる表示装置をアドレス指定する装置及び方法
を提供することにある。
ことができる表示装置をアドレス指定する装置及び方法
を提供することにある。
本発明の一つの形態によれば、ピクセル要素のアレイ
を備えた表示装置をアドレス指定する装置であり、前記
ピクセル要素を複数のグループの集合に分割して異なる
グループの集合をそれぞれ前記アドレス指定の各々のス
テージでアドレス指定する装置であって、相互に接続さ
れ、それぞれ複数のステージを有し且つ前記アレイをア
ドレス指定するためのデータを受信するよう適応された
第１及び第２のレジスタ手段を具備し、該第１のレジス
タ手段が、前記データを受信するための入力手段及び複
数の出力を提供するステージを有し、前記第２のレジス
タ手段が、自己のステージの各々に対応する入力及び出
力を有し、前記第１のレジスタ手段の各出力が前記第２
のレジスタ手段の各入力に接続されている、表示装置を
アドレス指定する装置において、前記第２のレジスタ手
段は、第１及び第２のモードのいずれか一方で機能し、
第１のモードでは、前記第１のレジスタ手段を介して受
信されたデータを前記第２のレジスタ手段の入力から出
力にそのままの状態で通過させ、前記第２のモードで
は、前記第１のレジスタ手段の各々の出力から前記第２
のレジスタ手段の各ステージで受信されたデータに応じ
て、当該ステージの動作をイネーブル状態にして出力を
提供するか又は当該ステージの動作をバイパスし、さら
に、前記第２のレジスタ手段は、制御信号を受信するた
めの制御入力を有しており、該制御信号に基づいて前記
第１及び第２のモードのいずれかを決定し、それによっ
て前記アレイをアドレス指定するためのデータを提供す
ることを特徴とする表示装置をアドレス指定する装置が
提供される。
を備えた表示装置をアドレス指定する装置であり、前記
ピクセル要素を複数のグループの集合に分割して異なる
グループの集合をそれぞれ前記アドレス指定の各々のス
テージでアドレス指定する装置であって、相互に接続さ
れ、それぞれ複数のステージを有し且つ前記アレイをア
ドレス指定するためのデータを受信するよう適応された
第１及び第２のレジスタ手段を具備し、該第１のレジス
タ手段が、前記データを受信するための入力手段及び複
数の出力を提供するステージを有し、前記第２のレジス
タ手段が、自己のステージの各々に対応する入力及び出
力を有し、前記第１のレジスタ手段の各出力が前記第２
のレジスタ手段の各入力に接続されている、表示装置を
アドレス指定する装置において、前記第２のレジスタ手
段は、第１及び第２のモードのいずれか一方で機能し、
第１のモードでは、前記第１のレジスタ手段を介して受
信されたデータを前記第２のレジスタ手段の入力から出
力にそのままの状態で通過させ、前記第２のモードで
は、前記第１のレジスタ手段の各々の出力から前記第２
のレジスタ手段の各ステージで受信されたデータに応じ
て、当該ステージの動作をイネーブル状態にして出力を
提供するか又は当該ステージの動作をバイパスし、さら
に、前記第２のレジスタ手段は、制御信号を受信するた
めの制御入力を有しており、該制御信号に基づいて前記
第１及び第２のモードのいずれかを決定し、それによっ
て前記アレイをアドレス指定するためのデータを提供す
ることを特徴とする表示装置をアドレス指定する装置が
提供される。
また、本発明の他の形態によれば、ピクセル要素のア
レイを備えた表示装置をアドレス指定する方法であっ
て、前記ピクセル要素を複数のグループの集合に分割し
て異なるグループの集合をそれぞれ前記アドレス指定の
各々の段階でアドレス指定し、そのアドレス指定のため
に、相互に接続され、それぞれ複数のステージを有し且
つ前記アレイをアドレス指定するためのデータを受信す
るよう適応された第１及び第２のレジスタ手段を備え、
該第１のレジスタ手段が前記データを受信するための入
力手段及び複数の出力を提供するステージを有し、前記
第２のレジスタ手段が自己のステージの各々に対応する
入力及び出力を有し、前記第１のレジスタ手段の各出力
が前記第２のレジスタ手段の各入力に接続されている、
表示装置をアドレス指定する方法において、前記第２の
レジスタ手段が第１及び第２のモードのいずれか一方で
機能し、第１のモードでは、前記第１のレジスタ手段を
介して受信されたデータを前記第２のレジスタ手段の入
力から出力にそのままの状態で通過させ、前記第２のモ
ードでは、前記第１のレジスタ手段の各々の出力から前
記第２のレジスタ手段の各ステージで受信されたデータ
に応じて、当該ステージの動作をイネーブル状態にして
出力を提供するか又は当該ステージの動作をバイパス
し、さらに、前記第２のレジスタ手段の制御入力に制御
信号を供給して、前記第１及び第２のモードのいずれか
を決定し、それによって前記アレイをアドレス指定する
ためのデータを提供することを特徴とする表示装置をア
ドレス指定する方法が提供される。
レイを備えた表示装置をアドレス指定する方法であっ
て、前記ピクセル要素を複数のグループの集合に分割し
て異なるグループの集合をそれぞれ前記アドレス指定の
各々の段階でアドレス指定し、そのアドレス指定のため
に、相互に接続され、それぞれ複数のステージを有し且
つ前記アレイをアドレス指定するためのデータを受信す
るよう適応された第１及び第２のレジスタ手段を備え、
該第１のレジスタ手段が前記データを受信するための入
力手段及び複数の出力を提供するステージを有し、前記
第２のレジスタ手段が自己のステージの各々に対応する
入力及び出力を有し、前記第１のレジスタ手段の各出力
が前記第２のレジスタ手段の各入力に接続されている、
表示装置をアドレス指定する方法において、前記第２の
レジスタ手段が第１及び第２のモードのいずれか一方で
機能し、第１のモードでは、前記第１のレジスタ手段を
介して受信されたデータを前記第２のレジスタ手段の入
力から出力にそのままの状態で通過させ、前記第２のモ
ードでは、前記第１のレジスタ手段の各々の出力から前
記第２のレジスタ手段の各ステージで受信されたデータ
に応じて、当該ステージの動作をイネーブル状態にして
出力を提供するか又は当該ステージの動作をバイパス
し、さらに、前記第２のレジスタ手段の制御入力に制御
信号を供給して、前記第１及び第２のモードのいずれか
を決定し、それによって前記アレイをアドレス指定する
ためのデータを提供することを特徴とする表示装置をア
ドレス指定する方法が提供される。
本発明は、カラー表示とモノクロム表示に適用し得
る。
る。
本発明の他の態様は、本発明による表示装置のための
フォオーマット、例えば本明細書に記載されているフォ
オーマットの信号の発生に適した装置及び／又はそのた
めに設計された装置を提供する。本発明のさらに他のこ
のような信号の発生のために適した装置及び／又はその
ために設計された装置、及びそのような信号を処理する
ための装置を提供する。従って、例えば、本発明は本明
細書に記述されている態様で表示装置をアドレス指定す
るために適したドライバ集積回路及び／又はそのために
設計されたドライバ集積回路を具現する。
フォオーマット、例えば本明細書に記載されているフォ
オーマットの信号の発生に適した装置及び／又はそのた
めに設計された装置を提供する。本発明のさらに他のこ
のような信号の発生のために適した装置及び／又はその
ために設計された装置、及びそのような信号を処理する
ための装置を提供する。従って、例えば、本発明は本明
細書に記述されている態様で表示装置をアドレス指定す
るために適したドライバ集積回路及び／又はそのために
設計されたドライバ集積回路を具現する。
以下、図面を参照しながら本発明の実施例について説
明する。
明する。
図１は、第１のレジスタ手段４と第２のレジスタ手段
６を具備したバーサタイル・シフトレジスタ装置２を示
しており、各レジスタ手段4,6は１個又はそれ以上のレ
ジスタのバンクからなっている。各レジスタ手段は複数
のステージを有し、第１のレジスタ手段４における第１
のステージの出力８は、第２のレジスタ手段６における
対応するステージの入力10に接続され、その対応するス
テージの動作を指定するようになっている。
６を具備したバーサタイル・シフトレジスタ装置２を示
しており、各レジスタ手段4,6は１個又はそれ以上のレ
ジスタのバンクからなっている。各レジスタ手段は複数
のステージを有し、第１のレジスタ手段４における第１
のステージの出力８は、第２のレジスタ手段６における
対応するステージの入力10に接続され、その対応するス
テージの動作を指定するようになっている。
第２のレジスタ手段６を構成する各レジスタは、それ
ぞれ当該レジスタのステージが実行すべき機能を選択す
る制御入力11（図１のバイパス／パラレルラッチ入力）
を有している。この制御入力11がローレベル（つまり
「０」）に保持されると、当該レジスタはラッチ・モー
ドに設定される。つまり、そのレジスタの各ステージは
一旦クリアされ、その後、各レジスタ・ステージの出力
には当該レジスタ・ステージの力が直接現れる。言い換
えると、第２のレジスタ手段６のステージは、第１のレ
ジスタ４の１つのステージに存在する情報を第２のレジ
スタ手段６の回路内を通過させて直接、それに対応する
ステージの出力12に存在させるようにするラッチとして
機能する。他方、この制御入力11がハイレベル（つまり
「１」）に保持されると、当該レジスタはバイパス・モ
ードに設定される。このバイパス・モードでは、第１の
レジスタ手段４の１つのステージに存在する情報が、第
２のレジスタ手段６におけるそれに対応するステージが
バイパスされるか又はイネーブル状態とされ得るかを、
決定する。
ぞれ当該レジスタのステージが実行すべき機能を選択す
る制御入力11（図１のバイパス／パラレルラッチ入力）
を有している。この制御入力11がローレベル（つまり
「０」）に保持されると、当該レジスタはラッチ・モー
ドに設定される。つまり、そのレジスタの各ステージは
一旦クリアされ、その後、各レジスタ・ステージの出力
には当該レジスタ・ステージの力が直接現れる。言い換
えると、第２のレジスタ手段６のステージは、第１のレ
ジスタ４の１つのステージに存在する情報を第２のレジ
スタ手段６の回路内を通過させて直接、それに対応する
ステージの出力12に存在させるようにするラッチとして
機能する。他方、この制御入力11がハイレベル（つまり
「１」）に保持されると、当該レジスタはバイパス・モ
ードに設定される。このバイパス・モードでは、第１の
レジスタ手段４の１つのステージに存在する情報が、第
２のレジスタ手段６におけるそれに対応するステージが
バイパスされるか又はイネーブル状態とされ得るかを、
決定する。
図２は、第２のレジスタ手段６がバイパス・モードに
ある場合にこの構成を用いて非順次グループ・アドレス
指定方法がいかにして容易に実施され得るかを示してい
る。第１の列は、ピクセル要素の集合（collections）
の位置と第１のレジスタ手段４及び第２のレジスタ手段
６の関連したレジスタ・ステージを示している。また、
第２の組単位の列は、時間t1及びt5において第１のレジ
スタ手段４のレジスタ・ステージに存在する情報を示し
ており、第３の組単位の列は、時間t1〜t8において第２
のレジスタ手段６の対応するステージの出力を示してい
る。
ある場合にこの構成を用いて非順次グループ・アドレス
指定方法がいかにして容易に実施され得るかを示してい
る。第１の列は、ピクセル要素の集合（collections）
の位置と第１のレジスタ手段４及び第２のレジスタ手段
６の関連したレジスタ・ステージを示している。また、
第２の組単位の列は、時間t1及びt5において第１のレジ
スタ手段４のレジスタ・ステージに存在する情報を示し
ており、第３の組単位の列は、時間t1〜t8において第２
のレジスタ手段６の対応するステージの出力を示してい
る。
図２及び図３に示される例において、任意のアドレス
指定ステップでアドレス指定されるべき集合のグループ
は４つのメンバーを含む。時間t1に対するグループの各
メンバーの位置はビット「１」として第１のレジスタ手
段４の適当なステージにロードされ、第１のレジスタ手
段４における他のステージにはビット「０」がロードさ
れる。ストローブ選択ビットは第２のレジスタ手段６に
沿ってクロックされる。第１のレジスタ手段４の各ステ
ージから第２のレジスタ手段６の１つのステージへのデ
ータ入力がローレベルである場合、すなわちビット
「０」を含む場合には、そのステージはバイパスされ
る。一方、第１のレジスタ手段４の各ステージから第２
のレジスタ手段６の１つのステージへのデータ入力がハ
イレベルである場合、すなわちビット「１」を含む場合
には、そのステージはイネーブル状態とされ、そのステ
ージに対応したピクセル要素の集合がストローブされ
る。このようにして、時間t1において集合１がストロー
ブされ、そして時間t2において集合２がストローブされ
る。時間t3では、ストローブ・ビットが集合３をストロ
ーブするようにクロックされるであろうが、第１のレジ
スタ手段４における各ステージが「０」を含んでいるか
ら、第２のレジスタ手段６におけるステージはバイパス
されている。従って、ストローブ・ビットは、バイパス
されていない第２のレジスタ手段６における次のステー
ジに送られる。このステージは４であるので、時間t3に
おいて集合４がストローブされる。同様にして、時間t4
において集合８がストローブされる。時間t4の後では、
当該グループの全てのメンバーがストローブされてお
り、従って、第１のレジスタ手段４に対する単一のクロ
ックパルスよりグループ全体の位置が１つの表示位置だ
け移動させられ、そしてアドレス指定が継続する。この
ようにして、各集合がアドレス指定される順序は、１、
２、４、８、２、３、５、９等である。第１のレジスタ
手段４は、第２のレジスタ手段６のどのステージがバイ
パスされるべきかを特定するためのマスクとして作用す
る。
指定ステップでアドレス指定されるべき集合のグループ
は４つのメンバーを含む。時間t1に対するグループの各
メンバーの位置はビット「１」として第１のレジスタ手
段４の適当なステージにロードされ、第１のレジスタ手
段４における他のステージにはビット「０」がロードさ
れる。ストローブ選択ビットは第２のレジスタ手段６に
沿ってクロックされる。第１のレジスタ手段４の各ステ
ージから第２のレジスタ手段６の１つのステージへのデ
ータ入力がローレベルである場合、すなわちビット
「０」を含む場合には、そのステージはバイパスされ
る。一方、第１のレジスタ手段４の各ステージから第２
のレジスタ手段６の１つのステージへのデータ入力がハ
イレベルである場合、すなわちビット「１」を含む場合
には、そのステージはイネーブル状態とされ、そのステ
ージに対応したピクセル要素の集合がストローブされ
る。このようにして、時間t1において集合１がストロー
ブされ、そして時間t2において集合２がストローブされ
る。時間t3では、ストローブ・ビットが集合３をストロ
ーブするようにクロックされるであろうが、第１のレジ
スタ手段４における各ステージが「０」を含んでいるか
ら、第２のレジスタ手段６におけるステージはバイパス
されている。従って、ストローブ・ビットは、バイパス
されていない第２のレジスタ手段６における次のステー
ジに送られる。このステージは４であるので、時間t3に
おいて集合４がストローブされる。同様にして、時間t4
において集合８がストローブされる。時間t4の後では、
当該グループの全てのメンバーがストローブされてお
り、従って、第１のレジスタ手段４に対する単一のクロ
ックパルスよりグループ全体の位置が１つの表示位置だ
け移動させられ、そしてアドレス指定が継続する。この
ようにして、各集合がアドレス指定される順序は、１、
２、４、８、２、３、５、９等である。第１のレジスタ
手段４は、第２のレジスタ手段６のどのステージがバイ
パスされるべきかを特定するためのマスクとして作用す
る。
このシステムの唯一の制限は、後続のイネーブル状態
とされるレジスタ間の伝播遅延である。バイパス・モー
ドにおける各レジスタ間の伝播遅延が10nsであるとする
と、行アドレス指定時間が10μｓのように短い場合に
は、1000のレジスタ・スキップに対処し得る。
とされるレジスタ間の伝播遅延である。バイパス・モー
ドにおける各レジスタ間の伝播遅延が10nsであるとする
と、行アドレス指定時間が10μｓのように短い場合に
は、1000のレジスタ・スキップに対処し得る。
図３に示された、600個の集合を有する場合のアドレ
ス指定シーケンスについて考えると、第１のレジスタ
は、４つのステージ281、441、521及び561にそれぞれビ
ット「１」を含み、他のステージには全て「０」を含ん
でおり、０を含んだ各ステージは第２のレジスタのそれ
に対応するステージをバイパスする。第１のレジスタの
ステージ281にあるビットが丁度第２のレジスタのステ
ージ281にシフトされたとすると、そのステージの出力
によって集合281がストローブされ、書き込まれる。第
２のレジスタにおいて、ビット「１」を含んだステージ
間に介在しているステージは全てバイパスされるから、
次のクロックパルスはそのビット「１」を第２のレジス
タのステージ441にシフトさせる。そして、集合441が書
き込まれた後に、そのビット「１」は同様にしてステー
ジ521にシフトされ、次にステージ561にシフトされる。
当該グループの４つの集合が全て（１表示ラインの期間
内に）書き込まれた後に、次のクロックパルスがそのビ
ット「１」をステージ561からシフトさせる。短い遅延
の後で、第１のレジスタがクロックされ、各々のビット
「１」がステージ282、442、522及び562にそれぞれシフ
トされる。かかる動作は、第２のレジスタにおけるビッ
トが伝播し、それによってステージ282にシフトされる
間に、行われる。バイパスされたレジスタは、あたかも
その入力に「０」を有しているかのように機能し、従っ
て、遅延は重要ではない。レジスタはループをなして接
続されていないので、ステージ282は外部で発生された
データを得る。
ス指定シーケンスについて考えると、第１のレジスタ
は、４つのステージ281、441、521及び561にそれぞれビ
ット「１」を含み、他のステージには全て「０」を含ん
でおり、０を含んだ各ステージは第２のレジスタのそれ
に対応するステージをバイパスする。第１のレジスタの
ステージ281にあるビットが丁度第２のレジスタのステ
ージ281にシフトされたとすると、そのステージの出力
によって集合281がストローブされ、書き込まれる。第
２のレジスタにおいて、ビット「１」を含んだステージ
間に介在しているステージは全てバイパスされるから、
次のクロックパルスはそのビット「１」を第２のレジス
タのステージ441にシフトさせる。そして、集合441が書
き込まれた後に、そのビット「１」は同様にしてステー
ジ521にシフトされ、次にステージ561にシフトされる。
当該グループの４つの集合が全て（１表示ラインの期間
内に）書き込まれた後に、次のクロックパルスがそのビ
ット「１」をステージ561からシフトさせる。短い遅延
の後で、第１のレジスタがクロックされ、各々のビット
「１」がステージ282、442、522及び562にそれぞれシフ
トされる。かかる動作は、第２のレジスタにおけるビッ
トが伝播し、それによってステージ282にシフトされる
間に、行われる。バイパスされたレジスタは、あたかも
その入力に「０」を有しているかのように機能し、従っ
て、遅延は重要ではない。レジスタはループをなして接
続されていないので、ステージ282は外部で発生された
データを得る。
上述したように、これらのシフトレジスタを含んだ集
積回路に対する制御入力（図１の制御入力11に相当）
は、当該シフトレジスタをラッチ・モードに設定する機
能と、バイパス・モードに設定する機能とを選択するの
に用いられる。集積回路は、ラッチとして構成されてい
る場合には、画像データ（図１のスキャン・データに相
当）をシリアルにロードしそれを列に並列に与える列
（コラム）ドライバとして用いるのに理想的である。
積回路に対する制御入力（図１の制御入力11に相当）
は、当該シフトレジスタをラッチ・モードに設定する機
能と、バイパス・モードに設定する機能とを選択するの
に用いられる。集積回路は、ラッチとして構成されてい
る場合には、画像データ（図１のスキャン・データに相
当）をシリアルにロードしそれを列に並列に与える列
（コラム）ドライバとして用いるのに理想的である。
第２のレジスタ手段のステージの出力は排他的OR（XO
R）ゲートの入力に接続されており、これは、列ドライ
バとして用いられる装置２に対して特に有利である。XO
Rゲートに対する真理値表が下記に示されている。
R）ゲートの入力に接続されており、これは、列ドライ
バとして用いられる装置２に対して特に有利である。XO
Rゲートに対する真理値表が下記に示されている。
入力１ 入力２ 出 力 ０ ０ ０ ０ １ １ １ ０ １ １ １ ０ ピクセル要素の集合又は行がストローブされるアドレ
ス指定方法では、１つの列に与えられる波形が、ストロ
ーブされた集合とその列との交差点におけるピクセルが
「オン」であるか「オフ」であるかを決定する。図４
は、列「オン」及び対応する列「オフ」波形の一例を示
している。各波形14,16は、形状は同じで極性が異なる
サブ波形14a,14b及び16a,16bに分割され得ることがわか
る。従って、「０」出力を有するステージによって負極
性サブ波形14a及び16bが発生され、そして「１」出力を
有するステージによって正極性サブ波形14b及び16aが発
生されるとすると、正しい極性のサブ波形を発生するた
めに適当なレジスタ・ステージにおいて「０」又は
「１」をロード・インすることによって列ドライバにお
いて所要の波形を発生することが可能である。そのレジ
スタ・ステージの出力はXORゲートの入力に接続され、
その入力に従う。XORゲートの他の入力を「１」に変更
することによって他のサブ波形が簡単に発生され得る。
ス指定方法では、１つの列に与えられる波形が、ストロ
ーブされた集合とその列との交差点におけるピクセルが
「オン」であるか「オフ」であるかを決定する。図４
は、列「オン」及び対応する列「オフ」波形の一例を示
している。各波形14,16は、形状は同じで極性が異なる
サブ波形14a,14b及び16a,16bに分割され得ることがわか
る。従って、「０」出力を有するステージによって負極
性サブ波形14a及び16bが発生され、そして「１」出力を
有するステージによって正極性サブ波形14b及び16aが発
生されるとすると、正しい極性のサブ波形を発生するた
めに適当なレジスタ・ステージにおいて「０」又は
「１」をロード・インすることによって列ドライバにお
いて所要の波形を発生することが可能である。そのレジ
スタ・ステージの出力はXORゲートの入力に接続され、
その入力に従う。XORゲートの他の入力を「１」に変更
することによって他のサブ波形が簡単に発生され得る。
図５は、格子状に配列されたピクセル要素（全体とし
て20で示されている）と、複数のドライバ23とXORゲー
トを介して行アドレス指定を選択するためのバーサタイ
ル・シフト装置22と、複数のドライバ25とXORゲートを
介して列アドレス指定を選択するためのバーサタイル・
シフト装置24を具備した表示装置を示している。各バー
サタイル・シフト装置22,24は、第１のレジスタ手段26,
28と第２のレジスタ手段30,32を具備している。各行を
アドレス指定するための第２のレジスタ手段30に対する
制御入力34はハイレベルに保持されているので、このレ
ジスタ手段30はバイパス・モードにある。各列をアドレ
ス指定するための第２のレジスタ手段32に対する制御入
力36はローレベルに保持されているので、このレジスタ
手段32はラッチ・モードにあり、１個又はそれ以上のレ
ジスタからなるラッチとして機能する。
て20で示されている）と、複数のドライバ23とXORゲー
トを介して行アドレス指定を選択するためのバーサタイ
ル・シフト装置22と、複数のドライバ25とXORゲートを
介して列アドレス指定を選択するためのバーサタイル・
シフト装置24を具備した表示装置を示している。各バー
サタイル・シフト装置22,24は、第１のレジスタ手段26,
28と第２のレジスタ手段30,32を具備している。各行を
アドレス指定するための第２のレジスタ手段30に対する
制御入力34はハイレベルに保持されているので、このレ
ジスタ手段30はバイパス・モードにある。各列をアドレ
ス指定するための第２のレジスタ手段32に対する制御入
力36はローレベルに保持されているので、このレジスタ
手段32はラッチ・モードにあり、１個又はそれ以上のレ
ジスタからなるラッチとして機能する。
長さの点で１つの画像に対応する信号がビデオ信号源
38から受信され、そしてこの信号が列データRAMに格納
される。ピクセルが各色特性に対して書き込まれる順序
はアドレスROM41によって決定される。マスク・データR
OM42は、用いられている非順次グループ・アドレス指定
方法でアドレス指定されるべき１つのグループのメンバ
ーの位置を決定する。この情報は、行バーサタイル・シ
フト装置22の第１のシフトレジスタ手段26にシリアルに
ロードされる。スキャン・データROM44からのストロー
ブ・ビット（図１のスキャン・データに相当）は第２の
シフトレジスタ手段にロードされ、その位置が、いずれ
の行又は行の集合がストローブされるべきかを決定す
る。
38から受信され、そしてこの信号が列データRAMに格納
される。ピクセルが各色特性に対して書き込まれる順序
はアドレスROM41によって決定される。マスク・データR
OM42は、用いられている非順次グループ・アドレス指定
方法でアドレス指定されるべき１つのグループのメンバ
ーの位置を決定する。この情報は、行バーサタイル・シ
フト装置22の第１のシフトレジスタ手段26にシリアルに
ロードされる。スキャン・データROM44からのストロー
ブ・ビット（図１のスキャン・データに相当）は第２の
シフトレジスタ手段にロードされ、その位置が、いずれ
の行又は行の集合がストローブされるべきかを決定す
る。
クロックパルス発生源46からの周波数ｆのクロックパ
ルスがアドレスROM41を介して列データRAM40に与えられ
ると、ストローブされるべき次の集合のピクセルに対す
るデータが列バーサタイル・シフト装置24の第１のシフ
トレジスタ手段28シリアルにロードされ、従って第２の
シフトレジスタ手段32のレジスタ・ステージの出力に存
在する。従って、１つの行におけるピクセルの数がｎで
あれば、周波数f/nのクロックパルスが行バーサタイル
・シフト装置22の第２のシフトレジスタ手段30に与えら
れ、ストローブ・ビットをクロックし、且つ周波数f/nm
のクロックパルスが第１のシフトレジスタ手段26に与え
られて、そのグループのメンバーの位置を一緒に１つだ
け移動させる。なお、ｍの値は、用いられている特定の
非順次グループ・アドレス指定方法によって決定され
る。マルチプレクス・コントローラ48は、各バーサタイ
ル・シフト装置22,24にロードされるデータに応答して
列ドライバ及びXORゲート23によって発生されるべき波
形を制御する。
ルスがアドレスROM41を介して列データRAM40に与えられ
ると、ストローブされるべき次の集合のピクセルに対す
るデータが列バーサタイル・シフト装置24の第１のシフ
トレジスタ手段28シリアルにロードされ、従って第２の
シフトレジスタ手段32のレジスタ・ステージの出力に存
在する。従って、１つの行におけるピクセルの数がｎで
あれば、周波数f/nのクロックパルスが行バーサタイル
・シフト装置22の第２のシフトレジスタ手段30に与えら
れ、ストローブ・ビットをクロックし、且つ周波数f/nm
のクロックパルスが第１のシフトレジスタ手段26に与え
られて、そのグループのメンバーの位置を一緒に１つだ
け移動させる。なお、ｍの値は、用いられている特定の
非順次グループ・アドレス指定方法によって決定され
る。マルチプレクス・コントローラ48は、各バーサタイ
ル・シフト装置22,24にロードされるデータに応答して
列ドライバ及びXORゲート23によって発生されるべき波
形を制御する。
図５に示されているような表示装置は、例えばヨーロ
ッパ特許出願公開第0261901A号に開示されているような
非順次グループ・アドレス指定方法によってアドレス指
定され得る。
ッパ特許出願公開第0261901A号に開示されているような
非順次グループ・アドレス指定方法によってアドレス指
定され得る。
上述した実施例については、特許請求の範囲内で種々
の変更が可能であることは当業者には明らかであろう。
の変更が可能であることは当業者には明らかであろう。
図１は本発明を具現化するバーサタイル・シフトレジス
タ装置を示す図、 図２及び図３は図１の装置によって実施され得るアドレ
ス指定方法を例示する図、 図４はマトリクスアレイ型アドレス指定方法で用いられ
る典型的な列波形を示す図、 図５はバーサタイル・シフトレジスタ装置を具備し且つ
本発明に従って提供される表示装置のブロック回路図で
ある。 〔符号の説明〕 2,22,24……バーサタイル・シフトレジスタ装置、 4,6,30,32……レジスタ手段、26,28……シフトレジスタ
手段、 38……ビデオ信号源、40……列データRAM、 41……アドレスROM、42……マスク・データROM、 44……スキャン・データROM。
タ装置を示す図、 図２及び図３は図１の装置によって実施され得るアドレ
ス指定方法を例示する図、 図４はマトリクスアレイ型アドレス指定方法で用いられ
る典型的な列波形を示す図、 図５はバーサタイル・シフトレジスタ装置を具備し且つ
本発明に従って提供される表示装置のブロック回路図で
ある。 〔符号の説明〕 2,22,24……バーサタイル・シフトレジスタ装置、 4,6,30,32……レジスタ手段、26,28……シフトレジスタ
手段、 38……ビデオ信号源、40……列データRAM、 41……アドレスROM、42……マスク・データROM、 44……スキャン・データROM。
フロントページの続き (56)参考文献 特開 昭48−31094（ＪＰ，Ａ) 特開 昭53−105317（ＪＰ，Ａ) 特開 昭60−134292（ＪＰ，Ａ) 特開 昭62−251795（ＪＰ，Ａ) 特開 昭57−114190（ＪＰ，Ａ) 特開 昭57−200091（ＪＰ，Ａ)
Claims (3)
- 【請求項１】ピクセル要素のアレイを備えた表示装置を
アドレス指定する装置であり、前記ピクセル要素を複数
のグループの集合に分割して異なるグループの集合をそ
れぞれ前記アドレス指定の各々のステージでアドレス指
定する装置であって、 相互に接続され、それぞれ複数のステージを有し且つ前
記アレイをアドレス指定するためのデータを受信するよ
う適応された第１及び第２のレジスタ手段（4,6）を具
備し、該第１のレジスタ手段が、前記データを受信する
ための入力手段及び複数の出力（８）を提供するステー
ジを有し、前記第２のレジスタ手段が、自己のステージ
の各々に対応する入力（10）及び出力（12）を有し、前
記第１のレジスタ手段の各出力が前記第２のレジスタ手
段の各入力に接続されている、表示装置をアドレス指定
する装置において、 前記第２のレジスタ手段は、第１及び第２のモードのい
ずれか一方で機能し、第１のモードでは、前記第１のレ
ジスタ手段を介して受信されたデータを前記第２のレジ
スタ手段の入力から出力にそのままの状態で通過させ、
前記第２のモードでは、前記第１のレジスタ手段の各々
の出力から前記第２のレジスタ手段の各ステージで受信
されたデータに応じて、当該ステージの動作をイネーブ
ル状態にして出力を提供するか又は当該ステージの動作
をバイパスし、さらに、前記第２のレジスタ手段は、制
御信号を受信するための制御入力（11）を有しており、
該制御信号に基づいて前記第１及び第２のモードのいず
れかを決定し、それによって前記アレイをアドレス指定
するためのデータを提供することを特徴とする表示装置
をアドレス指定する装置。 - 【請求項２】ピクセル要素のアレイを備えた表示装置を
アドレス指定する方法であって、 前記ピクセル要素を複数のグループの集合に分割して異
なるグループの集合をそれぞれ前記アドレス指定の各々
の段階でアドレス指定し、そのアドレス指定のために、
相互に接続され、それぞれ複数のステージを有し且つ前
記アレイをアドレス指定するためのデータを受信するよ
う適応された第１及び第２のレジスタ手段（4,6）を備
え、該第１のレジスタ手段が前記データを受信するため
の入力手段及び複数の出力（８）を提供するステージを
有し、前記第２のレジスタ手段が自己のステージの各々
に対応する入力（10）及び出力（10）を有し、前記第１
のレジスタ手段の各出力が前記第２のレジスタ手段の各
入力に接続されている、表示装置をアドレス指定する方
法において、 前記第２のレジスタ手段が第１及び第２のモードのいず
れか一方で機能し、第１のモードでは、前記第１のレジ
スタ手段を介して受信されたデータを前記第２のレジス
タ手段の入力から出力にそのままの状態で通過させ、前
記第２のモードでは、前記第１のレジスタ手段の各々の
出力から前記第２のレジスタ手段の各ステージで受信さ
れたデータに応じて、当該ステージの動作をイネーブル
状態にして出力を提供するか又は当該ステージの動作を
バイパスし、さらに、前記第２のレジスタ手段の制御入
力（11）に制御信号を供給して、前記第１及び第２のモ
ードのいずれかを決定し、それによって前記アレイをア
ドレス指定するためのデータを提供することを特徴とす
る表示装置をアドレス指定する方法。 - 【請求項３】請求項２に記載の方法において、前記第２
のレジスタ手段が前記第２のモードで機能するように前
記制御入力に制御信号を供給する段階を含み、この段階
において、前記第１のレジスタ手段に供給されるデータ
が１つのグループにおけるピクセル要素の集合の位置を
表すために所定の順序で間隔をおいて配列された１組の
ビットから成っており、さらに次のアドレス指定の段階
において、前記第１のレジスタ手段におけるデータをそ
のステージの順に沿ってシフトさせ、前記第２のレジス
タ手段の動作を繰り返し行わせ、それによって、前記第
１のレジスタ手段におけるデータが異なるグループのピ
クセル要素の集合を表すようになっている、表示装置を
アドレス指定する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB878728435A GB8728435D0 (en) | 1987-12-04 | 1987-12-04 | Display device |
| GB8728435 | 1987-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02894A JPH02894A (ja) | 1990-01-05 |
| JP2726070B2 true JP2726070B2 (ja) | 1998-03-11 |
Family
ID=10628026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306207A Expired - Lifetime JP2726070B2 (ja) | 1987-12-04 | 1988-12-05 | 表示装置をアドレス指定する装置及び方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5132678A (ja) |
| EP (1) | EP0319292B1 (ja) |
| JP (1) | JP2726070B2 (ja) |
| AT (1) | ATE96566T1 (ja) |
| DE (1) | DE3885245T2 (ja) |
| ES (1) | ES2045147T3 (ja) |
| GB (1) | GB8728435D0 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667412B1 (fr) * | 1990-09-28 | 1994-07-22 | Alsthom Gec | Dispositif d'exploitation de donnees issues d'un systeme de traitement de donnees protege contre les erreurs. |
| JP2734465B2 (ja) * | 1991-04-10 | 1998-03-30 | 三菱電機株式会社 | ネットワーク用入出力装置 |
| US5812148A (en) * | 1993-11-11 | 1998-09-22 | Oki Electric Industry Co., Ltd. | Serial access memory |
| GB2314664A (en) | 1996-06-27 | 1998-01-07 | Sharp Kk | Address generator,display and spatial light modulator |
| US6288712B1 (en) * | 1997-11-14 | 2001-09-11 | Aurora Systems, Inc. | System and method for reducing peak current and bandwidth requirements in a display driver circuit |
| FR2784489B1 (fr) * | 1998-10-13 | 2000-11-24 | Thomson Multimedia Sa | Procede d'affichage de donnees sur un afficheur matriciel |
| JP3881477B2 (ja) | 1999-09-06 | 2007-02-14 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| CN100360732C (zh) * | 2002-06-11 | 2008-01-09 | 乐金电子(天津)电器有限公司 | 具有烘干功能的家电产品以及其控制方法 |
| JP3901048B2 (ja) * | 2002-07-24 | 2007-04-04 | 日本ビクター株式会社 | アクティブマトリクス型液晶表示装置 |
| KR101385478B1 (ko) * | 2008-12-19 | 2014-04-21 | 엘지디스플레이 주식회사 | 게이트 드라이버 |
| JP2010164830A (ja) * | 2009-01-16 | 2010-07-29 | Renesas Electronics Corp | 表示ドライバのデータ線駆動装置 |
| FR3019366A1 (ja) * | 2014-03-26 | 2015-10-02 | Commissariat Energie Atomique | |
| US10652456B2 (en) * | 2017-05-31 | 2020-05-12 | Intel IP Corporation | Image sensor operation |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345654B2 (ja) * | 1971-08-26 | 1978-12-08 | ||
| US3949391A (en) * | 1974-05-21 | 1976-04-06 | Bell Telephone Laboratories, Incorporated | Plasma panel light pen tracking using adaptive tracking scan |
| JPS53105317A (en) * | 1977-02-25 | 1978-09-13 | Hitachi Ltd | Luminance adjusting circuit |
| US4277783A (en) * | 1979-07-02 | 1981-07-07 | Bell Telephone Laboratories, Incorporated | Light pen tracking method and apparatus |
| JPS57114190A (en) * | 1981-01-07 | 1982-07-15 | Hitachi Ltd | Matrix display device |
| JPS57200091A (en) * | 1981-06-03 | 1982-12-08 | Hitachi Ltd | Matrix display unit |
| JPH0654416B2 (ja) * | 1983-12-23 | 1994-07-20 | 株式会社日立製作所 | 液晶駆動装置とそれを用いた液晶表示装置 |
| JPS60257497A (ja) * | 1984-06-01 | 1985-12-19 | シャープ株式会社 | 液晶表示装置の駆動方法 |
| US4691200A (en) * | 1984-10-01 | 1987-09-01 | Xerox Corporation | Matrix display with a fast cursor |
| JPS62251795A (ja) * | 1986-04-25 | 1987-11-02 | セイコーインスツルメンツ株式会社 | カラ−液晶表示装置のインタ−フエ−ス回路 |
| GB8622717D0 (en) * | 1986-09-20 | 1986-10-29 | Emi Plc Thorn | Display device |
-
1987
- 1987-12-04 GB GB878728435A patent/GB8728435D0/en active Pending
-
1988
- 1988-12-01 DE DE88311386T patent/DE3885245T2/de not_active Expired - Lifetime
- 1988-12-01 EP EP88311386A patent/EP0319292B1/en not_active Expired - Lifetime
- 1988-12-01 ES ES88311386T patent/ES2045147T3/es not_active Expired - Lifetime
- 1988-12-01 AT AT88311386T patent/ATE96566T1/de not_active IP Right Cessation
- 1988-12-05 JP JP63306207A patent/JP2726070B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-12 US US07/789,811 patent/US5132678A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02894A (ja) | 1990-01-05 |
| US5132678A (en) | 1992-07-21 |
| ATE96566T1 (de) | 1993-11-15 |
| EP0319292A3 (en) | 1991-02-06 |
| GB8728435D0 (en) | 1988-01-13 |
| DE3885245D1 (de) | 1993-12-02 |
| EP0319292A2 (en) | 1989-06-07 |
| EP0319292B1 (en) | 1993-10-27 |
| DE3885245T2 (de) | 1994-04-28 |
| ES2045147T3 (es) | 1994-01-16 |
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| Date | Code | Title | Description |
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