JP2724707B2 - Semiconductor wafer having die having bridge metal structure and method of manufacturing the same - Google Patents

Description

【発明の詳細な説明】 本発明は一般に半導体デバイスおよびその製造方法に
関し、さらに詳しく述べれば、デバイス内で逆デバイス
されたPN接合によって作られる空乏領域（ディプレッシ
ョン領域）が高電圧性能に悪影響を及ぼすようにダイの
縁まで広がるのを防止する装置を含む半導体デバイスに
関するものである。 トランジスタおよび集積回路のような標準のモノリシ
ック半導体デバイスは通常、内部PN接合が逆バイアスさ
れるときに作られるディプレッション領域を含む。高電
圧条件の下では、ディスプレッション領域は特に軽くド
ープ処理された領域において接合部からかなりの距離に
広がる。 ディプレッション領域がダイの保護膜が付されていな
い縁に広がると、デバイスの性能は大幅に低下する。上
記の問題に対する１つの従来の解決法は、ダイをおおう
酸化物の層に接触区域を開き、かつデバイスのアクティ
ブ領域の周囲に広がるとともにデバイスの縁をダイの裏
面の電位に等しい一様な電位に保つような別のメタライ
ゼーション・リングを構成することである。この方法の
１つの不利な点は、特別のメタライゼーション・リング
を作るために追加の処理段階を実行する必要があること
である。さらに、リングをダイの裏面に接続することは
通常不便であり、その結果ダイの縁は最適な一様の電位
に保たれない。 本発明は在来の半導体デバイスの上記制限を克服して
いる。デバイスのボデー領域とオーム接触を作るが、追
加の処理段階を要しないメタライゼーション構造物が作
られる。さらに、メタライゼーション構造物は別の接続
を必要とすることなくダイの後部と同じ電位に保たれ
る。さらに、ブレークダウン電圧測定および関連動作特
性は、ウェーハのスクライブおよびブレーク工程の前後
でほぼ同じであるので、ウェーハの形で確実なデバイス
試験を行うことができ、それによって製造コストが減少
される。本発明の上記および他の利点は、図面とともに
下記の詳細な説明を読むことにより当業者にとって明白
になると思う。 半導体ボデーとボデーの表面のメタル構造物とを有す
るモノリシック半導体デバイスであり、デバイスのアク
ティブ領域に生じるディプレッション領域がデバイスの
縁まで延びるのを防止する働きをする前記モノリシック
半導体デバイスおよびその製造方法が開示されている。 半導体ダイの縁はウェーハをスクライブおよびブレー
クすることによって作られるのが普通であるので、保護
膜が付されていない縁によってデバイスの裏面とメタル
拡張部との間に電気接続が形成される。かくて、周辺部
分はダイの裏面と同じ電位になる。ダイの縁の一様な電
位は、デバイスのアクティプ領域にある逆バイアスされ
た接合部により作られるようなディプレッション領域
が、デバイスのブレークダウン電圧および関連動作特性
に悪影響を及ぼすようにダイの縁まで延びるのを防止す
る。 周辺部分は相互接続された４個のストリップから成る
ことが望ましく、これらのストリップは全体として矩形
のパターンを構成し、かつウェーハのスクライブおよび
ブレーク工程を妨げないようにダイの縁から離して置か
れる。 複数個の半導体デバイスを持つ半導体ウェーハを組み
立てる方法も開示されている。ウェーハは、デバイスの
アクティブ領域の選択された点に接続を与えるととも
に、デバイスのボデーに作られたどんなディプレッショ
ン領域でもデバイスの縁まで延びるのを防止する働きを
するメタライゼーション・パターンを含む。 図面を参照すると、第１図は全体として数字10で表わ
される模範的な在来のモノリシック半導体ダイのセグメ
ントを示す。ダイは、そのスクライブされた縁16まで広
がる軽くドープ処理されたＮ−ボデー領域12を含む。セ
グメント10の上部表面15は酸化物層20によっておおわれ
ている。 接触開口13は酸化物層においてエッチングされている
箇所なので、比較的強くドープ処理されたＰ＋領域14が
開口を経てダイの上部に作られる。メタライゼーション
層22がＰ＋領域14の上に作られて、その領域とのオーム
接触が作られる。代表的な動作条件の下では、Ｎ−領域
12に対して負となる電位がＰ＋領域14に加えられる。負
電位はPN接合に逆バイアスを与え、接合の両側にディプ
レッション領域を作る。 周知の通り、それぞれのディプレッション領域のサイ
ズは、逆バイアス電位の大きさおよび半導体のドーピン
グ・レベルを含む多くの変数の関数である。軽くドープ
処理されたＮ−領域のディプレッション領域は、強くド
ープ処理されたＰ＋領域14に比べてPN接合からかなりの
距離に延びる。 Ｎ−材料のディプレッション領域は等電位線18によっ
て表される。比較的小さい電圧では、その領域は等電位
線18aによって表される通り、ダイの上部表面15に延び
る。より大きな電圧では、ディプレッション帯は等電位
線18bによって表される通り、ダイの縁16に延びると思
われる。 半導体デバイス10の作動は、Ｎ−ディプレッション領
域がデバイスの上部表面15のみに延びるときは悪影響を
受けない。これは、表面が全体として汚染されておらず
かつ酸化物層20によって保護されているからである。し
かし、デバイスがより高い電圧で作動されてディプレッ
ション領域がダイの割られた縁16に沿って垂直に広がる
と、性能は低下する。縁16はパッシベートされていない
ので、汚染物が必ず存在し、これはブレークダウン電圧
を減少させるとともに漏洩電流を増大させる。作動も不
規則でありかつ汚染物の量、湿度などのような周囲条件
に左右される。プレーナ組立技術を利用するデバイスに
固有な他のよく知られた動作特性も、ディプレッション
領域がダイのパッシベートされない縁16にわたる場合は
低下すると思われる。 第２図は、ディプレッション領域がダイの縁まで延び
るのを防止する１つの在来方法を示す。ダイの縁におけ
る電圧は比較的高電圧に、一般的には、ダイの裏面17に
加えられる同じ電圧にクランプされる。かくて、ダイの
縁16における電圧は、ダイの上部表面15から裏面17に至
まで同じ電位となる。したがって、ディプレッション領
域に起因するような電界はダイの縁区域に現れない。 第２図に示される通り、開口29は、ダイの縁16から離
れて設けられていてダイの表面を囲む酸化物層20にエッ
チングされる。Ｎ＋接触領域26はＮ−ボデー領域12に拡
散され、メタル接点28は接触領域を被ってオーム接触を
作る。 理想として、ダイの底17とメタル接点28との間に外部
電気接続（図示されていない）が作られているので、縁
に近いダイの上部および下部表面間には電位差は存在し
ない。第２図に見られる通り、ダイの縁に近い等電位領
域によってディプレッション領域がダイの縁16まで広が
るのが妨げられる。通常はダイの縁まで延びるであろう
等電位線18cは電界によって抑えられてダイのパッシベ
ートされない縁ではなくバッシベートされた上部表面15
で終端する。 高電圧動作を改善する上記の方法の主な短所は、メタ
ル接点28および関連接触領域26を加える追加の処理段階
が必要となることである。さらに、接点28とダイの底17
との間に外部の直接接続を作ることは大部分の応用にお
いて実際に即さずまた不便でもある。 多くの応用において、メタル接点28はダイの後部17に
直接接続されず、むしろ浮遊状態にされる。ダイの縁16
は表面汚染、湿度などにより低インピーダンス路を呈す
るので、ダイの縁16に直角なダイの上部表面15は一般に
ダイの底と同じ電位となる。しかし、メタル接点28はｘ
で表されるかなりの距離だけ縁16から必ず離されて設け
られる。接点28と縁16との間の表面15はパッシベートさ
れ、かくて低インピーダンス路を提供しない。その結
果、メタル接点28は縁16から電気絶縁されてダイの縁に
おいて等電位領域を保証しない。 第２図の構造のもう一つの短所は、ウェーハ形状とダ
イ形状とのデバイスについて行われるブレーク電圧およ
び関連試験の結果にかなりの相違があることである。デ
バイスはなるべくウェーハの形で完全に試験されること
が望ましく、これによって、欠陥デバイスは実装の費用
をかける前に除去することができる。第２図のデバイス
は実装されるまで、試験下にあるダイの裏面17とメタル
接点28との間に直接外部接続を与えることは実際に即さ
ない。例えば接点28が浮遊状態にされていても、ダイの
裏面に対する接点28の電位はエッジ16の有無により変化
する。したがって、ウェーハが切断される前に行われた
ブレークダウン電圧と関連試験の測定値は、デバイスが
ダイの形になった後と事実上異なる。 本発明は在来の半導体デバイスの上記制限は克服して
いる。周知の通り、在来の半導体組立中において、半導
体ウェーハ上の隣接するダイ間にあって直交するスクラ
イブ線に沿って延びる領域は、種々の拡散段階中および
ウェーハの組立て完了後に酸化物でおおわれない。した
がって、本明細書においてスクライブ帯５と呼ばれるこ
とがあるこれらの領域は、デバイスの他のアクティブ領
域とともにドープ処理される。Ｎ−ドープ処理されたボ
デー領域を持つ半導体の場合には、最終拡散によって通
常、スクライブ帯の領域にある半導体ボデーはＮ＋ドー
プ処理される。順次説明するが、強くドープ処理された
スクライブ帯はオーム接触を作るように、本発明による
追加のメタル接点用の接触区域としての機能を果たす。
この接点は、ブレーク前にはウェーハのパッシベートさ
れない縁に隣接しかつブレーク後にはダイに沿う。 第３図から、おのおの全体として数字40で表される、
２個の隣接デバイスを含む、ブレークされていない半導
体ウェーハのセグメントが示されている。各デバイスに
は、Ｎ−ボデー領域12と関連メタライゼーション22を持
つ拡散されたＰ＋領域14とが含まれる。第３図のデバイ
スは説明の目的にのみ使用され、また本発明は極性およ
び形状が異なる形式の半導体デバイスにも適用し得るこ
とは言うまでもない。 デバイスの縁を形成するスクライブ線34の上にあるス
クライブ帯は、ウェーハの表面15の上にある酸化物層20
の縁31と縁31との間に置かれる。前述の通り、スクライ
ブ帯はデバイスのアクティブ素子を構成するのに用いら
れるいろいろな拡散段階中におおわれずに残されるの
で、最終拡散はスクライブ帯の下にＮ＋領域30を作る。
ブリッジ・メタル構造物32は、各ダイのＮ−ボデー領域
12とともにオーム接触を作ると同時にウェーハ上の各ダ
イを相互接続するように、接触区域30の上に作られる。
順次説明する通り、メタル構造物はデバイスの周囲にわ
たり、アクティブ区域に囲む。 第４図はスクライブ線34（第３図）に沿ってスクライ
ブおよびブレーク加工した後の１個のダイ40を示す。分
割されたブリッジ・メタル構造物32がダイの割れた縁36
まで延びているのが見られる。したがって、パッシベー
トされない縁36はメタル構造物32および下部表面17を直
接電気的に相互接続する。その結果、上部表面と下部表
面との中間のダイの表面は、等電位線18cによって表さ
れる通り、ディプレッション領域をＮ＋ボデー領域12内
に拘束するように一様な電位となる。 第５図および第６図はブリッジ・メタル構造物32の１
つの実施例に関する詳細を示す。第５図は隣接デバイス
40を含むスクライブされていないウェーハのセグメント
を示す。デバイスは個々のダイを形成する直交スクライ
ブ線34によって分離される。メタル構造物32はスクライ
ブ線に沿って設けられ、さらに、スクライブ線に沿うと
ともに各デバイスのアクティブ領域を囲むスクライブ帯
にあるＮ＋領域30（第３図）の上に置かれる。メタライ
ゼーションは各ダイの縦方向のセグメントに沿ってエッ
チングされ、細長い開口42を形成することが望ましい。
開口42はデバイスの間のスクライブ線34のかなりの長さ
に沿ってわたり、ウェーハのスクライブおよびブレーク
加工を容易にするが、その理由はメタルがスクライブの
こおよび同様な切断工具を目詰まりさせる傾向があるか
らである。デバイスを形成するエッジの全長の半分近く
はメタルでおおわれることが望ましい。 ブリッジ・メタル構造物32は４個のダイ40の隅が集ま
る領域でスクライブ線34を越えて延びるので、構造物は
ウェーハの全表面上で電気的に相互接続される。構造物
32は、全ウェーハの外周を囲むウェーハの縁38まで延び
る。ウェーハの縁はパッシベートされていないので、構
造物32とウェーハの底との間は直接電気接続される。か
くて、メタル構造物32の電位はウェーハ表面を通じ一様
となり、ウェーハのブレーク加工の前後と事実上同じ電
位となる。その結果、ブレーク加工の前後の試験結果は
事実上同じとなる。 第６図は第５図のブレーク後のウェーハからの個別ダ
イ40の一部を示す。ブリッジ・メタル構造物32は各隅に
おいてダイの縁36までの全面にわたって延びる広がり部
分32aを含む。広がり部分32aは、ブレーク前に全ウェー
ハ表面上のブリッジ・メタル構造物を相互接続するとと
もに、ブレーク後に、個別デバイスの構造物をダイの縁
に接続する働きをする。広がり部分は、各デバイスのア
クティブ領域の周囲に延びる周囲部分によって相互接続
される。周囲部分は、スクライブ中に切断すべきメタル
の量を減少させるように、開口42によってダイの縁から
離れて設けられ、相互接続された４個のメタル・ストリ
ップ32bから成る。４個の別々の広がり部分32aが利用さ
れているが、ウェーハの全表面上で各デバイスのメタル
構造物の周囲部分を相互接続するとともに構造物をスク
ライブおよびブレーク後にダイの後部に接続するのは単
一の広がり部分で十分である。しかし、ダイの後部との
確実な接触を保証するために、複数個の広がり部分が望
ましい。 第７図はスクライブ後の個別ダイ40の上のブリッジ・
メタル構造物のもう１つの別な実施例を示す。１対の広
がり部分32aが各ダイの縁に沿って配置されており、こ
れらの部分は、ダイの各縁に沿う隔離された場所でスク
ライブ線を横切る。この場合もまた、広がり部分32a
は、ブレーク後にダイの後部にメタル構造物を電気接続
するとともに、ブレーク前にも各ダイの構造物を相互接
続する働きをする。メタル構造物はさらに、広がり部分
32aを相互接続しかつダイの周囲を一様な電位に保つ相
互接続された４個のストリップ・セグメントから成る周
囲部分32bを含んでいる。ストリップは、スクライブお
よびブレークを容易にするためダイの縁から隔離されて
いる。 前述の通り、本発明の重要な利点は、在来のデバイス
の製造に用いられる以外の処理段階を必要としないこと
である。半導体材料、通常はシリコンのウェーハは在来
の方法で処理される。各デバイスのアクティブ領域は在
来の処理段階を利用して作られる。この簡潔化された例
では、アクティブ領域はＰ＋領域14（第３図）を含む。
酸化物層がウェーハの上に作られ、メタル接点22用の区
域のようなアクティブ領域上の選択された区域はエッチ
ングなどにより開いたままにされる。アクティブ領域を
囲むスクライブ線に沿うスクライブ帯も、アクティブ領
域の形成中におおわれずに残される。したがって、デバ
イスのアクティブ領域を作るのに用いられるドープ材拡
散によってスクライブ帯に接触区域が作られる。最後
に、普通、全ウェーハ表面にメタルを付着させかつ不用
の材料をエッチして取り除き所望のパターンを作ること
によって、メタライゼーション・パターンがウェーハの
上に作られる。かくて、スクライブ帯の領域30の上に作
られるメタル構造物32と共に、アクティブ領域に接点22
のような電気接点が作られる。接点22および構造物32は
同時に作られることが望ましい。 かくて、新しい半導体デバイスの２つの実施例が開示
された。実施例は若干詳しく説明されたが、特許請求の
範囲によって定められた通り本発明の主旨および範囲か
ら逸脱せず当業者によっていろいろな変形が作られる。The present invention relates generally to semiconductor devices and methods of manufacturing the same, and more particularly, the depletion region (depletion region) created by an inverted PN junction in a device adversely affects high voltage performance. The present invention relates to a semiconductor device including a device for preventing the die from spreading to the edge of the die. Standard monolithic semiconductor devices, such as transistors and integrated circuits, typically include a depletion region created when the internal PN junction is reverse biased. Under high voltage conditions, the suppression region extends a considerable distance from the junction, especially in the lightly doped region. As the depletion region extends to the unprotected edge of the die, device performance is significantly reduced. One conventional solution to the above problem is to open a contact area in a layer of oxide covering the die, and to spread around the active area of the device and place the edge of the device at a uniform potential equal to the potential on the backside of the die. Is to construct another metallization ring that keeps One disadvantage of this method is that additional processing steps need to be performed to create a special metallization ring. Furthermore, connecting the ring to the back of the die is usually inconvenient, so that the edges of the die are not kept at an optimal uniform potential. The present invention overcomes the above limitations of conventional semiconductor devices. A metallization structure is created that makes ohmic contact with the body region of the device but does not require additional processing steps. In addition, the metallization structure is kept at the same potential as the back of the die without requiring a separate connection. Further, the breakdown voltage measurement and associated operating characteristics are approximately the same before and after the wafer scribe and break process, so that reliable device testing can be performed in wafer form, thereby reducing manufacturing costs. These and other advantages of the present invention will become apparent to those skilled in the art from a reading of the following detailed description, taken in conjunction with the drawings. A monolithic semiconductor device having a semiconductor body and a metal structure on the surface of the body, the monolithic semiconductor device serving to prevent a depletion region generated in an active region of the device from extending to an edge of the device, and a method of manufacturing the same are disclosed. Have been. Since the edge of the semiconductor die is typically created by scribing and breaking the wafer, the unprotected edge forms an electrical connection between the backside of the device and the metal extension. Thus, the peripheral portion has the same potential as the back surface of the die. The uniform potential at the edge of the die is such that depletion regions, such as those created by reverse-biased junctions in the active region of the device, can adversely affect the breakdown voltage and associated operating characteristics of the device. Prevent extension. Preferably, the peripheral portion comprises four interconnected strips which constitute a generally rectangular pattern and are spaced from the die edge so as not to interfere with the wafer scribe and break process. . A method for assembling a semiconductor wafer having a plurality of semiconductor devices is also disclosed. The wafer includes metallization patterns that provide connections to selected points in the active area of the device and that prevent any depletion areas created in the body of the device from extending to the edge of the device. Referring to the drawings, FIG. 1 shows a segment of an exemplary conventional monolithic semiconductor die, generally designated by the numeral 10. The die includes a lightly doped N-body region 12 extending to its scribed edge 16. The upper surface 15 of the segment 10 is covered by an oxide layer 20. Since the contact opening 13 is where it is etched in the oxide layer, a relatively heavily doped P + region 14 is created at the top of the die through the opening. A metallization layer 22 is created over P + region 14 to make ohmic contact with that region. Under typical operating conditions, the N-region
A potential that is negative with respect to 12 is applied to P + region 14. The negative potential reverse biases the PN junction, creating a depletion region on both sides of the junction. As is well known, the size of each depletion region is a function of many variables, including the magnitude of the reverse bias potential and the doping level of the semiconductor. The depletion region of the lightly doped N- region extends a significant distance from the PN junction as compared to the heavily doped P + region 14. The depletion region of the N-material is represented by equipotential lines 18. At relatively low voltages, the region extends to the upper surface 15 of the die, as represented by equipotential lines 18a. At higher voltages, the depletion band would extend to the die edge 16 as represented by equipotential line 18b. The operation of the semiconductor device 10 is not adversely affected when the N-depletion region extends only to the top surface 15 of the device. This is because the surface is not totally contaminated and is protected by the oxide layer 20. However, as the device is operated at a higher voltage and the depletion area extends vertically along the cracked edge 16 of the die, performance degrades. Since edge 16 is not passivated, contaminants are always present, which reduces the breakdown voltage and increases the leakage current. Operation is also irregular and depends on ambient conditions such as the amount of contaminants, humidity and the like. Other well-known operating characteristics inherent in devices utilizing planar assembly techniques will also be degraded when the depletion region extends over the non-passivated edge 16 of the die. FIG. 2 illustrates one conventional method of preventing the depletion region from extending to the edge of the die. The voltage at the edge of the die is clamped to a relatively high voltage, typically the same voltage applied to the back 17 of the die. Thus, the voltage at the die edge 16 is the same potential from the top surface 15 to the back surface 17 of the die. Thus, no electric field, such as due to the depletion region, appears in the edge area of the die. As shown in FIG. 2, an opening 29 is etched into the oxide layer 20 located away from the die edge 16 and surrounding the die surface. N + contact region 26 is diffused into N-body region 12, and metal contact 28 overlies the contact region and makes an ohmic contact. Ideally, since an external electrical connection (not shown) is made between the bottom 17 of the die and the metal contacts 28, there is no potential difference between the top and bottom surfaces of the die near the edges. As seen in FIG. 2, the equipotential region near the die edge prevents the depletion region from extending to the die edge 16. The equipotential lines 18c, which would normally extend to the edge of the die, are suppressed by the electric field and are not the non-passivated edges of the die, but the basted top surface 15.
Terminate with A major disadvantage of the above method of improving high voltage operation is that additional processing steps are required to add metal contacts 28 and associated contact areas 26. In addition, contact 28 and die bottom 17
Making an external direct connection between is impractical and inconvenient in most applications. In many applications, the metal contacts 28 are not directly connected to the rear 17 of the die, but rather are left floating. Die rim 16
Presents a low impedance path due to surface contamination, humidity, etc., so that the top surface 15 of the die, which is perpendicular to the edge 16 of the die, is generally at the same potential as the bottom of the die. However, the metal contact 28 is x
Are always provided apart from the edge 16 by a considerable distance represented by. Surface 15 between contact 28 and edge 16 is passivated and thus does not provide a low impedance path. As a result, metal contact 28 is electrically isolated from edge 16 and does not guarantee an equipotential area at the edge of the die. Another disadvantage of the structure of FIG. 2 is that there is considerable difference in the results of the break voltage and associated tests performed on wafer and die shaped devices. Preferably, the devices are fully tested, preferably in wafer form, so that defective devices can be removed before the expense of packaging. Until the device of FIG. 2 is implemented, it does not really make sense to provide a direct external connection between the back surface 17 of the die under test and the metal contacts 28. For example, even when the contact 28 is floating, the potential of the contact 28 with respect to the back surface of the die changes depending on the presence or absence of the edge 16. Thus, the breakdown voltage and related test measurements taken before the wafer was cut are effectively different from after the device has been formed into a die. The present invention overcomes the above limitations of conventional semiconductor devices. As is well known, during conventional semiconductor fabrication, areas extending along orthogonal scribe lines between adjacent dies on a semiconductor wafer are not covered with oxide during various diffusion stages and after completion of wafer fabrication. Thus, these regions, sometimes referred to herein as scribe bands 5, are doped with other active regions of the device. In the case of a semiconductor having an N-doped body region, the semiconductor body in the region of the scribe band is usually N + doped by final diffusion. As will be described in turn, the heavily doped scribe zone acts as a contact area for an additional metal contact according to the present invention so as to make ohmic contact.
This contact is adjacent to the unpassivated edge of the wafer before the break and along the die after the break. From FIG. 3, each is represented by the numeral 40 as a whole,
An unbroken segment of the semiconductor wafer is shown, including two adjacent devices. Each device includes an N-body region 12 and a diffused P + region 14 with associated metallization 22. It should be understood that the device of FIG. 3 is used for illustrative purposes only, and that the present invention may be applied to semiconductor devices of different types in polarity and shape. The scribe band above the scribe line 34 forming the edge of the device is the oxide layer 20 above the surface 15 of the wafer.
Between the edge 31 and the edge 31. As described above, the final diffusion creates an N + region 30 below the scribe band because the scribe band is left uncovered during the various diffusion steps used to construct the active elements of the device.
The bridge metal structure 32 is located in the N-body region of each die.
A contact is made over the contact area to make an ohmic contact with 12 and interconnect each die on the wafer at the same time.
As described sequentially, the metal structure extends around the device and surrounds the active area. FIG. 4 shows one die 40 after scribing and breaking along scribe lines 34 (FIG. 3). The divided bridge metal structure 32 has a broken edge 36 of the die.
It can be seen that it extends to Thus, the unpassivated edge 36 directly electrically interconnects the metal structure 32 and the lower surface 17. As a result, the surface of the die intermediate the upper surface and the lower surface is at a uniform potential to constrain the depletion region within N + body region 12, as represented by equipotential line 18c. 5 and 6 show one of the bridge metal structures 32.
Details regarding one embodiment are provided. Figure 5 shows neighboring devices
Shows the unscribed wafer segment including 40. Devices are separated by orthogonal scribe lines 34 forming individual dies. A metal structure 32 is provided along the scribe line and is further placed on the N + region 30 (FIG. 3) along the scribe line and in the scribe band surrounding the active area of each device. The metallization is preferably etched along the vertical segments of each die to form elongated openings 42.
Openings 42 extend along significant lengths of scribe lines 34 between devices and facilitate scribe and break processing of wafers because metal tends to clog scribe saws and similar cutting tools. Because there is. Nearly half the length of the edges forming the device is preferably covered with metal. Since the bridge metal structure 32 extends beyond the scribe line 34 at the area where the corners of the four dies 40 meet, the structure is electrically interconnected on the entire surface of the wafer. Structure
32 extends to a wafer edge 38 surrounding the entire wafer periphery. Since the edge of the wafer is not passivated, there is a direct electrical connection between the structure 32 and the bottom of the wafer. Thus, the potential of the metal structure 32 is uniform across the wafer surface and is substantially the same as before and after the wafer break. As a result, the test results before and after the break processing are virtually the same. FIG. 6 shows a portion of an individual die 40 from the wafer after the break of FIG. The bridge metal structure 32 includes a flared portion 32a that extends over the entire surface up to the die edge 36 at each corner. The flared portion 32a serves to interconnect the bridge metal structures on the entire wafer surface before the break and to connect the individual device structures to the die edge after the break. The extensions are interconnected by peripheral portions that extend around the active area of each device. The peripheral portion consists of four interconnected metal strips 32b spaced from the die edge by openings 42 to reduce the amount of metal to be cut during the scribe. Although four separate extensions 32a are utilized, interconnecting the perimeter of the metal structure of each device on the entire surface of the wafer and connecting the structure to the back of the die after scribing and breaking A single spread is sufficient. However, to ensure reliable contact with the rear of the die, multiple extensions are desirable. FIG. 7 shows the bridge on the individual die 40 after scribing.
7 shows another alternative embodiment of a metal structure. A pair of flared portions 32a are located along the edges of each die, and these portions cross the scribe line at isolated locations along each edge of the die. In this case as well, the spread portion 32a
Serves to electrically connect the metal structures to the rear of the die after the break and to interconnect the structures of each die before the break. Metal structures are further expanded
It includes a peripheral portion 32b consisting of four interconnected strip segments interconnecting 32a and maintaining a uniform potential around the die. The strip is isolated from the edge of the die to facilitate scribe and break. As noted above, a significant advantage of the present invention is that it does not require any processing steps other than those used in conventional device fabrication. Wafers of semiconductor material, usually silicon, are processed in a conventional manner. The active area of each device is created using conventional processing steps. In this simplified example, the active region includes P + region 14 (FIG. 3).
An oxide layer is created on the wafer, and selected areas on the active area, such as areas for metal contacts 22, are left open, such as by etching. A scribe band along a scribe line surrounding the active area is also left uncovered during formation of the active area. Thus, a contact area is created in the scribe zone by the dopant diffusion used to create the active area of the device. Finally, a metallization pattern is created on the wafer, usually by depositing metal on the entire wafer surface and etching away unwanted material to create the desired pattern. Thus, with the metal structure 32 being formed on the scribe zone 30, the contact 22
An electrical contact like this is made. Preferably, contacts 22 and structures 32 are made simultaneously. Thus, two embodiments of the new semiconductor device have been disclosed. Although the embodiments have been described in some detail, various modifications may be made by those skilled in the art without departing from the spirit and scope of the invention as defined by the appended claims.

【図面の簡単な説明】 第１図はダイの縁にわたるＮ−ディプレッション領域に
等電位線を持つ在来の半導体ダイのセグメントの断面立
面図、第２図はＮ−材料のディプレッション領域がダイ
の縁に達するのを防止しようとする環状リングを組み込
む在来の半導体デバイスのセグメントの断面立面図、第
３図は２個の隣接ダイをブリッジするメタル構造物を示
す、スクライブおよびブレーク加工前の本発明による半
導体ウェーハの断面立面図、第４図はスクライブおよび
ブレーク加工後の第３図の構造物のダイの１つを示す
図、第５図は個別ダイおよびブリッジ・メタル構造物を
示す。本発明による半導体ウェーハの平面図、第６図は
スクライブおよびブレーク加工後の第５図の構造物のダ
イの１つの隅を示す平面図、第７図は本発明の別の実施
例によるブリッジ・メタル構造物を持つスクライブおよ
びブレーク加工後の半導体ダイの平面図である。 12……Ｎ−ボデー領域 14……Ｐ＋ボデー領域 15……表面 22……メタル構造物 40……半導体デバイスBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional elevation view of a segment of a conventional semiconductor die having equipotential lines in the N-depletion region across the edge of the die, and FIG. FIG. 3 is a cross-sectional elevational view of a segment of a conventional semiconductor device incorporating an annular ring trying to prevent the edge of the metal from reaching, FIG. 3 shows a metal structure bridging two adjacent dies, before scribing and breaking. FIG. 4 shows one of the dies of the structure of FIG. 3 after scribing and breaking, and FIG. 5 shows the individual dies and bridge metal structures. Show. FIG. 6 is a plan view of a semiconductor wafer according to the present invention, FIG. 6 is a plan view showing one corner of a die of the structure of FIG. 5 after scribe and break processing, and FIG. 7 is a bridge bridge according to another embodiment of the present invention. FIG. 2 is a plan view of a semiconductor die after scribe and break processing having a metal structure. 12 N-body region 14 P + body region 15 Surface 22 Metal structure 40 Semiconductor device

Claims (1)

(57)【特許請求の範囲】 １．アクティブ領域を含む第１主表面を持つ半導体ボデ
ーと、 前記アクティブ領域のまわりに広がる周囲部分と該周囲
部分から半導体ボデーの縁上まで延在する少なくとも１
つの広がり部分とを含み、前記半導体ボデーとオーム接
触を形成する前記第１主表面上のメタル構造物と、 前記アクティブ領域の一部と前記メタル構造物が設けら
れた前記第１主表面とを除いて前記第１主表面上に設け
られた保護層と、 を含むことを特徴とするモノリシック半導体デバイス。 ２．前記周囲部分は概略四角形パターンを形成する相互
接続された４個のストリップから成る、ことを特徴とす
る特許請求の範囲第１項記載の半導体デバイス。 ３．前記ストリップは前記半導体ボデーの縁から離れて
いる、ことを特徴とする特許請求の範囲第２項記載の半
導体デバイス。 ４．前記メタル構造物は複数個の前記広がり部分を含
み、該広がり部分は互いに離れていて、そのおのおのは
前記半導体ボデーの縁まで延びる、ことを特徴とする特
許請求の範囲第３項記載の半導体デバイス。 ５．前記第１主表面は概略四角形で、４つの半導体ボデ
ーの縁を画定しており、また前記複数個の広がり部分は
前記各縁ごとに前記周囲部分から前記各縁まで広がる少
なくとも１つの前記広がり部分を備える、ことを特徴と
する特許請求の範囲第４項記載の半導体デバイス。 ６．前記広がり部分は前記半導体ボデーの縁の長さの半
分より短い長さの縁に沿って延びる、ことを特徴とする
特許請求の範囲第５項記載の半導体デバイス。 ７．前記ストリップの１つは前記半導体ボデーの各縁に
沿いかつそれに対して概略平行に配置される、ことを特
徴とする特許請求の範囲第５項記載の半導体デバイス。 ８．前記ストリップは４個の隅を構成するように交差
し、また前記広がり部分は前記各ストリップ・セグメン
トの隅から前記半導体ボデー・デバイスのそれぞれの隅
に延びる、ことを特徴とする特許請求の範囲第７項記載
の半導体デバイス。 ９．前記半導体ボデーは第１導電率形のボデー領域を含
み、また前記ストリップは前記ボデー領域とオーム接触
を構成する、ことを特徴とする特許請求の範囲第７項記
載の半導体デバイス。 １０．前記オーム接触はさらに前記第１導電率形の前記
ストリップの下の前記ボデー領域に作られる接触領域を
含み、該接触領域は前記ボデー領域よりも大きなドーピ
ング濃度を有する、ことを特徴とする特許請求の範囲第
９項記載の半導体デバイス。 １１．ウェーハに作られる複数個のモノリシック半導体
デバイスであって、前記ウェーハの主表面上の直交スク
ライブ・ラインのパターンによって画定される縁を持つ
前記複数個のモノリシック半導体デバイスと、 前記主表面上に作られ、前記ウェーハとオーム接触を形
成するメタル構造物であって、前記各デバイスのアクテ
ィブ領域の周りに延在する前記各デバイス上の周囲部分
と、互いに離隔された複数個の広がり部分であって、少
なくとも１つの広がり部分が前記スクライブ線を越えて
隣接するデバイスまで広がるとともに前記デバイスの前
記周囲部分を相互に接続する複数個の広がり部分とを含
み、該複数の広がり部分が半導体ウェーハを前記デバイ
スに分割した後に前記各デバイスの縁上まで延びるメタ
ル構造物と、 前記アクティブ領域の一部と前記メタル構造物が設けら
れた前記主表面とを除いて前記主表面上に設けられた保
護層と、 を含むことを特徴とする半導体ウェーハ。 １２．前記メタル構造物は前記ウェーハの縁まで延び
る、ことを特徴とする特許請求の範囲第11項記載の半導
体ウェーハ。 １３．前記周囲部分は概略四角形パターンを作るように
相互接続された４個のストリップを備える、ことを特徴
とする特許請求の範囲第12項記載の半導体ウェーハ。 １４．前記ストリップは前記スクライブ線から離れてい
る、ことを特徴とする特許請求の範囲第13項記載の半導
体ウェーハ。 １５．前記複数個の広がり部分は前記デバイスの内の２
個の隣接ストリップを相互接続する少なくとも１つの前
記広がりを含む、ことを特徴とする特許請求の範囲第14
項記載の半導体ウェーハ。 １６．前記広がり部分は前記デバイスの１つを画定する
前記スクライブ線の半分の長さより短いスクライブ線に
わたって延びる、ことを特徴とする特許請求の範囲第15
項記載の半導体ウェーハ。 １７．前記各デバイスは第１導電率形ボデー領域を含
み、また前記周囲部分は前記ボデー領域とオーム接触を
構成する、ことを特徴とする特許請求の範囲第12項記載
の半導体ウェーハ。 １８．前記スクライブ線に沿って前記ウェーハに作られ
る前記第１導電率形の接触領域をさらに含み、該接触領
域は前記ボデー領域よりも大きなドーピング濃度を持
ち、前記周囲部分は前記接触領域が前記オーム接触の部
分を構成するように前記接触領域の上に配置される、こ
とを特徴とする特許請求の範囲第17項記載の半導体ウェ
ーハ。 １９．複数個のモノリシック半導体デバイスを含む半導
体ウェーハを製造する方法であって、 半導体材料のウェーハを供給する段階と、 各デバイス用として前記ウェーハにアクティブ領域を作
る段階であって、前記デバイスの縁が前記アクティブ領
域の間にある直交スクライブ線によって画定される、ア
クティブ領域を作る段階と、 前記アクティブ領域の選択された区域とスクライブ線に
沿って設けられた接触領域の選択された区域とを被覆せ
ずに残して前記ウェーハの上に酸化物層を作る段階と、 メタル構造物と前記接触領域との間にオーム接触を作る
ように前記ウェーハの上に前記メタル構造物を作る段階
であって、前記メタル構造物が前記各デバイスの前記ア
クティブ領域のまわりに広がる前記接触領域の上に配置
された周囲部分と、前記接触領域上に配置されていて、
各々が互いに離隔された複数の広がり部分であって、前
記スクライブ線を越えて広がるとともに前記デバイスの
前記周囲部分を相互接続する複数の広がり部分とを含
み、前記複数の広がり部分が半導体ウェーハを前記デバ
イスに分割した後に前記各デバイスの縁上まで延在す
る、メタル構造物を作る段階と、 を含むことを特徴とする方法。 ２０．前記周囲部分は前記スクライブ線から離隔されて
いる、ことを特徴とする特許請求の範囲第19項記載の方
法。 ２１．前記メタル構造物は前記アクティブおよび前記接
触領域の上に同時に作られる、ことを特徴とする特許請
求の範囲第19項記載の方法。 ２２．前記メタル構造物は前記半導体ウェーハの縁まで
延びる、ことを特徴とする特許請求の範囲第19項記載の
方法。(57) [Claims] A semiconductor body having a first main surface including an active region; a peripheral portion extending around the active region; and at least one extending from the peripheral portion to an edge of the semiconductor body.
A metal structure on the first main surface that forms an ohmic contact with the semiconductor body; and a first main surface provided with a portion of the active region and the metal structure. And a protective layer provided on the first main surface. 2. 2. The semiconductor device of claim 1, wherein said peripheral portion comprises four interconnected strips forming a generally square pattern. 3. 3. The semiconductor device according to claim 2, wherein said strip is separated from an edge of said semiconductor body. 4. 4. The semiconductor device according to claim 3, wherein said metal structure includes a plurality of said flared portions, said flared portions being separated from each other, each extending to an edge of said semiconductor body. . 5. The first main surface is generally rectangular and defines edges of four semiconductor bodies, and the plurality of flared portions are at least one of the flared portions extending from the peripheral portion to the respective edges for each of the edges. The semiconductor device according to claim 4, further comprising: 6. 6. The semiconductor device according to claim 5, wherein the flared portion extends along an edge having a length shorter than half the length of the edge of the semiconductor body. 7. 6. The semiconductor device according to claim 5, wherein one of said strips is arranged along and substantially parallel to each edge of said semiconductor body. 8. 7. The semiconductor device of claim 2, wherein the strips intersect to form four corners, and the flared portion extends from a corner of each of the strip segments to a respective corner of the semiconductor body device. 8. The semiconductor device according to claim 7. 9. 8. The semiconductor device according to claim 7, wherein said semiconductor body includes a body region of a first conductivity type, and wherein said strip forms an ohmic contact with said body region. 10. The ohmic contact further comprises a contact region made in the body region below the strip of the first conductivity type, the contact region having a higher doping concentration than the body region. 10. The semiconductor device according to claim 9, wherein 11. A plurality of monolithic semiconductor devices formed on a wafer, the plurality of monolithic semiconductor devices having edges defined by a pattern of orthogonal scribe lines on a major surface of the wafer; and A metal structure forming ohmic contact with the wafer, a peripheral portion on each of the devices extending around an active area of the device, and a plurality of divergent portions spaced apart from each other; A plurality of extensions extending at least one extending beyond the scribe line to an adjacent device and interconnecting the peripheral portions of the device, the plurality of extensions connecting the semiconductor wafer to the device. A metal structure extending above the edge of each device after splitting; Semiconductor wafer, characterized in that it comprises a part and the protective layer metal structure is provided on said main surface except for said main surface provided, the. 12. 12. The semiconductor wafer according to claim 11, wherein the metal structure extends to an edge of the wafer. 13. 13. The semiconductor wafer of claim 12, wherein said peripheral portion comprises four strips interconnected to create a generally square pattern. 14． 14. The semiconductor wafer according to claim 13, wherein the strip is apart from the scribe line. 15. The plurality of extensions are two of the devices.
Claim 14 including at least one said extent interconnecting two adjacent strips.
Item 9. The semiconductor wafer according to Item 1. 16. 16. The device of claim 15, wherein the flared portion extends over a scribe line shorter than half the length of the scribe line defining one of the devices.
Item 9. The semiconductor wafer according to Item 1. 17． 13. The semiconductor wafer of claim 12, wherein each of said devices includes a first conductivity type body region, and wherein said peripheral portion forms an ohmic contact with said body region. 18. The semiconductor device further includes a contact region of the first conductivity type formed on the wafer along the scribe line, the contact region having a higher doping concentration than the body region, and the peripheral portion having the contact region having the ohmic contact. 18. The semiconductor wafer according to claim 17, wherein said semiconductor wafer is arranged on said contact area so as to form a portion. 19. A method of manufacturing a semiconductor wafer including a plurality of monolithic semiconductor devices, comprising: providing a wafer of semiconductor material; and forming an active area on the wafer for each device, wherein the edge of the device is the edge of the device. Creating an active area defined by orthogonal scribe lines lying between the active areas; and not covering selected areas of the active area and selected areas of contact areas provided along the scribe line. Forming an oxide layer on the wafer, leaving the metal structure on the wafer so as to make ohmic contact between the metal structure and the contact area; A peripheral portion disposed above the contact area where a metal structure extends around the active area of each device; Located on the contact area,
A plurality of divergent portions each spaced apart from each other, the plurality of divergent portions extending beyond the scribe line and interconnecting the peripheral portion of the device, wherein the plurality of divergent portions hold the semiconductor wafer. Creating a metal structure that extends over the edge of each device after being divided into devices. 20. 20. The method of claim 19, wherein said peripheral portion is spaced from said scribe line. 21. 20. The method of claim 19, wherein said metal structure is made simultaneously on said active and said contact areas. 22. 20. The method of claim 19, wherein the metal structure extends to an edge of the semiconductor wafer.