JP2724164B2 - NAND type E 2 PROM and data writing method thereof - Google Patents
NAND type E 2 PROM and data writing method thereofInfo
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，ゲート絶縁膜中に電荷保持部を有する電気
的書替え可能なメモリセルを用いた不揮発性半導体メモ
リ装置（E2PROM）に係り，特にメモリセルを複数個直接
直列接続してNANDセルを構成したE2PROMでのデータ書込
みの方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a nonvolatile semiconductor memory device (E) using an electrically rewritable memory cell having a charge holding portion in a gate insulating film. In particular, the present invention relates to a method of writing data in an E 2 PROM in which a plurality of memory cells are directly connected in series to form a NAND cell.
（従来の技術） E2PROMとして，不揮発性半導体メモリセルを複数個直
列接続してNANDセルを構成したものが，提案されている
（例えば，特願昭62−233944号）。(Prior Art) An E 2 PROM in which a plurality of nonvolatile semiconductor memory cells are connected in series to form a NAND cell has been proposed (for example, Japanese Patent Application No. 62-233944).
第６図は，このようNANDセル方式のE2PROMのメモリア
レイの一部を示す等価回路である。ビット線BL21には選
択ゲートS1を介して，この例では４個のメモリセルM211
〜M214の直列接続により構成されたNANDセルの一端部ド
レインが接続されている。メモリセルは，浮遊ゲートと
制御ゲートを持つMOSトランジスタ構造を有する。ビッ
ト線BL22,BL23,…についても同様である。一つのNANDセ
ルを構成するメモリセルM211〜M214の制御ゲートはそれ
ぞれ別のワード線WL1〜WL4に接続されている。FIG. 6 is an equivalent circuit showing a part of a memory array of such a NAND cell type E 2 PROM. In this example, four memory cells M211 are connected to the bit line BL21 via the selection gate S1.
, To one end of a NAND cell formed by series connection of M214. The memory cell has a MOS transistor structure having a floating gate and a control gate. The same applies to the bit lines BL22, BL23,. The control gates of the memory cells M211 to M214 forming one NAND cell are connected to different word lines WL1 to WL4, respectively.
このE2PROMでは，先ず全メモリセルで浮遊ゲートに電
子を注入する一括消去を行い，その後NANDセルの下方
（ビット線から離れた方）から順次データを書込む。具
体的に説明すれば，消去動作は，全ビット線BL21,BL22,
…をOV（“L"レベル）とし，選択ゲート線SD1,および全
てのワード線WL1〜WL4に昇圧された“H"レベル電位例え
ば20Vを与える。これにより，全てのメモリセルで基板
から浮遊ゲートに電子がトンネルに注入され，しきい値
が正の高い状態（“0"）になる。メモリセルM214に“1"
を書込む場合は，ビット線BL21を昇圧された“H"レベル
例えば20Vとし，選択ゲート線SD1,ワード線WL1〜WL3を
同様に20Vとし，選択ワード線WL4に“L"レベルとして0V
を与える。これにより，ビット線BL21の電位は選択ゲー
トS1およびメモリセルM211〜M213のチャネルを通ってメ
モリセルM214のドレインまで伝達され，メモリセルM214
でドレインと浮遊ゲート間に高電圧がかかり，浮遊ゲー
トから電子が放出されて，しきい値の低い“1"状態にな
る。次にメモリセルM213に“1"を書込むには，ビット線
BL21,選択ゲート線SD1,ワード線WL1,WL2に20Vを与え，
選択ワード線WL3とその下の既に書込みが行われた位置
のワード線WL4を0Vとする。これにより，メモリセルM21
3において先の場合と同様に浮遊ゲートとドレイン間に
高電圧がかかり，電子放出により“1"書込みが行われ
る。既に書込みが行われているメモリセルM214では，ビ
ット線の電位がドレインまで伝達されず，制御ゲート
“L"レベルであるから，書込みや消去は生じない。以下
同様にして,NANDセルの下の方から順次書込みを行う。In this E 2 PROM, first, batch erase is performed by injecting electrons into the floating gate in all memory cells, and then data is sequentially written from below the NAND cell (the one away from the bit line). More specifically, the erase operation is performed on all bit lines BL21, BL22,
Are set to OV (“L” level), and a boosted “H” level potential, for example, 20 V, is applied to the select gate line SD1 and all the word lines WL1 to WL4. As a result, in all the memory cells, electrons are injected into the tunnel from the substrate to the floating gate, and the threshold value becomes a high positive state (“0”). “1” in memory cell M214
Is written, the bit line BL21 is set to a boosted “H” level, for example, 20V, the selected gate line SD1, the word lines WL1 to WL3 are set to 20V, and the selected word line WL4 is set to 0V as the “L” level.
give. Thereby, the potential of the bit line BL21 is transmitted to the drain of the memory cell M214 through the select gate S1 and the channel of the memory cells M211 to M213, and the memory cell M214
As a result, a high voltage is applied between the drain and the floating gate, electrons are emitted from the floating gate, and the state becomes a low threshold "1". Next, to write “1” to the memory cell M213,
Apply 20V to BL21, select gate line SD1, word lines WL1 and WL2,
The selected word line WL3 and the word line WL4 thereunder at the position where the writing has already been performed are set to 0V. Thereby, the memory cell M21
At 3, a high voltage is applied between the floating gate and the drain as in the previous case, and "1" writing is performed by electron emission. In the memory cell M214 to which writing has already been performed, the potential of the bit line is not transmitted to the drain, and since the control gate is at the “L” level, writing or erasing does not occur. In the same manner, writing is sequentially performed from the lower part of the NAND cell.
ところで以上の書込み動作において，同じワード線で
駆動される他のNANDセルでの誤書込みがあってはならな
い。例えば，メモリセルM213に書込みを行う場合，ワー
ド線WL3が0Vとなるから，この同じワード線WL3に沿う他
のメモリセルM223,M233,M243の制御ゲートも0Vとなる。
従ってこれらのメモリセルのデータを書替えないために
は，非選択のビット線BL22〜BL24を0Vとすればよい。し
かしながら，この様な電位関係にすると，他のワード線
WL1,WL2が20Vであるため，これらのワード線に沿う非選
択のメモリセルM221,M22,…は消去モードになり、過消
去が行われて誤動作の原因となる。これを回避するに
は，非選択のビット線BL22,BL23,…に中間電位例えば10
Vを印加することが考えられる。これにより，非選択のN
ANDセル内のメモリセルは，消去モードの電界が小さい
状態（第７図（ａ））または書込みモードの電界が小さ
い状態（第７図（ｂ））のいずれかになる。これらはい
わば半選択状態であり，誤書込みや過消去は一応防止さ
れる。By the way, in the above write operation, there should be no erroneous write in other NAND cells driven by the same word line. For example, when writing to the memory cell M213, since the word line WL3 is at 0V, the control gates of the other memory cells M223, M233, M243 along the same word line WL3 are also at 0V.
Therefore, in order not to rewrite the data of these memory cells, the unselected bit lines BL22 to BL24 may be set to 0V. However, with such a potential relationship, other word lines
Since WL1 and WL2 are at 20 V, the unselected memory cells M221, M22,... Along these word lines are in the erase mode, and are over-erased, causing a malfunction. In order to avoid this, an intermediate potential, for example, 10 V is applied to the unselected bit lines BL22, BL23,.
It is conceivable to apply V. This allows unselected N
The memory cells in the AND cell are in either the state where the electric field in the erase mode is small (FIG. 7A) or the state where the electric field in the write mode is small (FIG. 7B). These are so-called semi-selected states, and erroneous writing and over-erasing are temporarily prevented.
しかしながら，この様な半選択状態のストレスが多数
回かかると，しきい値が次第に変化して誤動作を生じる
危険が大きい。例えば,1NANDセルが８個のメモリセルに
より構成され,1ワード線に1024個のメモリセルがつなが
るメモリアレイを考える。前述のように,NANDセルのビ
ット線から遠い方から順次書込む動作を全ビットについ
て行うと,1ワード線につながるメモリセルを１ビットず
つ1024回書き込んだとき，この1024回の書込みでメモリ
セルは1023回のストレスを受ける。但し選択されたワー
ド線では，“1"書込みモードの半選択状態のストレスで
あり，これよりビット線側の未選択のワード線に沿うも
のは消去モードの半選択状態状態のストレスである。最
悪の場合は，最も最後に書込みが行われるメモリセルで
あり,1023×１＋1024×７＝8191回の半選択消去状態の
ストレスを受ける。これはE2PROMの信頼性を損う原因と
なる。However, when the stress in such a semi-selected state is applied many times, the threshold value gradually changes, and there is a high risk of malfunction. For example, consider a memory array in which one NAND cell is composed of eight memory cells and 1024 memory cells are connected to one word line. As described above, when all the bits are sequentially written from the farthest side from the NAND cell bit line, if the memory cell connected to one word line is written 1024 times one bit at a time, the memory cell Is stressed 1023 times. However, in the selected word line, the stress is in the half-selected state in the "1" write mode, and the stress along the unselected word line on the bit line side is the stress in the half-selected state in the erase mode. In the worst case, the memory cell to which writing is performed last is subjected to 1023 × 1 + 1024 × 7 = 8191 times the stress of the half-select erase state. This causes the reliability of the E 2 PROM to be impaired.
（発明が解決しようとする課題） 以上のように従来のNANDセル方式のE2PROMでは，その
書込み動作から，半選択状態のストレスを受け，誤動作
を生じ易いという問題があった。(Problems to be Solved by the Invention) As described above, the conventional NAND cell type E 2 PROM has a problem that a half-selection state stress is applied to the write operation, and a malfunction easily occurs.
本発明は，この様な問題を解決した,NANDセル方式のE
2PROMのデータ書込みの方法を提供することを目的とす
る。The present invention solves such a problem by using a NAND cell type E.
2 It is intended to provide a method of writing data in PROM.
［発明の構成］ （課題を解決するための手段） 本発明は,NANDセル方式のE2PROMにデータを書込む際
し，選択されたワード線に沿う全てのメモリセルに同時
にデータ書込みを行うことを特徴とする。具体的には例
えば，書込みサイクルをテータラッチ・モードとこれに
引続く書込みモードとに分け，データラッチ・モード
で，各ビット線につながるデータラッチ回路に予め１ワ
ード線分の全データを保持し，その後書込みモードでこ
れらデータラッチ回路の１ワード線分のデータを一斉に
選択ワード線に沿うメモリセルに書込む。[Structure of the Invention] (Means for Solving the Problems) In the present invention, when data is written to a NAND cell type E 2 PROM, data is simultaneously written to all memory cells along a selected word line. It is characterized by the following. Specifically, for example, the write cycle is divided into a data latch mode and a subsequent write mode, and in the data latch mode, all data for one word line is held in advance in a data latch circuit connected to each bit line. Thereafter, in a write mode, data for one word line of these data latch circuits are simultaneously written to memory cells along the selected word line.
（作用） 本発明によれば，書込み動作時,1つのワード線につな
がるメモリセルは全て同時に書込みが行われるため，半
選択状態になるのは，未書込みのワード線に沿うメモリ
セルのうち，データ“0"が与えられたビット線に沿うも
の（即ち消去状態を保つ）メモリセルのみであり，これ
は１ワード線の選択につき１回しかない。半選択状態に
なる回数が多いメモリセルは平均的にみて，最後に選択
されるワード線に沿うもののなかにあるが，それでも例
えば８メモリセルで1NANDセルを構成した場合，最大限
で半選択状態になるのは８回である。従って本発明によ
れば，信頼性の高いE2PROM動作が可能になる。(Operation) According to the present invention, at the time of a write operation, all the memory cells connected to one word line are written at the same time, so that the half-selected state is only one of the memory cells along the unwritten word line. There are only memory cells along the bit line to which data "0" is applied (that is, keep the erased state), and there is only one memory cell per word line selection. On average, the memory cells that are frequently in the half-selected state are among those along the word line that is selected last. However, if, for example, one memory cell is composed of eight memory cells, the maximum half-selected state is obtained. 8 times. Therefore, according to the present invention, a highly reliable E 2 PROM operation becomes possible.
（実施例） 以下，本発明の実施例を説明する。(Example) Hereinafter, an example of the present invention will be described.
第１図は，本発明の一実施例のE2PROMの要部構成を示
す等価回路である。ここではメモリアレイ１は,8個のメ
モリセルからなるNANDセルを1024個ワード線方向に配列
したセクターと，これを折返した形のセクターとから構
成される８×1024×２＝16,384ビットを示している。メ
モリセルはこの実施例では，浮遊ゲートと制御ゲートを
有するMOSトランジスタ構造の不揮発性メモリセルであ
る。各NANDセルは，一端部のドレインが選択ゲートを介
してビット線BL1,BL2,…に接続され，他端部のソースは
選択ゲートを介して接地電位に接続されている。横方向
に並ぶ1024個のメモリセルの制御ゲートは，共通にワー
ド線WL（WL1,WL2,…）に接続されている。ワード線WL
は，ロウ・デコーダ２により選択される。各ビット線BL
（BL1,BL2,…）には，データラッチ回路３（31,32,…）
が設けられ，これらデータラッチ回路３の出力がビット
線ブースタ４（41,42,…）を介してンビット線に与えら
れるようになっている。５は入出力（I/O）回路,6は書
込み制御回路である。図では，各ビット線BLに設けられ
るセンスアンプは省略してある。FIG. 1 is an equivalent circuit showing a main configuration of an E 2 PROM according to one embodiment of the present invention. Here, the memory array 1 has 8 × 1024 × 2 = 16,384 bits composed of a sector in which 1024 NAND cells composed of eight memory cells are arranged in the word line direction and a sector obtained by folding the sector. ing. In this embodiment, the memory cell is a nonvolatile memory cell having a MOS transistor structure having a floating gate and a control gate. In each NAND cell, a drain at one end is connected to bit lines BL1, BL2,... Via a selection gate, and a source at the other end is connected to ground potential via a selection gate. The control gates of the 1024 memory cells arranged in the horizontal direction are commonly connected to word lines WL (WL1, WL2,...). Word line WL
Is selected by the row decoder 2. Each bit line BL
(BL1, BL2, ...), the data latch circuit 3 (3 1, 3 2, ...)
Is provided, the output of the data latch circuit 3 is adapted to be applied to Nbitto line via a bit line booster 4 (4 1, 4 2, ...). 5 is an input / output (I / O) circuit, and 6 is a write control circuit. In the figure, the sense amplifier provided for each bit line BL is omitted.
第２図は，第１図のデータラッチ回路３およびビット
線ブースタ４の部分をより具体的に示している。また第
３図（ａ）（ｂ）は，データ書込み動作時の各信号およ
びノード電位を示すタイミング図である。これらの図を
参照して，この実施例での書込み動作を次に説明する。
なお，データ書込み動作に先だって,1ブロックの全メモ
リセルにつき一括消去を行うことは，従来と同様であ
る。FIG. 2 shows the data latch circuit 3 and the bit line booster 4 of FIG. 1 more specifically. FIGS. 3 (a) and 3 (b) are timing charts showing signals and node potentials during a data write operation. With reference to these figures, the write operation in this embodiment will be described below.
Note that, prior to the data write operation, batch erasing of all memory cells in one block is the same as in the conventional case.
書込みサイクルは第３図に示すように，データラッチ
・モードと書込みモードの２段階に分けられる。データ
ラッチ・モードでは，書込みイネーブル信号▲▼を
トグルさせることにより,1024個のデータをデータラッ
チ回路３にラッチする。第３図では，この1024個のデー
タが“1",“0",“1",“0",…の場合（図ではこれを反転
した信号I/Oとして，“0",“1",“0",“1",…が示され
ている）場合を示している。即ち，第３図（ａ）に示す
ように，最初に▲▼が“L"レベルになることによ
り，データ“0"がデータラッチ回路31に入り，その出力
ノードN1は5Vになる。次に▲▼が“L"レベルになる
と，データ“1"が次のデータラッチ回路32に入り，その
出力ノードN2が0Vとなる。以下同様にして各データラッ
チ回路３に順次データがラッチされていく。そして,102
4個のデータがラッチされた後，書込み信号WRが“L"レ
ベルになって書込みモードに入る。書込みモードに入る
と，内部昇圧回路（図示せず）からのプログラム電位Vp
pが出力され，リングオシレータ（図示せず）が働いて
発振出力RINGが得られ，これらがビット線ブースタ４を
駆動する。即ち“H"レベル出力のノードN1,N3…につな
がるビット線ブースタ41,43,が働いてビット線BL1,BL3,
…にVpp＝20Vを出力する。“L"レベルの出力のノードN
2,N4,…につながるビット線ブースタ42,44,…は働か
ず，これらに対応するビット線BL2,BL4,…では中間電位
発生回路（第２図のMOSFET−Q1）のみが働いて，ビット
線に中間電位10Vを出す。一方第３図（ｂ）に示すよう
に，書込みモードになると必要な選択ゲート線SD1を20
V,他の選択ゲート線SD2を0Vとし，選択ワード線WL8を0
V,残りのワード線WL1〜WL7を20Vとする。The write cycle is divided into two stages, a data latch mode and a write mode, as shown in FIG. In the data latch mode, 1024 data are latched in the data latch circuit 3 by toggling the write enable signal ▼. In FIG. 3, when the 1024 pieces of data are “1”, “0”, “1”, “0”,... (In the figure, “0”, “1” , “0”, “1”,...) Are shown. That is, as shown in FIG. 3 (a), by first become ▲ ▼ the "L" level, data "0" is entered in the data latch circuit 3 1, the output node N 1 becomes to 5V. Then ▲ ▼ becomes "L" level, data "1" enters the next data latch circuit 3 2, the output node N 2 becomes 0V. Hereinafter, data is sequentially latched by each data latch circuit 3 in the same manner. And 102
After the four data are latched, the write signal WR goes to "L" level and enters the write mode. In the write mode, the program voltage Vp from the internal booster circuit (not shown)
p is output and a ring oscillator (not shown) operates to obtain an oscillation output RING, which drives the bit line booster 4. That is, the bit line boosters 4 1 and 4 3 connected to the nodes N 1 , N 3, ...
... outputs Vpp = 20V. “N” level output node N
The bit line boosters 4 2 , 4 4 ,... Connected to 2, N 4 ,... Do not work, and only the intermediate potential generating circuit (MOSFET-Q 1 in FIG. 2) works on the corresponding bit lines BL 2, BL 4,. Output an intermediate potential of 10 V to the bit line. On the other hand, as shown in FIG.
V, the other select gate line SD2 is set to 0V, and the selected word line WL8 is set to 0.
V, and the remaining word lines WL1 to WL7 are set to 20V.
これにより，選択ワード線WL8に沿う1024個のメモリ
セルにおいて，ドレインにビット線からのデータ電位20
Vまたは10Vが，制御ゲートに0Vが与えられたことにな
り，データ“1"または“0"が一斉に書込まれる。即ちい
まの場合，メモリセルM81では浮遊ゲートから電子放出
が起り，データ“1"が書き込まれる。メモリセルM82で
は，ドレインに中間電位が与えられているため,1回の書
込み時間2msec程度では浮遊ゲートからの電子放出はほ
とんどなく，消去状態“0"を保つ。As a result, in 1024 memory cells along the selected word line WL8, the data potential 20 from the bit line is applied to the drain.
When V or 10 V is applied to the control gate, 0 V is applied, and data “1” or “0” is simultaneously written. That is, in this case, in the memory cell M81, electrons are emitted from the floating gate, and data "1" is written. In the memory cell M82, since an intermediate potential is applied to the drain, there is almost no electron emission from the floating gate in one write time of about 2 msec, and the erase state "0" is maintained.
以下同様にして，ワード線WL7,WL8,…の順に選択し
て，各ワード線毎に1024ビットのデータを書き込んで行
く。Similarly, word lines WL7, WL8,... Are selected in this order, and 1024-bit data is written for each word line.
こうしてこの実施例によれば,1ワード線分1024ビット
のデータ書込みを同時に行うことにより，半選択状態に
なる回数を従来の書込み法に比べて大きく減少させるこ
とができ，半選択状態のストレスに起因する誤動作を防
止することができる。Thus, according to this embodiment, by simultaneously writing 1024 bits of data for one word line, the number of times of half-selection can be greatly reduced as compared with the conventional writing method, and the stress of half-selection can be reduced. The resulting malfunction can be prevented.
上記実施例では，外部信号である書込みイネーブル信
号▲▼のトグルによりデータラッチを行うようにし
たが，これは内部回路により行うようにしてもよい。In the above embodiment, the data latch is performed by the toggle of the write enable signal ▼, which is an external signal, but this may be performed by an internal circuit.
第４図は，アドレス制御回路７によりデータラッチ回
路３の制御を行うようにした実施例を説明する等価回路
である。第５図は，この方式を用いた場合の書込みサイ
クルを示すタイミング図である。FIG. 4 is an equivalent circuit illustrating an embodiment in which the data latch circuit 3 is controlled by the address control circuit 7. FIG. 5 is a timing chart showing a write cycle when this method is used.
この実施例では，書込みサイクルの初期に書込みイネ
ーブル信号▲▼が“L"レベルになるデータラッチ・
モードと，引続き書込みイネーブル信号▲▼が“H"
レベルになってデータが書き込まれる書込みモードとが
ある。先ず，データラッチ回路の全てにデータ“1"をラ
ッチする。データ“1"は，例えば,I/OパッドからI/O回
路５を経由して全てのデータラッチ回路に与えられる。
この後，▲▼が“L"レベルになると，アドレスによ
り指定されたカラムのデータラッチ回路のみ，データ
“0"がラッチされる。データ“0"は，例えば,I/Oパッド
からI/O回路５を経由してアドレスにより指定されたカ
ラムのデータリッチ回路に与えられる。アドレスは例え
ば,20m secでセンスされる。“0",“1",“0",“1",…と
いうデータを書くためには，メモリセルM81のカラムア
ドレス,M83のカラムアドレス，…,M1023のカラムアドレ
スを与え，これらに対応するデータラッチ回路に“0"を
ラッチする。アドレスが与えられないデータラッチ回路
は全て“1"に保持される。そして書込みイネーブル信号
▲▼が“H"レベルになって書込みモードになり，先
の実施例と同様にして１ワード線分のデータが同時にメ
モリセルに書き込まれる。In this embodiment, at the beginning of the write cycle, the data latch
Mode and the write enable signal ▲ ▼ continues to be “H”
There is a write mode in which data is written at a level. First, data "1" is latched in all the data latch circuits. The data “1” is supplied to all data latch circuits from the I / O pad via the I / O circuit 5, for example.
Thereafter, when ▲ becomes “L” level, data “0” is latched only in the data latch circuit of the column specified by the address. The data “0” is supplied, for example, from the I / O pad to the data rich circuit of the column specified by the address via the I / O circuit 5. The address is sensed at, for example, 20 msec. In order to write the data “0”, “1”, “0”, “1”,..., The column address of the memory cell M81, the column address of M83,. Latch “0” to the data latch circuit. All data latch circuits to which no address is given are held at "1". Then, the write enable signal ▼ changes to “H” level to enter the write mode, and the data for one word line is simultaneously written to the memory cells as in the previous embodiment.
この実施例によっても，先の実施例と同様に効果が得
られることは明らかである。It is apparent that this embodiment can provide the same effects as the previous embodiment.
［発明の効果］ 以上述べたように本発明によれば,NANDセル方式のE2P
ROMのデータ書込みを１ワード線について同時に行うこ
とにより，半選択状態のストレスを大きく軽減し,E2PRO
Mの信頼性向上を図ることができる。[Effect of the Invention] As described above, according to the present invention, the E 2 P
By simultaneously writing data to the ROM for one word line, the stress in the half-selected state is greatly reduced, and the E 2 PRO
The reliability of M can be improved.
第１図は本発明の一実施例を説明するためのE2PROM要部
構成を示す図，第２図はその一部の具体的構成を示す
図，第３図（ａ）（ｂ）はこの実施例の書込み動作を説
明するためのタイミング図，第４図は他の実施例を説明
するためのE2PROM要部構成を示す図，第５図はその書込
み動作を説明するためのタイミング図，第６図はNANDセ
ル方式のE2PROMセルアレイを示す図，第７図（ａ）
（ｂ）は書込み時の半選択状態のメモリセルの電位関係
を示す図である。 １……メモリセルアレイ,2……ロウ・デコーダ,3……デ
ータラッチ回路,4……ビット線ブースタ,6……書込み制
御回路,7……アドレス制御回路,M11,M12,……M1024……
メモリセル,BL1,BL2,……,BL1024……ビット線,WL1,WL
2,……,WL8……ワード線。FIG. 1 is a diagram showing a configuration of a main part of an E 2 PROM for explaining an embodiment of the present invention, FIG. 2 is a diagram showing a specific configuration of a part thereof, and FIGS. FIG. 4 is a timing chart for explaining a write operation of this embodiment, FIG. 4 is a diagram showing a configuration of a main part of an E 2 PROM for explaining another embodiment, and FIG. 5 is a timing for explaining the write operation. FIG, FIG. 6 is a diagram showing the E 2 PROM array of NAND cell type, FIG. 7 (a)
FIG. 3B is a diagram showing a potential relationship of a memory cell in a half-selected state at the time of writing. 1 ... memory cell array, 2 ... row decoder, 3 ... data latch circuit, 4 ... bit line booster, 6 ... write control circuit, 7 ... address control circuit, M11, M12, ... M1024 ...
Memory cell, BL1, BL2,…, BL1024… bit line, WL1, WL
2, ……, WL8 …… Word line.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 千葉 昌彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭58−56285（ＪＰ，Ａ) 特開 昭62−155568（ＪＰ，Ａ) 特開 昭61−182698（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Yoshihisa Iwata 1 Toshiba-cho, Komukai-ku, Kawasaki-shi, Kanagawa Prefecture Inside Toshiba Research Institute, Inc. (72) Inventor Masahiko Chiba 1 Toshiba-cho, Komukai-shi, Kawasaki-shi, Kanagawa Address: Toshiba Research Institute, Inc. (72) Inventor: Tomoharu Tanaka 1 Toshiba, Komukai Toshiba-cho, Saitama-ku, Kawasaki City, Kanagawa Prefecture (56) Reference: JP-A-58-56285 (JP, A) 62-155568 (JP, A) JP-A 61-182698 (JP, A)
Claims (4)
し、各列の複数のメモリセルが直列接続されて複数のNA
NDセルを構成するメモリセルアレイと、 各列のNANDセルに１本ずつ接続される複数のビット線
と、 前記複数のNANDセルに跨がって各行の複数のメモリセル
に１本ずつ接続される複数のワード線と、 前記複数のビット線に対応して設けられ、第１データ又
は前記第１データとは異なる第２データをラッチする複
数のデータラッチ回路と、 前記複数のビット線に対応して設けられる複数のブース
タとを具備し、 各ブースタは、各ブースタに対応するデータラッチ回路
にラッチされたデータに応じて、各ブースタに対応する
ビット線に所定電位を印加することを特徴とするNAND型
E2PROM。A plurality of memory cells arranged in a matrix, wherein a plurality of memory cells in each column are connected in series to form a plurality of memory cells;
A memory cell array constituting an ND cell, a plurality of bit lines connected one by one to the NAND cells in each column, and a plurality of bit lines connected one by one to a plurality of memory cells in each row across the plurality of NAND cells A plurality of word lines; a plurality of data latch circuits provided corresponding to the plurality of bit lines, for latching first data or second data different from the first data; A plurality of boosters provided for each booster, wherein each booster applies a predetermined potential to a bit line corresponding to each booster in accordance with data latched in a data latch circuit corresponding to each booster. NAND type
E 2 PROM.
し、各列の複数のメモリセルが直列接続されて複数のNA
NDセルを構成するメモリセルアレイと、各列のNANDセル
に１本ずつ接続される複数のビット線と、前記複数のNA
NDセルに跨がって各行の複数のメモリセルに１本ずつ接
続される複数のワード線とを有するNAND型E2PROMのデー
タ書き込み方法において、 前記複数のNANDセルの前記複数のメモリセルの全てに第
１データを書き込む第１ステップと、 前記複数のビット線に対応して設けられた複数のデータ
ラッチ回路に前記第１データ又は前記第１データとは異
なる第２データをラッチする第２ステップと、 前記第２ステップの後、前記複数のワード線のうち選択
されたワード線に第１電位、前記複数のワード線のうち
非選択のワード線に第２電位を印加すると共に、前記複
数のビット線に対応して設けられた複数のブースタを用
いて、前記複数のビット線のうち前記第２データがラッ
チされたデータラッチ回路に対応するビット線に第３電
位、前記複数のビット線のうち前記第１データがラッチ
されたデータラッチ回路に対応するビット線に前記第１
電位又は前記第１電位と前記第３電位の中間電位を印加
し、前記選択されたワード線に接続されるメモリセルで
あって前記第２データがラッチされたデータラッチ回路
に対応するビット線に接続されるメモリセルに前記第２
データを同時に書き込む第３ステップとを具備し、 前記第１ステップの後、前記第２ステップと前記第３ス
テップが繰り返して行われ、かつ、ソース側に接続され
るメモリセルからビット線側に接続されるメモリセルに
向かって順次前記第２データが書き込まれることを特徴
とするNAND型E2PROMのデータ書き込み方法。A plurality of memory cells arranged in a matrix, wherein a plurality of memory cells in each column are connected in series to form a plurality of memory cells;
A memory cell array constituting an ND cell; a plurality of bit lines connected one by one to the NAND cells in each column;
In a data writing method for a NAND type E 2 PROM having a plurality of word lines connected one by one to a plurality of memory cells in each row over an ND cell, a method of writing data of the plurality of memory cells of the plurality of NAND cells A first step of writing the first data to all, and a second step of latching the first data or second data different from the first data in a plurality of data latch circuits provided corresponding to the plurality of bit lines. And after the second step, applying a first potential to a selected one of the plurality of word lines and applying a second potential to a non-selected one of the plurality of word lines. A plurality of boosters provided corresponding to the bit lines, a third potential among the plurality of bit lines corresponding to a data latch circuit in which the second data is latched; Wherein the bit lines corresponding to the data latch circuit to which the first data is latched out of the line first
A potential or an intermediate potential between the first potential and the third potential is applied to a memory cell connected to the selected word line and to a bit line corresponding to a data latch circuit in which the second data is latched. The second connected memory cell
And a third step of simultaneously writing data. After the first step, the second step and the third step are repeatedly performed, and the memory cell connected to the source side is connected to the bit line side. A data writing method for a NAND-type E 2 PROM, wherein the second data is sequentially written to memory cells to be written.
し、各列の複数のメモリセルが直列接続されて複数のNA
NDセルを構成するメモリセルアレイと、各列のNANDセル
に１本ずつ接続される複数のビット線と、前記複数のNA
NDセルに跨がって各行の複数のメモリセルに１本ずつ接
続される複数のワード線とを有するNAND型E2PROMのデー
タ書き込み方法において、 前記複数のNANDセルの前記複数のメモリセルの全てに第
１データを書き込む第１ステップと、 前記複数のビット線に対応して設けられた複数のデータ
ラッチ回路の全てに前記第１データ又は前記第１データ
とは異なる第２データをラッチした後、アドレスにより
指定された列のビット線に対応するデータラッチ回路の
データを前記第２データ又は前記第１データに変更する
第２ステップと、 前記第２ステップの後、前記複数のワード線のうち選択
されたワード線に第１電位、前記複数のワード線のうち
非選択のワード線に第２電位を印加すると共に、前記複
数のビット線に対応して設けられた複数のブースタを用
いて、前記複数のビット線のうち前記第２データがラッ
チされたデータラッチ回路に対応するビット線に第３電
位、前記複数のビット線のうち前記第１データがラッチ
されたデータラッチ回路に対応するビット線に前記第１
電位又は前記第１電位と前記第３電位の中間電位を印加
し、前記選択されたワード線に接続されるメモリセルで
あって前記第２データがラッチされたデータラッチ回路
に対応するビット線に接続されるメモリセルに前記第２
データを同時に書き込む第３ステップとを具備し、 前記第１ステップの後、前記第２ステップと前記第３ス
テップが繰り返して行われ、かつ、ソース側に接続され
るメモリセルからビット線側に接続されるメモリセルに
向かって順次前記第２データが書き込まれることを特徴
とするNAND型E2PROMのデータ書き込み方法。A plurality of memory cells arranged in a matrix, wherein a plurality of memory cells in each column are connected in series to form a plurality of memory cells;
A memory cell array constituting an ND cell; a plurality of bit lines connected one by one to the NAND cells in each column;
In a data writing method for a NAND type E 2 PROM having a plurality of word lines connected one by one to a plurality of memory cells in each row over an ND cell, a method of writing data of the plurality of memory cells of the plurality of NAND cells A first step of writing the first data to all, and the first data or the second data different from the first data is latched in all of the plurality of data latch circuits provided corresponding to the plurality of bit lines. A second step of changing data of a data latch circuit corresponding to a bit line of a column specified by an address to the second data or the first data; and, after the second step, A first potential is applied to a selected word line, a second potential is applied to an unselected word line among the plurality of word lines, and a plurality of booths are provided corresponding to the plurality of bit lines. A third potential is applied to a bit line corresponding to a data latch circuit in which the second data is latched out of the plurality of bit lines, and a data latch circuit in which the first data is latched out of the plurality of bit lines. To the bit line corresponding to
A potential or an intermediate potential between the first potential and the third potential is applied to a memory cell connected to the selected word line and to a bit line corresponding to a data latch circuit in which the second data is latched. The second connected memory cell
And a third step of simultaneously writing data. After the first step, the second step and the third step are repeatedly performed, and the memory cell connected to the source side is connected to the bit line side. A data writing method for a NAND-type E 2 PROM, wherein the second data is sequentially written to memory cells to be written.
の書き込みは、前記複数のNANDセルの前記複数のメモリ
セルの全ての浮遊ゲートに電子を注入する動作であり、
前記第３ステップにおける前記第２データの書き込み
は、前記選択されたワード線に接続されるメモリセルで
あって前記第２データがラッチされたデータラッチ回路
に対応するビット線に接続されるメモリセルの浮遊ゲー
トから電子を放出する動作であり、前記第２電位は、前
記第１電位よりも高く、前記第３電位は、前記第１電位
よりも高いことを特徴とする請求項２又は３記載のNAND
型E2PROMのデータ書き込み方法。4. The writing of the first data in the first step is an operation of injecting electrons into all floating gates of the plurality of memory cells of the plurality of NAND cells,
In the writing of the second data in the third step, a memory cell connected to the selected word line and connected to a bit line corresponding to a data latch circuit in which the second data is latched 4. An operation of discharging electrons from the floating gate of claim 2, wherein the second potential is higher than the first potential, and the third potential is higher than the first potential. NAND
Data writing method for type E 2 PROM.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457688A JP2724164B2 (en) | 1988-08-05 | 1988-08-05 | NAND type E 2 PROM and data writing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19457688A JP2724164B2 (en) | 1988-08-05 | 1988-08-05 | NAND type E 2 PROM and data writing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244599A JPH0244599A (en) | 1990-02-14 |
| JP2724164B2 true JP2724164B2 (en) | 1998-03-09 |
Family
ID=16326835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19457688A Expired - Lifetime JP2724164B2 (en) | 1988-08-05 | 1988-08-05 | NAND type E 2 PROM and data writing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724164B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950000273B1 (en) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | Non-volatile semiconductor memory device and optimal write method |
| US5592415A (en) | 1992-07-06 | 1997-01-07 | Hitachi, Ltd. | Non-volatile semiconductor memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856285A (en) * | 1981-09-29 | 1983-04-02 | Fujitsu Ltd | Semiconductor storage device |
| JPS62155568A (en) * | 1985-12-27 | 1987-07-10 | Nec Corp | Nonvolatile semiconductor memory device |
-
1988
- 1988-08-05 JP JP19457688A patent/JP2724164B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244599A (en) | 1990-02-14 |
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Legal Events
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