JPS5856285A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To accelerate the writing to a memory, by latching once all words or 2 words belonging to a word line to a latching circuit and then writing these words all at once. CONSTITUTION:The writing voltage is supplied to a memory 10, and at the same time writing addresses A0-A7 and column addresses A8-A10 are supplied to a row decoder 2 and a column decoder 8. The word lines of memory cells M0- M7 are energized, and the words which are supplied succesively from a data bus 3 are latched to a latching circuit 11 in response to the successive output of the decoder 8 and the latch clock CE. Then 8 words are written all at once. In such way, the writing can be acclerated.

Description

【発明の詳細な説明】 本発明はローアドレス及びカラムアドレスを用めて柑込
みデータをメモリセルに書込むその書込み速度の高速化
を図つ／こ半導体記憶装置に関する、。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device that uses row addresses and column addresses to increase the writing speed of data in memory cells.

圧挿発性の半導体記憶装置として、Ｆ　Ａ　Ｍ　Ｏ８形
式のＥＦＲＯＭが用いられている。このＥＰＲＯＭは一
般にフローティングゲート等の電荷トラップ領域をＭＯ
８型ｌ・ランジスタのゲート絶縁膜中に形成したもので
ある。このメモリの構成は第１図に示す如きものである
。このメモリ（１）−の書込みは書込み用電圧（第２図
の（２−１）参照）の給電後例えば、８ビツトから成る
ローアドレスがローデコーダ（２）へ供給され（第２図
の（２−２）参照）２５６本の行線（ワード線）のうち
の１本を附勢する。この附勢によって、所定数のメモリ
セル例えば（Ｍ。）・・・（Ｍ７）のワード線が一斉に
附勢される一方、データバス（３）からの−ワード分の
データが書込みデータ入力回路（４）へ供給され（第２
図の（２−３）　）、そのデータは書込みパルス（ＰＧ
Ｍ）（第２図の（２−５）参照）により婁込みデータ入
力回路（４）からマルチプレクツ（５）を介して所定の
メモリセルへ供給されてメモリ（１）への書込みが行な
われる。ト■、マルチプレクツ（５）は、例えば３ビツ
トカラムアドレス（第２図の（２−２）参照）をデコー
ドするカラムデコーダ（６）の出力に」―述の如き制御
が行なわれる。首た、この時、出力バッファ（７１ｉＪ
、チップエネーブル（ＣＥ）（第２図の（２−４）参照
）によって動作されない。FAMO8 type EFROM is used as a pressure-insertion type semiconductor memory device. This EPROM generally uses a charge trapping region such as a floating gate as an MO.
This is formed in the gate insulating film of an 8-type L transistor. The structure of this memory is as shown in FIG. For writing to the memory (1)-, after supplying the write voltage (see (2-1) in Figure 2), for example, a row address consisting of 8 bits is supplied to the row decoder (2) (see (2-1) in Figure 2). (See 2-2)) Activate one of the 256 row lines (word lines). By this energization, the word lines of a predetermined number of memory cells, for example (M.)...(M7), are energized all at once, while -words of data from the data bus (3) are transferred to the write data input circuit. (4) (second
(2-3) in the figure, the data is written by the write pulse (PG
M) (see (2-5) in FIG. 2), the data is supplied from the read-in data input circuit (4) to a predetermined memory cell via the multiplexer (5), and writing to the memory (1) is performed. . The multiplexer (5) is controlled as described above on the output of the column decoder (6) that decodes, for example, a 3-bit column address (see (2-2) in FIG. 2). At this time, the output buffer (71iJ
, is not activated by chip enable (CE) (see (2-4) in FIG. 2).

」−記書込みには、第２図の（２−５）に示す如き時間
ｔｐ１ｎ　　を要する。このような時間を要する１′込
みは成るワード線が１Ｉｆ１ｖ！Ｊｊ−されている間に
このワード線に属するワードがあってもそれとは無関係
に上記成るワード線をワード毎に改めて附勢して行なわ
れている。従って、メモリ容量が増大すると、上述のよ
うなワード単位毎の書込みでは、メモリへの書込み時間
の増大が避けられないことになる。”- writing requires time tp1n as shown in (2-5) in FIG. The word line that takes such a long time to complete is 1If1v! Even if there is a word belonging to this word line during Jj-, the above-mentioned word line is reenergized for each word, regardless of that word. Therefore, as the memory capacity increases, writing in units of words as described above inevitably increases the writing time to the memory.

本発明は上述のような実情に鑑みて創案されたもので、
その目的はワード線に属するワードを可能な限り一まと
めてこれを一斉にメモリへ書込むことにより、従来のワ
ード毎の書込みから生ずる書込みの低速性を可及的に解
決し、書込みを高速化したメモリを提供することにある
。The present invention was created in view of the above-mentioned circumstances.
The purpose of this is to write as many words belonging to a word line as possible to the memory all at once, thereby solving the slow writing speed caused by conventional writing word by word as much as possible and speeding up writing. The goal is to provide memory that is

以下、添付図面を参照しながら、本発明の−・実施例を
説明する。Embodiments of the present invention will be described below with reference to the accompanying drawings.

第３図は本発明の実施例を示す。第３Ｎに示される半導
体記憶装置（メモリ）００は第１図に示すメモリ（１）
の書込みデータ入力１川路（４）の出力を一時保持回路
例えばラッチ回路ＯＤに接続し、このラッチ回路αＤの
動作をカラムデコーダ（６）の出力及びチップエネーブ
ル（ラッチクロック）（ＣＦ　）の制御の下に置きつ＼
その出力を各メモリ士ル、例えば（Ｍ　　）・・・（Ｍ
７）へ接続したことにその特徴部分を有する。ラッチ回
路ａＯは上記例示では６４ビツトをラッチし得るように
構成されている。捷だカラムデコーダ（６）には、書込
みアドレスのうちの３ピツ）（Ａ８）へ（Ａ１０）カラ
ムアドレスが順次に供給され、これに対応する出力がラ
ッチ回路ａＯの内の順次の８ビットを指定するように構
成されている。FIG. 3 shows an embodiment of the invention. The semiconductor storage device (memory) 00 shown in No. 3N is the memory (1) shown in FIG.
The output of the write data input 1 channel (4) is connected to a temporary holding circuit, for example, a latch circuit OD, and the operation of this latch circuit αD is controlled by the output of the column decoder (6) and the chip enable (latch clock) (CF). Place it under the
The output is sent to each memory, for example (M)...(M
7) is characterized by its connection to 7). In the above example, the latch circuit aO is configured to be able to latch 64 bits. The column address (3 bits) (A8) and (A10) of the write address are sequentially supplied to the twisted column decoder (6), and the corresponding output outputs the sequential 8 bits of the latch circuit aO. configured to specify.

次に、上述のような特徴部分を令して構成される本発明
メモリの動作を説明する。Next, the operation of the memory of the present invention constructed by ordering the above-mentioned characteristic parts will be explained.

第４図の（４−１，）に示すような癲込み用電圧がメモ
リ０υへ供給されると共に第４図の（４−２）に示され
るような書込みアト１／ス（ローアドレス（Ａ　　）〜
（Ａ７）及びカラムアドレス（Ａ　　）〜（Ａｌｏ））
がローデコーダ（２）及びカラムデコーダ（６）へ供給
される。（Ａ８）〜（Ａｌｏ）は順次に８つの組合わせ
で供給される。A write voltage as shown in (4-1,) in FIG. 4 is supplied to the memory 0υ, and a write address (low address (A )~
(A7) and column address (A) to (Alo))
is supplied to the row decoder (2) and column decoder (6). (A8) to (Alo) are sequentially supplied in eight combinations.

従って、メモリセル（Ｍｏ）〜（Ｍ７）は「１−デコー
ダ（２）の出力によって指定されるワード線（上記例で
は、２５６本のうちの１本のワード線）が附勢される。Therefore, in the memory cells (Mo) to (M7), the word line (in the above example, one word line out of 256) specified by the output of the "1-decoder (2)" is activated.

これと同時に、データバス（３）から順次に供給される
８つの８ビツトワード（第４図の（４−３）参照）がカ
ラムデコーダ（６）の順次の出力及びＣＥ（ラッチクロ
ック）（第４図の（４−４）参照）に応答してラッチ回
路（１１）の順次に指定される位置にラッチされていく
。At the same time, eight 8-bit words (see (4-3) in Figure 4) sequentially supplied from the data bus (3) are sequentially output from the column decoder (6) and CE (latch clock) (fourth (see (4-4) in the figure), the signals are latched into sequentially designated positions of the latch circuit (11).

８つのワードがラッチ回路０１）にラッチされてし唸っ
た後に供給される書込みパルス（ＰＧＭ）（第４図の（
４−５）参照）に応答（７てこれらワードは上述の如く
附勢されているワード線に属する各ワード位置に一斉に
書込まれる。この書込みに要する時間は上述した各ワー
ド毎の書込み時間（ｔｐｗ）と同じである。従って、従
来のメモリでは８ワードの書込みに要していた時間が８
ｔｐｖであったのが、本発明によれば、ｔｐｗ　で済む
こととなり、書込み時間は−に起倒では１／８となり、
書込みの高速性が格段に向上する。このようなメリット
はメモリ容量が増大すればするほど顕著になる。The write pulse (PGM) supplied after the eight words have been latched into the latch circuit 01 (see Figure 4)
(see 4-5)), these words are written all at once to each word position belonging to the energized word line as described above.The time required for this writing is equal to the writing time for each word described above. (tpw). Therefore, the time required to write 8 words in conventional memory is 8
According to the present invention, instead of tpv, only tpw can be used, and the writing time is reduced to 1/8 when raised and lowered.
Writing speed is significantly improved. These advantages become more pronounced as the memory capacity increases.

上記実施例においては、ワード線に属する全ワードを一
斉に書込む場合について説明したが、書込みデータ入力
回路（４）からの適宜なワード数つまり上記全ワードを
適宜に分割したワードの各々をｌ１ｎ４次に一斉に書込
むように構成してもよい。In the above embodiment, a case has been described in which all words belonging to a word line are written at the same time. Next, it may be configured to write all at once.

以」−の説明から明らかなように本発明によれば、ワー
ド線に属するワード全部又はそれ以下２ワ一ド以上を一
旦ラッチ回路にラッチし、それらワードをメモリに一斉
に書込む」：うにしているから、メモリへの上記ワード
数のワードの１、込み時間が大幅に短縮さｔｌ、メモリ
への書込みが高速化され得る。As is clear from the explanation below, according to the present invention, all words belonging to a word line or two or more words below are once latched into a latch circuit, and these words are written into the memory all at once. Since the number of words written in the memory is 1, the writing time to the memory can be greatly reduced, and the writing to the memory can be made faster.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来メモリの構成を示す図、第２図は第１図メ
モリの動作を説明するｆ、　、ｖ）の信号波形図、第３
図は本発明メモリの構成を示す図、第４図１、第３図メ
モリの動作を示す信号波形図である。 図中、θ〔は半纏体記憶装置Ｒ（メモリ）、（２）はロ
ーデコーダ、（６）はカラムデコーダ、（４）は書込み
データ入力回路、（Ｍｏ’）〜（Ｍ７）はメモリセル、
αυは一時保持回路である。 特許出願人　富士通株式会社Fig. 1 is a diagram showing the configuration of a conventional memory, Fig. 2 is a signal waveform diagram of f, , v) explaining the operation of the memory shown in Fig. 1, and Fig. 3 is a diagram showing the configuration of a conventional memory.
The figures are diagrams showing the structure of the memory of the present invention, and FIGS. 4 and 3 are signal waveform diagrams showing the operation of the memory. In the figure, θ[ is a semi-integrated storage device R (memory), (2) is a row decoder, (6) is a column decoder, (4) is a write data input circuit, (Mo') to (M7) are memory cells,
αυ is a temporary holding circuit. Patent applicant Fujitsu Limited

Claims (2)

【特許請求の範囲】[Claims] （１）　　ローデコーダの出力で指定されるワード線に
接続されるメモリセルを一斉に附勢］−、カラムデコー
ダの出力によって指定される上記ワード線に接続される
メモリセルへ書込みデータ入力回路からの書込み単位デ
ータを書込むメモリにおいて、上記書込みデータ入力回
路に、」二記書込み単位データを超える書込みデータを
一時貯える一時保持回路を接続し、上記カラムデコーダ
の出力の制御の下に上記書込みデータ入力回路からの書
込み単位データを上記一時保持回路に順次に貯えた後そ
のデータを上記ローデコーダの出力で指定されるワード
線に接続されたメモリセルに書込むように構成１〜たこ
とを特徴とする半導体記憶装置。(1) All memory cells connected to the word line specified by the output of the row decoder are energized]-, from the write data input circuit to the memory cells connected to the word line specified by the output of the column decoder. In the memory for writing write unit data, a temporary holding circuit for temporarily storing write data exceeding the write unit data is connected to the write data input circuit, and the write data is stored under the control of the output of the column decoder. The present invention is characterized in that the write unit data from the input circuit is sequentially stored in the temporary holding circuit, and then the data is written into a memory cell connected to a word line designated by the output of the row decoder. A semiconductor storage device. （２）上記一時保持回路の容量を上記ワード線に接続さ
れるメモリセルに書込まれる全書込み単位データ分の容
量としたことを特徴とする特許ｎｈ求の範囲第１項記載
の半導体記憶装置。(2) The semiconductor memory device according to item 1 of the scope of the patent application, characterized in that the capacity of the temporary holding circuit is the capacity for all write unit data written to the memory cells connected to the word line. .