JP2724134B2 - サンプル・ホールド回路 - Google Patents
サンプル・ホールド回路Info
- Publication number
- JP2724134B2 JP2724134B2 JP8201530A JP20153096A JP2724134B2 JP 2724134 B2 JP2724134 B2 JP 2724134B2 JP 8201530 A JP8201530 A JP 8201530A JP 20153096 A JP20153096 A JP 20153096A JP 2724134 B2 JP2724134 B2 JP 2724134B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transistors
- sample
- differential pair
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はサンプル・ホールド
回路に係り、特にモノリシックＩＣ化に適したサンプル
・ホールド回路に関する。 【０００２】 【従来の技術】従来のサンプル・ホールド回路は図３に
示すように、２つのトランジスタQ13，Q14をエミッタ接
続し、一方に入力を入れ、他方をダイオード接続にし
て、定電流源（ＩＡ／２）に接続する方式が、バイポー
ラモノリシックＩＣ用として使用されていた。これは例
えばアイ・エス・エス・シー・シー，論文集，テー エ
ッチ ピー エム １４．１（１９８３年）１７８頁か
ら１７９頁 （ＩＳＳＣＣ， Digest of Technical
Papers，ＴＨＰＭ１４．１，pp１７８−１７９（１９８
３））で論じられている。この方式は、入力がトランジ
スタのベースであり、ダイオードブリッジを用いる方法
に比べて入カインピーダンスが高く、回路が簡単という
特徴がある。 【０００３】 【発明が解決しようとする課題】上記従来技術は、ダイ
オード接続されたトランジス夕Q14の負荷として定電流
源が必要であり、この定電流源にはpnpトランジスタを
使用ぜざるを得ない。しかし、モノリシックIC化した場
合、高速のpnpトランジスタが得られず、サンプルホー
ルド回路の高速化の障害となっていた。 【０００４】本発明は高速化の障害となっているpnpト
ランジスタなどの素子を用いず、バイポーラモノリシッ
クICに適した高速のサンプル・ホールド回路を開発にと
もないなされたものである。 【０００５】本願発明に先立って本願発明者等は、サン
プル状態モードとホールド状態モードを有する高速のサ
ンプル・ホールド回路として、ホールド状態モードの時
に入カトランジスタQ1とそれと対となるダイオード接続
の出力トランジスタQ2とに流れる電流を遮断することに
よって、ホールド用コンデンサへの電流の出入を無くす
方式を検討した。しかし、この方式ではホールド状態モ
ードの時に入カトランジスタQ1と出力トランジスタQ2と
はともに非導通状態ではあるが、各トランジスタQ1、ト
ランジスタQ2のベース・エミッタ端子間には寄生容量が
存在するために、この寄生容量を介して入カ信号の一部
がホールド用コンデンサに伝播すると言う問題が本願発
明者等の検討により明かとされた。 【０００６】すなわち、ホールド状態モードでありなが
ら入力の一部が出力に現われるあるいは、入力信号に応
じて出力信号が変化してしまういわゆる “フィールド
スルーエラー" が発生し、サンプル・ホールド回路の精
度を低減するという間題である。 【０００７】従って本願発明の目的は、このようなフィ
ールドスルーエラーを低減することの可能なサンプル・
ホールド回路を提供することにある。 【０００８】 【課題を解決するための手段】上記目的は、ホールド状
態モードにおいて、入カトランジスタ(Q1)と出力トラン
ジスタ(Q2)の共通エミッタ端子のインピーダンスを制御
手段(Q8)によって低くすることにより、達成される。 【０００９】 【作用】ホールド状態モードにおいて、制御手段(Q8)に
よって入カトランジスタ(Q1)と出力トランジスタ(Q2)の
共通エミッタ端子のインピーダンスを低くすることによ
り、入力端子(IN)から供給され入カトランジスタのベー
ス・エミッタ間寄生容量を介して伝播される信号は、入
カトランジスタ(Q1)と出力トランジスタ(Q2)の共通エミ
ッタ端子の制御手段(Q8)の低インピーダンスで減衰され
るので、ホールド用コンデンサまでの伝播信号量を十分
低減することが可能となる。 【００１０】 【実施例】以下、図面を用いて、本発明の実施例による
フィールドスルーエラーを防止したサンプルホールド回
路を説明する。 【００１１】図1はサンプル・ホールド回路の入カトラ
ンジスタQ1と出力トランジスタQ2の共通エミッタを、ホ
ールド状態モードの時に、低インピーダンスとする制御
回路Q8を付加したものである。 【００１２】同図において、まずサンプル状態モードで
は、制御信号である正相クロックCLKが“H”レベル, 逆
相クロック／CLKが“L”レベルであり、Q4,Q6が“オ
ン”、一方Q5,Q7が“オフ”の状態になる。このとき、Q
1とQ2には電流が流れ、両トランジスタのべース・エミ
ッタ間電圧VBEはほぼ等しいことから、ホールド用コン
デンサCHの電圧は入力電圧にほぼ等しくなる。また、こ
の時、Q6にはI1なる電流が流れ抵抗R2には、R2・I1なる
電圧降下が生じる。従って、Vcc−R2・I1を入力電圧VIN
より低くしておけば、制御回路のエミッタフォロワトラ
ンジスタQ8は非導通となる。この時、電流I2がQ1, Q2に
IEに加算して流れることにするが、I2≪IEに選べばI2は
無視できるし、それ以外はI 2を考慮してIEの値を選定
できるので、入力信号への影響はない。 【００１３】次に、ホールド状態モードでは、制御信号
である正相クロックCLKが“L"レベル, 逆相クロック／C
LKが‘H"レベルとなり、 Q4,Q6が‘オフ''、 Q5,Q7が
“オン" とする。この時、制御回路のエミッタフォロワ
トランジスタQ8が導通状態となるので、Q1, Q2, Q8のエ
ミッタ電位はVcc−VBEとなり、入力電圧およびホールド
用コンデンサの電圧よりも高い値に保持されるため、Q
1,Q2は非導通となる。従って、制御回路のエミッタフォ
ロワトランジスタQ8が導通状態となっており、この時、
Q8のエミッタのインピーダンスZeは次式で与えられる。 【００１４】 【数１】 【００１５】ここでｇｍ＝ｑＩ2／ＫＴで表わされ、β
はQ8の電流増幅率である。 【００１６】例えばI2=100μA, β=100, R2=1kΩとす
るとZeは約270Ωとなる。 【００１７】従って、“オフ"状態であるQ1のべースエ
ミッタ間の容量を介して伝播された入力信号はこの共通
エミッタ端子の低インピーダンスZeにより大幅に減衰し
てから、Q2のべース・エミッタ間を介してホールド用コ
ンデンサCHに伝わり、サンプル・ホールド回路の出力電
圧を変動させることが無くなる。尚、図１の実施例で
は、正相クロック、逆相クロックがQ2の寄生容量を介し
てホールド状態モードの時にホールド用コンデンサに直
接伝わらないように配慮したもので、Q4とQ7のべース電
位は正相クロックCLK 、逆相クロック／CLK のハイレベ
ルとローレベルとの中間レベルVBによって設定されてい
る。 【００１８】次に更に別の実施例を図２に示す。同図の
実施例が図１の実施例と異なるのは、Q1,Q2とQ4,Q5との
接続形態と、 Q4,Q5、Q6,Q7へ正相クロックCLK 、逆相
クロック／CLK の信号供給形態のみであり、ホールド状
態モード時の制御回路のエミッタフォロワトランジスタ
Q8の導通による、Q1,Q2の共通エミッタの低インピーダ
ンス化の動作は全く同一である。 【００１９】これらの実施例によれば、簡単な制御回路
のエミッタフォロワトランジスタを付加するだけで、サ
ンプル・ホールド回路のホールド状態モードにおける入
力信号のホールド用コンデンサへの漏洩を低減でき、高
精度化の効果がある。 【００２０】 【発明の効果】以上述べた如く、本発明によればフィー
ルドスルーエラーを低減することの可能なサンプル・ホ
ールド回路を提供することができる。
回路に係り、特にモノリシックＩＣ化に適したサンプル
・ホールド回路に関する。 【０００２】 【従来の技術】従来のサンプル・ホールド回路は図３に
示すように、２つのトランジスタQ13，Q14をエミッタ接
続し、一方に入力を入れ、他方をダイオード接続にし
て、定電流源（ＩＡ／２）に接続する方式が、バイポー
ラモノリシックＩＣ用として使用されていた。これは例
えばアイ・エス・エス・シー・シー，論文集，テー エ
ッチ ピー エム １４．１（１９８３年）１７８頁か
ら１７９頁 （ＩＳＳＣＣ， Digest of Technical
Papers，ＴＨＰＭ１４．１，pp１７８−１７９（１９８
３））で論じられている。この方式は、入力がトランジ
スタのベースであり、ダイオードブリッジを用いる方法
に比べて入カインピーダンスが高く、回路が簡単という
特徴がある。 【０００３】 【発明が解決しようとする課題】上記従来技術は、ダイ
オード接続されたトランジス夕Q14の負荷として定電流
源が必要であり、この定電流源にはpnpトランジスタを
使用ぜざるを得ない。しかし、モノリシックIC化した場
合、高速のpnpトランジスタが得られず、サンプルホー
ルド回路の高速化の障害となっていた。 【０００４】本発明は高速化の障害となっているpnpト
ランジスタなどの素子を用いず、バイポーラモノリシッ
クICに適した高速のサンプル・ホールド回路を開発にと
もないなされたものである。 【０００５】本願発明に先立って本願発明者等は、サン
プル状態モードとホールド状態モードを有する高速のサ
ンプル・ホールド回路として、ホールド状態モードの時
に入カトランジスタQ1とそれと対となるダイオード接続
の出力トランジスタQ2とに流れる電流を遮断することに
よって、ホールド用コンデンサへの電流の出入を無くす
方式を検討した。しかし、この方式ではホールド状態モ
ードの時に入カトランジスタQ1と出力トランジスタQ2と
はともに非導通状態ではあるが、各トランジスタQ1、ト
ランジスタQ2のベース・エミッタ端子間には寄生容量が
存在するために、この寄生容量を介して入カ信号の一部
がホールド用コンデンサに伝播すると言う問題が本願発
明者等の検討により明かとされた。 【０００６】すなわち、ホールド状態モードでありなが
ら入力の一部が出力に現われるあるいは、入力信号に応
じて出力信号が変化してしまういわゆる “フィールド
スルーエラー" が発生し、サンプル・ホールド回路の精
度を低減するという間題である。 【０００７】従って本願発明の目的は、このようなフィ
ールドスルーエラーを低減することの可能なサンプル・
ホールド回路を提供することにある。 【０００８】 【課題を解決するための手段】上記目的は、ホールド状
態モードにおいて、入カトランジスタ(Q1)と出力トラン
ジスタ(Q2)の共通エミッタ端子のインピーダンスを制御
手段(Q8)によって低くすることにより、達成される。 【０００９】 【作用】ホールド状態モードにおいて、制御手段(Q8)に
よって入カトランジスタ(Q1)と出力トランジスタ(Q2)の
共通エミッタ端子のインピーダンスを低くすることによ
り、入力端子(IN)から供給され入カトランジスタのベー
ス・エミッタ間寄生容量を介して伝播される信号は、入
カトランジスタ(Q1)と出力トランジスタ(Q2)の共通エミ
ッタ端子の制御手段(Q8)の低インピーダンスで減衰され
るので、ホールド用コンデンサまでの伝播信号量を十分
低減することが可能となる。 【００１０】 【実施例】以下、図面を用いて、本発明の実施例による
フィールドスルーエラーを防止したサンプルホールド回
路を説明する。 【００１１】図1はサンプル・ホールド回路の入カトラ
ンジスタQ1と出力トランジスタQ2の共通エミッタを、ホ
ールド状態モードの時に、低インピーダンスとする制御
回路Q8を付加したものである。 【００１２】同図において、まずサンプル状態モードで
は、制御信号である正相クロックCLKが“H”レベル, 逆
相クロック／CLKが“L”レベルであり、Q4,Q6が“オ
ン”、一方Q5,Q7が“オフ”の状態になる。このとき、Q
1とQ2には電流が流れ、両トランジスタのべース・エミ
ッタ間電圧VBEはほぼ等しいことから、ホールド用コン
デンサCHの電圧は入力電圧にほぼ等しくなる。また、こ
の時、Q6にはI1なる電流が流れ抵抗R2には、R2・I1なる
電圧降下が生じる。従って、Vcc−R2・I1を入力電圧VIN
より低くしておけば、制御回路のエミッタフォロワトラ
ンジスタQ8は非導通となる。この時、電流I2がQ1, Q2に
IEに加算して流れることにするが、I2≪IEに選べばI2は
無視できるし、それ以外はI 2を考慮してIEの値を選定
できるので、入力信号への影響はない。 【００１３】次に、ホールド状態モードでは、制御信号
である正相クロックCLKが“L"レベル, 逆相クロック／C
LKが‘H"レベルとなり、 Q4,Q6が‘オフ''、 Q5,Q7が
“オン" とする。この時、制御回路のエミッタフォロワ
トランジスタQ8が導通状態となるので、Q1, Q2, Q8のエ
ミッタ電位はVcc−VBEとなり、入力電圧およびホールド
用コンデンサの電圧よりも高い値に保持されるため、Q
1,Q2は非導通となる。従って、制御回路のエミッタフォ
ロワトランジスタQ8が導通状態となっており、この時、
Q8のエミッタのインピーダンスZeは次式で与えられる。 【００１４】 【数１】 【００１５】ここでｇｍ＝ｑＩ2／ＫＴで表わされ、β
はQ8の電流増幅率である。 【００１６】例えばI2=100μA, β=100, R2=1kΩとす
るとZeは約270Ωとなる。 【００１７】従って、“オフ"状態であるQ1のべースエ
ミッタ間の容量を介して伝播された入力信号はこの共通
エミッタ端子の低インピーダンスZeにより大幅に減衰し
てから、Q2のべース・エミッタ間を介してホールド用コ
ンデンサCHに伝わり、サンプル・ホールド回路の出力電
圧を変動させることが無くなる。尚、図１の実施例で
は、正相クロック、逆相クロックがQ2の寄生容量を介し
てホールド状態モードの時にホールド用コンデンサに直
接伝わらないように配慮したもので、Q4とQ7のべース電
位は正相クロックCLK 、逆相クロック／CLK のハイレベ
ルとローレベルとの中間レベルVBによって設定されてい
る。 【００１８】次に更に別の実施例を図２に示す。同図の
実施例が図１の実施例と異なるのは、Q1,Q2とQ4,Q5との
接続形態と、 Q4,Q5、Q6,Q7へ正相クロックCLK 、逆相
クロック／CLK の信号供給形態のみであり、ホールド状
態モード時の制御回路のエミッタフォロワトランジスタ
Q8の導通による、Q1,Q2の共通エミッタの低インピーダ
ンス化の動作は全く同一である。 【００１９】これらの実施例によれば、簡単な制御回路
のエミッタフォロワトランジスタを付加するだけで、サ
ンプル・ホールド回路のホールド状態モードにおける入
力信号のホールド用コンデンサへの漏洩を低減でき、高
精度化の効果がある。 【００２０】 【発明の効果】以上述べた如く、本発明によればフィー
ルドスルーエラーを低減することの可能なサンプル・ホ
ールド回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第1の実施例によるサンプル・ホール
ド回路を示す図。 【図２】本発明の第２の実施例によるサンプル・ホール
ド回路を示す図。 【図３】従来の例を示す図。 【符号の説明】 Q1・・・入カトランジスタ、Q2・・・出力トランジス
夕、R1・・・負荷抵抗、Q4, Q5・・、スイッチトランジ
スタ、CH・・・ホールド用コンデンサ、10・・・バッフ
ァ回路。
ド回路を示す図。 【図２】本発明の第２の実施例によるサンプル・ホール
ド回路を示す図。 【図３】従来の例を示す図。 【符号の説明】 Q1・・・入カトランジスタ、Q2・・・出力トランジス
夕、R1・・・負荷抵抗、Q4, Q5・・、スイッチトランジ
スタ、CH・・・ホールド用コンデンサ、10・・・バッフ
ァ回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 清水 敏彦
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 禰寝 義人
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 麻殖生 健二
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
Claims (1)
- (57)【特許請求の範囲】 １．ベースに入力信号が入力される第１のトランジスタ
と、該第１のトランジスタのエミッタとエミッタが相互
接続された第２のトランジスタとからなる第１の差動対
トランジスタ、 上記第１の差動対トランジスタの上記第２のトランジス
タのコレクタにエミッタが接続された第３のトランジス
タと該第３のトランジスタのコレクタおよびベースと動
作電位点との間に接続された第１の抵抗とからなる負荷
回路と、 上記第１の差動対トランジスタの上記第２のトランジス
タの上記コレクタに接続されたコンデンサと、 エミッタが相互接続され、制御信号によって差動的に導
通状態と非導通状態とされる第４のトランジスタと第５
のトランジスタとからなり、該第４と該第５のトランジ
スタの一方のトランジスタのコレクタが上記第１の差動
対トランジスタの上記第１と上記第２のトランジスタの
上記相互接続された上記エミッタと接続された第２の差
動対トランジスタと、 上記第２の差動対トランジスタの上記第４と上記第５の
トランジスタの上記相互接続された上記エミッタに接続
された電流源とを具備してなり、 上記コンデンサの出力信号を上記第２のトランジスタの
ベースに帰還せしめるように構成され、 上記制御信号によって上記第２の差動対トランジスタの
上記第４と上記第５のトランジスタの上記一方のトラン
ジスタを導通状態とせしめ上記第４と上記第５のトラン
ジスタの他方のトランジスタを非導通状態とせしめるこ
とにより、上記第１のトランジスタの上記ベースに入力
される上記入力信号に対応した電圧を上記コンデンサに
供給するサンプル状態モードと、上記制御信号によって
上記第２の差動対トランジスタの上記第４と上記第５の
トランジスタの上記一方のトランジスタを非導通状態と
せしめ上記第４と上記第５のトランジスタの他方のトラ
ンジスタを導通状態とせしめることにより、上記サンプ
ル状態モードにて上記コンデンサに供給された上記電圧
を保持するホールド状態モードとを実行する如く構成さ
れたサンプル・ホールド回路であって、 上記ホールド状態モードにおいて、上記制御信号に応答
することにより上記第１の差動対トランジスタの上記第
１と上記第２のトランジスタの上記相互接続された上記
エミッタを低インピーダンスとする制御手段ををさらに
具備することを特徴とするサンプル・ホールド回路。 ２．上記制御手段は、ベースが上記制御信号に応答し、
エミッタが上記第１の差動対トランジスタの上記第１と
上記第２のトランジスタの上記相互接続された上記エミ
ッタに接続されたエミッタフォロワトランジスタを含
み、 上記ホールド状態モードにおいて、上記制御信号に応答
して上記第２の差動対トランジスタの上記第４と上記第
５のトランジスタの上記一方のトランジスタが非導通状
態とされる際に、上記制御手段の上記エミッタフォロワ
トランジスタは上記制御信号に応答して導通状態に制御
されることを特徴とする請求項１に記載のサンプル・ホ
ールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201530A JP2724134B2 (ja) | 1996-07-31 | 1996-07-31 | サンプル・ホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201530A JP2724134B2 (ja) | 1996-07-31 | 1996-07-31 | サンプル・ホールド回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62212821A Division JP2585285B2 (ja) | 1987-08-28 | 1987-08-28 | サンプル・ホ−ルド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339694A JPH08339694A (ja) | 1996-12-24 |
| JP2724134B2 true JP2724134B2 (ja) | 1998-03-09 |
Family
ID=16442580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8201530A Expired - Fee Related JP2724134B2 (ja) | 1996-07-31 | 1996-07-31 | サンプル・ホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724134B2 (ja) |
-
1996
- 1996-07-31 JP JP8201530A patent/JP2724134B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08339694A (ja) | 1996-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890004500A (ko) | 출력버퍼 | |
| US4939393A (en) | ECL to TTL/CMOS translator using a single power supply | |
| KR0136875B1 (ko) | 전압-전류 변환기 | |
| JP3110502B2 (ja) | カレント・ミラー回路 | |
| JPH02892B2 (ja) | ||
| JP2724134B2 (ja) | サンプル・ホールド回路 | |
| US6323683B1 (en) | Low distortion logic level translator | |
| JP3178716B2 (ja) | 最大値出力回路及び最小値出力回路並びに最大値最小値出力回路 | |
| JP2508488B2 (ja) | バッファ回路 | |
| JPH0226815B2 (ja) | ||
| JPH04127703A (ja) | 演算増幅回路 | |
| JPH0615299Y2 (ja) | 定電流源回路 | |
| JP3103104B2 (ja) | バッファ回路 | |
| JP2782350B2 (ja) | 低歪電流源 | |
| JP2001237676A (ja) | ヒステリシスコンパレータ | |
| JP2586601B2 (ja) | カレントミラー回路 | |
| JP2585285B2 (ja) | サンプル・ホ−ルド回路 | |
| JPH0472410B2 (ja) | ||
| JPH04230120A (ja) | 差動ｅｃｌバス３状態検出受信機 | |
| JPH0246093Y2 (ja) | ||
| JP3018486B2 (ja) | バイアス回路 | |
| JPH01157119A (ja) | 半導体回路 | |
| JPS63117504A (ja) | トランジスタ差動増幅回路 | |
| JP2596151B2 (ja) | 電圧比較器 | |
| JP2528809B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |