JPH08161222A - プロセッサ及びそのプログラム作成方法 - Google Patents
プロセッサ及びそのプログラム作成方法Info
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- JPH08161222A JPH08161222A JP30098694A JP30098694A JPH08161222A JP H08161222 A JPH08161222 A JP H08161222A JP 30098694 A JP30098694 A JP 30098694A JP 30098694 A JP30098694 A JP 30098694A JP H08161222 A JPH08161222 A JP H08161222A
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- Japan
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- ram
- instruction code
- instruction
- external ram
- external
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Abstract
(57)【要約】
【目的】必要な処理速度に応じて外部RAMアクセス方
法を選択可能にする。 【構成】実効アドレス演算部30の演算結果によりアク
セス対象が内部又は外部のRAMとなる第1モードの命
令コードと、命令コード自体が外部RAMに対するアク
セスであることを示し且つその命令コードの前ステップ
で外部RAMアクセスアドレスが指定される第2モード
の命令コードとを有する。制御部20は、命令コードの
解読結果が第1モードのRAM読み出し命令であり且つ
実効アドレス演算部30の演算結果が外部RAMのアド
レス範囲内である場合に、プログラムカウンタ13の動
作及び命令コードの解読動作をウェイトサイクルレジス
タ25に設定されたシステムクロックサイクル数Wだけ
遅延させ、命令コードの解読結果が第2モードのRAM
読み出し命令である場合且つW−2が正の場合に、プロ
グラムカウンタ13の動作及び命令コードの解読動作を
システムクロックサイクル数W−2だけ遅延させる。
法を選択可能にする。 【構成】実効アドレス演算部30の演算結果によりアク
セス対象が内部又は外部のRAMとなる第1モードの命
令コードと、命令コード自体が外部RAMに対するアク
セスであることを示し且つその命令コードの前ステップ
で外部RAMアクセスアドレスが指定される第2モード
の命令コードとを有する。制御部20は、命令コードの
解読結果が第1モードのRAM読み出し命令であり且つ
実効アドレス演算部30の演算結果が外部RAMのアド
レス範囲内である場合に、プログラムカウンタ13の動
作及び命令コードの解読動作をウェイトサイクルレジス
タ25に設定されたシステムクロックサイクル数Wだけ
遅延させ、命令コードの解読結果が第2モードのRAM
読み出し命令である場合且つW−2が正の場合に、プロ
グラムカウンタ13の動作及び命令コードの解読動作を
システムクロックサイクル数W−2だけ遅延させる。
Description
【0001】
【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサやマイクロプロセッサ等のプロセッサ及びそのプ
ログラム作成方法に関する。
セッサやマイクロプロセッサ等のプロセッサ及びそのプ
ログラム作成方法に関する。
【0002】
【従来の技術】例えばDSPでは、プログラム用ROM
とデータ用RAM(内部RAM)とが内蔵されている。
内部RAMは、動作が高速であるが記憶容量が例えば1
Kバイトと少ないので、内部RAMより動作は遅いが記
憶容量が大きい外部RAMが用いられる。
とデータ用RAM(内部RAM)とが内蔵されている。
内部RAMは、動作が高速であるが記憶容量が例えば1
Kバイトと少ないので、内部RAMより動作は遅いが記
憶容量が大きい外部RAMが用いられる。
【0003】外部RAMアクセス方法として、次の2つ
がある。 (1)オペランドアドレスの計算結果(実行アドレス)
が内部RAMの範囲を越えた場合に、外部RAMアクセ
ス処理に移る。外部RAMアクセスに必要な待ち時間、
動作を停止する。 (2)命令コード自体で外部RAMアクセスであること
を識別可能にしておき、外部RAMアクセス命令の前ス
テップで外部RAMアクセスアドレスを予め計算し、命
令コードが外部RAMアクセスであると判定すると、予
め計算していおた外部RAMアクセスアドレスを出力す
る。外部RAMアクセスに待ち時間が必要な場合には、
次のステップの命令を実行する。
がある。 (1)オペランドアドレスの計算結果(実行アドレス)
が内部RAMの範囲を越えた場合に、外部RAMアクセ
ス処理に移る。外部RAMアクセスに必要な待ち時間、
動作を停止する。 (2)命令コード自体で外部RAMアクセスであること
を識別可能にしておき、外部RAMアクセス命令の前ス
テップで外部RAMアクセスアドレスを予め計算し、命
令コードが外部RAMアクセスであると判定すると、予
め計算していおた外部RAMアクセスアドレスを出力す
る。外部RAMアクセスに待ち時間が必要な場合には、
次のステップの命令を実行する。
【0004】(1)の方法は、外部RAMを内部RAM
の単なる拡張として取り扱うことができ、内部RAMと
外部RAMとを区別することなくソフトウエアを作成す
ればよいので、ソフトウエアが簡単になるという長所が
あるが、外部RAMをアクセスする場合に処理が遅くな
るという短所がある。(2)の方法は、高速処理が可能
であるという長所があるが、内部RAMと外部RAMと
を区別してソフトウエアを作成する必要があるので、ソ
フトウエアが複雑になるという短所がある。
の単なる拡張として取り扱うことができ、内部RAMと
外部RAMとを区別することなくソフトウエアを作成す
ればよいので、ソフトウエアが簡単になるという長所が
あるが、外部RAMをアクセスする場合に処理が遅くな
るという短所がある。(2)の方法は、高速処理が可能
であるという長所があるが、内部RAMと外部RAMと
を区別してソフトウエアを作成する必要があるので、ソ
フトウエアが複雑になるという短所がある。
【0005】
【発明が解決しようとする課題】従来のプロセッサは、
(1)と(2)のいずれか一方の方法を採用していたの
で、(2)の方法を採用したプロセッサを用いた場合に
は、処理時間が遅くても問題がない部分についてもソフ
トウエアが複雑になり、(1)の方法を採用したプロセ
ッサを用いた場合には、一部のみ高速処理すれば充分で
あってもそれができないために、プロセッサが適用され
たシステムの性能が低下するという問題があった。
(1)と(2)のいずれか一方の方法を採用していたの
で、(2)の方法を採用したプロセッサを用いた場合に
は、処理時間が遅くても問題がない部分についてもソフ
トウエアが複雑になり、(1)の方法を採用したプロセ
ッサを用いた場合には、一部のみ高速処理すれば充分で
あってもそれができないために、プロセッサが適用され
たシステムの性能が低下するという問題があった。
【0006】本発明の目的は、このような問題点に鑑
み、必要な処理速度に応じて外部RAMアクセス方法を
選択することが可能なプロセッサ及びそのプログラム作
成方法を提供することにある。
み、必要な処理速度に応じて外部RAMアクセス方法を
選択することが可能なプロセッサ及びそのプログラム作
成方法を提供することにある。
【0007】
【課題を解決するための手段及びその作用】第1発明の
プロセッサでは、プログラムカウンタと、プログラムが
格納され、該プログラムカウンタの内容でアドレス指定
されて命令コードが読み出されるプログラムメモリと、
データが読み書きされる内部RAMと、該内部RAM及
び外部RAMに対するアクセスアドレスを演算する実効
アドレス演算部と、該内部RAM及び該外部RAMとの
間でデータが転送されるデータレジスタと、該外部RA
MのアクセスタイムWがシステムクロックサイクルを単
位としてプログラムで設定されるウェイトサイクルレジ
スタと、該プログラムメモリから読み出された命令コー
ドを解読し、その解読結果、該実効アドレス演算部の演
算結果及び該ウェイトサイクルレジスタの内容に基づい
て、該プログラムカウンタ、該実効アドレス演算部及び
該データレジスタの動作を制御し、該命令コードの解読
動作を制御し、かつ、該内部RAM及び該外部RAMに
対する読み書き動作を制御する制御部と、を有し、RA
Mアクセスの命令コードは、該実効アドレス演算部の演
算結果により読み書き動作の対象が該内部RAM又は該
外部RAMとなる第1モードの命令コードと、命令コー
ド自体が該外部RAMに対するアクセスであることを示
し且つその命令コードの前ステップの命令コードで外部
RAMアクセスアドレスが指定される第2モードの命令
コードとを有し、該制御部は、該命令コードの解読結果
が第1モードのRAM読み出し命令であり、かつ、該実
効アドレス演算部の演算結果が該外部RAMのアドレス
範囲内である場合に、該プログラムカウンタの動作及び
該命令コードの解読動作を、該ウェイトサイクルレジス
タに設定されたシステムクロックサイクル数Wだけ遅延
させることにより、該外部RAMから読み出されたデー
タを該データレジスタに保持させ、該命令コードの解読
結果が第2モードのRAM読み出し命令である場合、か
つ、該ウェイトサイクルレジスタに設定されたシステム
クロックサイクル数Wから2を減じた値W−2が正の場
合に、該プログラムカウンタの動作及び該命令コードの
解読動作をシステムクロックサイクル数W−2だけ遅延
させることにより、該外部RAMから読み出されたデー
タを該データレジスタに保持させる。
プロセッサでは、プログラムカウンタと、プログラムが
格納され、該プログラムカウンタの内容でアドレス指定
されて命令コードが読み出されるプログラムメモリと、
データが読み書きされる内部RAMと、該内部RAM及
び外部RAMに対するアクセスアドレスを演算する実効
アドレス演算部と、該内部RAM及び該外部RAMとの
間でデータが転送されるデータレジスタと、該外部RA
MのアクセスタイムWがシステムクロックサイクルを単
位としてプログラムで設定されるウェイトサイクルレジ
スタと、該プログラムメモリから読み出された命令コー
ドを解読し、その解読結果、該実効アドレス演算部の演
算結果及び該ウェイトサイクルレジスタの内容に基づい
て、該プログラムカウンタ、該実効アドレス演算部及び
該データレジスタの動作を制御し、該命令コードの解読
動作を制御し、かつ、該内部RAM及び該外部RAMに
対する読み書き動作を制御する制御部と、を有し、RA
Mアクセスの命令コードは、該実効アドレス演算部の演
算結果により読み書き動作の対象が該内部RAM又は該
外部RAMとなる第1モードの命令コードと、命令コー
ド自体が該外部RAMに対するアクセスであることを示
し且つその命令コードの前ステップの命令コードで外部
RAMアクセスアドレスが指定される第2モードの命令
コードとを有し、該制御部は、該命令コードの解読結果
が第1モードのRAM読み出し命令であり、かつ、該実
効アドレス演算部の演算結果が該外部RAMのアドレス
範囲内である場合に、該プログラムカウンタの動作及び
該命令コードの解読動作を、該ウェイトサイクルレジス
タに設定されたシステムクロックサイクル数Wだけ遅延
させることにより、該外部RAMから読み出されたデー
タを該データレジスタに保持させ、該命令コードの解読
結果が第2モードのRAM読み出し命令である場合、か
つ、該ウェイトサイクルレジスタに設定されたシステム
クロックサイクル数Wから2を減じた値W−2が正の場
合に、該プログラムカウンタの動作及び該命令コードの
解読動作をシステムクロックサイクル数W−2だけ遅延
させることにより、該外部RAMから読み出されたデー
タを該データレジスタに保持させる。
【0008】この第1発明によれば、上記第1と第2の
両モードのRAMアクセスが可能であるので、必要な処
理速度に応じて外部RAMアクセス方法を選択すること
が可能となる。第2発明のプログラム作成方法では、上
記プロセッサを用い、少なくとも高速処理が必要な部分
について、上記第2モードの外部RAM読み出し命令を
使用して上記プログラムメモリに格納されるプログラム
を作成する。
両モードのRAMアクセスが可能であるので、必要な処
理速度に応じて外部RAMアクセス方法を選択すること
が可能となる。第2発明のプログラム作成方法では、上
記プロセッサを用い、少なくとも高速処理が必要な部分
について、上記第2モードの外部RAM読み出し命令を
使用して上記プログラムメモリに格納されるプログラム
を作成する。
【0009】この第2発明によれば、高速処理が必要で
ない部分について内部RAMアクセス命令と同じ形式で
ある第1モードのRAMアクセス命令を使用することに
よりプログラムが簡単になり、かつ、高速処理が必要な
部分について第2モードの外部RAM読み出し命令を使
用することにより高速処理が可能となる。
ない部分について内部RAMアクセス命令と同じ形式で
ある第1モードのRAMアクセス命令を使用することに
よりプログラムが簡単になり、かつ、高速処理が必要な
部分について第2モードの外部RAM読み出し命令を使
用することにより高速処理が可能となる。
【0010】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図2(A)に示す如く、デジタルシグナルプロ
セッサ(DSP)10に外部RAM50が外部アドレス
バスAB及び外部データバスDBを介して接続されてい
る。外部アドレスバスABは、24ビットであるとす
る。DSP10には、外部RAM50よりも高速のRA
M11が内蔵されている。内部RAM11は、記憶容量
が1Kバイトであるとし、そのアドレスを0〜1023
とする。
明する。図2(A)に示す如く、デジタルシグナルプロ
セッサ(DSP)10に外部RAM50が外部アドレス
バスAB及び外部データバスDBを介して接続されてい
る。外部アドレスバスABは、24ビットであるとす
る。DSP10には、外部RAM50よりも高速のRA
M11が内蔵されている。内部RAM11は、記憶容量
が1Kバイトであるとし、そのアドレスを0〜1023
とする。
【0011】DSP10は、基本的な命令として、RA
Mアクセス命令と、レジスタ間演算命令とを有する。R
AMアクセス命令には、内部RAM11又は外部RAM
50からデータを読み出してデータレジスタRにロード
する命令と、レジスタR間の演算結果を内部RAM11
又は外部RAM50に格納する命令とがある。データレ
ジスタRは、実際にはレジスタ群であるが、簡単化のた
めに1つのレジスタとして表し、場合によりR1、R2
と表す。
Mアクセス命令と、レジスタ間演算命令とを有する。R
AMアクセス命令には、内部RAM11又は外部RAM
50からデータを読み出してデータレジスタRにロード
する命令と、レジスタR間の演算結果を内部RAM11
又は外部RAM50に格納する命令とがある。データレ
ジスタRは、実際にはレジスタ群であるが、簡単化のた
めに1つのレジスタとして表し、場合によりR1、R2
と表す。
【0012】DSP10は、上述の(1)及び(2)の
方式のRAMアクセス命令を有しており、以下、(1)
の方式のアクセスモードを第1モード、(2)の方式の
アクセスモードを第2モードと称す。第1モードでは、
14ビットの、オフセットアドレスレジスタOFS1及
び変位レジスタIX1を用い、第2モードでは、24ビ
ットの、オフセットアドレスレジスタOFS2及び変位
レジスタIX2を用いる。
方式のRAMアクセス命令を有しており、以下、(1)
の方式のアクセスモードを第1モード、(2)の方式の
アクセスモードを第2モードと称す。第1モードでは、
14ビットの、オフセットアドレスレジスタOFS1及
び変位レジスタIX1を用い、第2モードでは、24ビ
ットの、オフセットアドレスレジスタOFS2及び変位
レジスタIX2を用いる。
【0013】第1モードにおいて、内部RAM11又は
外部RAM50からデータレジスタRにロードする命令
を、例えば、 ROAD R,#100+IX1 と表す。ここに、#100はオフセットアドレスレジス
タOFS1の内容が値100であることを示す。図2
(B)において、オフセットアドレスレジスタOFS1
と変位レジスタIX1の内容を加算して実効アドレスを
求め、その結果が1023以下であれば内部RAM11
に対するアクセスと判定し、そうでなければ外部RAM
50に対するアクセスと判定する。外部RAM50に対
するアクセスの場合には、加算結果の14ビットの上位
側に、オフセットアドレスレジスタOFS2の上位10
ビットを付加したものを外部RAM50に対するアドレ
スとする。
外部RAM50からデータレジスタRにロードする命令
を、例えば、 ROAD R,#100+IX1 と表す。ここに、#100はオフセットアドレスレジス
タOFS1の内容が値100であることを示す。図2
(B)において、オフセットアドレスレジスタOFS1
と変位レジスタIX1の内容を加算して実効アドレスを
求め、その結果が1023以下であれば内部RAM11
に対するアクセスと判定し、そうでなければ外部RAM
50に対するアクセスと判定する。外部RAM50に対
するアクセスの場合には、加算結果の14ビットの上位
側に、オフセットアドレスレジスタOFS2の上位10
ビットを付加したものを外部RAM50に対するアドレ
スとする。
【0014】第2モードにおいて、外部RAM50から
データレジスタRにロードする命令を、例えば、 INST R1,R2,#100+IX2 LOAD R と2ステップで表す。INSTは任意のレジスタ間演算
命令であり、これに、次のステップのロード命令LOA
D Rに必要なアドレス演算#100+IX2が付加さ
れている。#100はオフセットアドレスレジスタOF
S2の内容が値100であることを示す。実効アドレス
は、図2(C)において、オフセットアドレスレジスタ
OFS2と変位レジスタIX2の内容の加算により求め
られる。第2モードであることは、LOAD Rの命令
コード自体から判定される。
データレジスタRにロードする命令を、例えば、 INST R1,R2,#100+IX2 LOAD R と2ステップで表す。INSTは任意のレジスタ間演算
命令であり、これに、次のステップのロード命令LOA
D Rに必要なアドレス演算#100+IX2が付加さ
れている。#100はオフセットアドレスレジスタOF
S2の内容が値100であることを示す。実効アドレス
は、図2(C)において、オフセットアドレスレジスタ
OFS2と変位レジスタIX2の内容の加算により求め
られる。第2モードであることは、LOAD Rの命令
コード自体から判定される。
【0015】なお、INST R1,R2の替わりに第
1モードのRAMアクセス命令でもよく、さらに、命令
INST R1,R2を除き、#100+IX2のみの
アドレス演算命令であってもよい。また、実効アドレス
の演算は、上記の場合は加算であるが、例えば#100
−IX2の場合は減算であり、一般には加減算である。
1モードのRAMアクセス命令でもよく、さらに、命令
INST R1,R2を除き、#100+IX2のみの
アドレス演算命令であってもよい。また、実効アドレス
の演算は、上記の場合は加算であるが、例えば#100
−IX2の場合は減算であり、一般には加減算である。
【0016】図1は、DSP10の概略構成を示す。ア
ドレスバス、データバス及びコントロールバスを含むバ
スBUSを介して、内部RAM11、データレジスタ
R、演算回路12、プログラムカウンタ13、プログラ
ムROM14、制御部20、第1アドレス計算部30及
び第2アドレス計算部40の間が接続されている。
ドレスバス、データバス及びコントロールバスを含むバ
スBUSを介して、内部RAM11、データレジスタ
R、演算回路12、プログラムカウンタ13、プログラ
ムROM14、制御部20、第1アドレス計算部30及
び第2アドレス計算部40の間が接続されている。
【0017】制御部20は、4段の命令レジスタIR
1、IR1A、IR2及びIR2Aが縦続接続されてお
り、プログラムカウンタ13でアドレス指定された命令
コードがプログラムROM14から読み出されて命令レ
ジスタIR1に保持され、その内容がクロックに同期し
て命令レジスタIR1A、IR2、IR2Aへ順にシフ
トされる。命令レジスタIR1、IR1A及びIR2の
内容はそれぞれデコーダ21、22及び23によりデコ
ードされ、その結果に応じた制御信号が制御回路24で
生成される。デコーダ21は、オペランドアドレス計算
用であり、デコーダ22はその計算結果の出力に対する
制御信号生成用であり、デコーダ23は演算及びデータ
転送用である。命令レジスタIR2Aの内容は、即値デ
ータとして用いられ、その出力端はデータバスに接続さ
れている。
1、IR1A、IR2及びIR2Aが縦続接続されてお
り、プログラムカウンタ13でアドレス指定された命令
コードがプログラムROM14から読み出されて命令レ
ジスタIR1に保持され、その内容がクロックに同期し
て命令レジスタIR1A、IR2、IR2Aへ順にシフ
トされる。命令レジスタIR1、IR1A及びIR2の
内容はそれぞれデコーダ21、22及び23によりデコ
ードされ、その結果に応じた制御信号が制御回路24で
生成される。デコーダ21は、オペランドアドレス計算
用であり、デコーダ22はその計算結果の出力に対する
制御信号生成用であり、デコーダ23は演算及びデータ
転送用である。命令レジスタIR2Aの内容は、即値デ
ータとして用いられ、その出力端はデータバスに接続さ
れている。
【0018】ウェイトサイクルレジスタ25には、外部
RAM50のアクセスタイムがクロックサイクルを単位
として保持される。制御回路24は、外部RAM50に
対するアクセス用待ち時間が必要な場合、ウェイトサイ
クルレジスタ25の内容をダウンカウンタ26にプリセ
ットさせ、同時にRSフリップフロップ27をセット
し、クロックをダウンカウンタ26のクロック入力端に
供給する。零検出回路28は、ダウンカウンタ26の計
数値が0であることを検出すると、RSフリップフロッ
プ27をリセットさせる。制御回路24は、RSフリッ
プフロップ27の反転出力端*Qが低レベルの間、プロ
グラムカウンタ13の動作を停止させ、かつ、命令レジ
スタIR1、IR1A、IR2及びIR2A間のシフト
を停止させる。
RAM50のアクセスタイムがクロックサイクルを単位
として保持される。制御回路24は、外部RAM50に
対するアクセス用待ち時間が必要な場合、ウェイトサイ
クルレジスタ25の内容をダウンカウンタ26にプリセ
ットさせ、同時にRSフリップフロップ27をセット
し、クロックをダウンカウンタ26のクロック入力端に
供給する。零検出回路28は、ダウンカウンタ26の計
数値が0であることを検出すると、RSフリップフロッ
プ27をリセットさせる。制御回路24は、RSフリッ
プフロップ27の反転出力端*Qが低レベルの間、プロ
グラムカウンタ13の動作を停止させ、かつ、命令レジ
スタIR1、IR1A、IR2及びIR2A間のシフト
を停止させる。
【0019】第1アドレス計算部30は、オフセットア
ドレスレジスタOFS1と変位レジスタIX1の内容に
対し加減算器31で演算を行い、その結果が1024以
上であるかどうかをデータ長判定回路32で判定する。
制御回路24は、後述のようにこの判定結果及びデコー
ダ21又は22のデコード結果に応じて、内部RAM1
1又は外部RAM50に対するアクセス制御を行う。加
減算器31の出力は、アドレスバッファレジスタ33を
介してアドレスバス及び第2アドレス計算部40に供給
される。
ドレスレジスタOFS1と変位レジスタIX1の内容に
対し加減算器31で演算を行い、その結果が1024以
上であるかどうかをデータ長判定回路32で判定する。
制御回路24は、後述のようにこの判定結果及びデコー
ダ21又は22のデコード結果に応じて、内部RAM1
1又は外部RAM50に対するアクセス制御を行う。加
減算器31の出力は、アドレスバッファレジスタ33を
介してアドレスバス及び第2アドレス計算部40に供給
される。
【0020】第2アドレス計算部40は、オフセットア
ドレスレジスタOFS2と変位レジスタIX2の内容に
対し加減算器41で演算を行う。加減算器41の上位1
0ビット及び下位14ビットはそれぞれセレクタ42及
び43の一方の入力端に供給され、第2モードの場合に
はこれらが選択され、24ビットアドレスとして外部ア
ドレスバスAB上に取り出される。第1モードでの外部
RAM50に対するアクセスの場合には、アドレスバッ
ファレジスタ33からの14ビットアドレスがセレクタ
43で選択され、オフセットアドレスレジスタOFS2
の上位10ビットがセレクタ42で選択され、この14
ビットの上位側にこの10ビットが付加され、24ビッ
トアドレスとして外部アドレスバスAB上に取り出され
る。バスBUSの内部データバスと、外部データバスD
Bとの間には、データバッファレジスタ44が接続され
ている。
ドレスレジスタOFS2と変位レジスタIX2の内容に
対し加減算器41で演算を行う。加減算器41の上位1
0ビット及び下位14ビットはそれぞれセレクタ42及
び43の一方の入力端に供給され、第2モードの場合に
はこれらが選択され、24ビットアドレスとして外部ア
ドレスバスAB上に取り出される。第1モードでの外部
RAM50に対するアクセスの場合には、アドレスバッ
ファレジスタ33からの14ビットアドレスがセレクタ
43で選択され、オフセットアドレスレジスタOFS2
の上位10ビットがセレクタ42で選択され、この14
ビットの上位側にこの10ビットが付加され、24ビッ
トアドレスとして外部アドレスバスAB上に取り出され
る。バスBUSの内部データバスと、外部データバスD
Bとの間には、データバッファレジスタ44が接続され
ている。
【0021】次に、上記の如く構成された本実施例の各
種動作を、図3〜8に基づいて説明する。図3〜5は第
1モードでの動作を示し、図6〜8は第2モードでの動
作を示す。図3〜8中の斜線は、プログラムROM14
のアドレスaの命令コードに対する処理を示す。図3〜
8中の下部に示す命令アドレス、命令フェッチ、演算、
オペランドアドレス及び転送の動作区分は、命令コード
に応じて選択的なものとなる。すなわち、RAMアクセ
ス(RAMとレジスタとの間の転送)命令の場合には、
命令アドレス、命令フェッチ、オペランドアドレス及び
転送が有効であり、レジスタ間演算命令の場合には、命
令アドレス、命令フェッチ及び演算が有効である。
種動作を、図3〜8に基づいて説明する。図3〜5は第
1モードでの動作を示し、図6〜8は第2モードでの動
作を示す。図3〜8中の斜線は、プログラムROM14
のアドレスaの命令コードに対する処理を示す。図3〜
8中の下部に示す命令アドレス、命令フェッチ、演算、
オペランドアドレス及び転送の動作区分は、命令コード
に応じて選択的なものとなる。すなわち、RAMアクセ
ス(RAMとレジスタとの間の転送)命令の場合には、
命令アドレス、命令フェッチ、オペランドアドレス及び
転送が有効であり、レジスタ間演算命令の場合には、命
令アドレス、命令フェッチ及び演算が有効である。
【0022】システムクロックのエッジ時点t1、t
2、t3、・・・の順に動作を説明する。例えばt3で
の説明は、t3〜t4間の説明を含む。一般に、レジス
タXの内容が、アドレスaの命令コード又はこれに関す
る値になることを、X(a)と表す。また、プログラム
カウンタ13の内容が例えばaになることを、PC=a
で表す。
2、t3、・・・の順に動作を説明する。例えばt3で
の説明は、t3〜t4間の説明を含む。一般に、レジス
タXの内容が、アドレスaの命令コード又はこれに関す
る値になることを、X(a)と表す。また、プログラム
カウンタ13の内容が例えばaになることを、PC=a
で表す。
【0023】[図3]内部RAM11からのデータ読み
出しの場合 (t1)PC=aとなる。 (t3)IR1(a)、PC=a+1となる。デコーダ
21の出力に基づいて制御回路24によりOFS1
(a)、IX1(a)となる。 (t4)IR1A(a)となり、また、OFS1(a)
とIX1(a)との演算結果が加減算器31から出力さ
れる。
出しの場合 (t1)PC=aとなる。 (t3)IR1(a)、PC=a+1となる。デコーダ
21の出力に基づいて制御回路24によりOFS1
(a)、IX1(a)となる。 (t4)IR1A(a)となり、また、OFS1(a)
とIX1(a)との演算結果が加減算器31から出力さ
れる。
【0024】(t5)IR2(a)、IR1(a+
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。データ長判定回路32により内部RAM
アクセスと判定され、アドレスバッファレジスタ33の
出力により内部RAM11がアドレス指定される。 (t6)IR1A(a+1)、IR2A(a)となる。
内部RAM11のアドレスaの内容が内部データバス上
に読み出される。OFS1(a+1)とIX1(a+
1)との演算結果が加減算器31から出力される。
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。データ長判定回路32により内部RAM
アクセスと判定され、アドレスバッファレジスタ33の
出力により内部RAM11がアドレス指定される。 (t6)IR1A(a+1)、IR2A(a)となる。
内部RAM11のアドレスaの内容が内部データバス上
に読み出される。OFS1(a+1)とIX1(a+
1)との演算結果が加減算器31から出力される。
【0025】(t7)IR2(a+1)、IR1(a+
2)、PC=a+3、OFS1(a+2)、IX1(a
+2)となる。データ長判定回路32により内部RAM
アクセスと判定され、アドレスバッファレジスタ33の
出力により内部RAM11がアドレス指定される。内部
データバス上のデータが演算回路12に保持される。 [図4]第1モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは1クロックサイクル) (t1〜t4)図3の場合と同一である。
2)、PC=a+3、OFS1(a+2)、IX1(a
+2)となる。データ長判定回路32により内部RAM
アクセスと判定され、アドレスバッファレジスタ33の
出力により内部RAM11がアドレス指定される。内部
データバス上のデータが演算回路12に保持される。 [図4]第1モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは1クロックサイクル) (t1〜t4)図3の場合と同一である。
【0026】(t5)IR2(a)、IR1(a+
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。データ長判定回路32により外部RAM
アクセスと判定され、デコーダ22によりこのアクセス
が読み出し(外部リード)と判定される。アドレスバッ
ファレジスタ33の14ビット出力がセレクタ43で選
択され、オフセットアドレスレジスタOFS2の上位1
0ビットがセレクタ42で選択される。
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。データ長判定回路32により外部RAM
アクセスと判定され、デコーダ22によりこのアクセス
が読み出し(外部リード)と判定される。アドレスバッ
ファレジスタ33の14ビット出力がセレクタ43で選
択され、オフセットアドレスレジスタOFS2の上位1
0ビットがセレクタ42で選択される。
【0027】(t6)セレクタ42及び43の出力が有
効になり、アドレスが外部アドレスバスAB上に取り出
される。t5での判定に基づき、ウェイトサイクルレジ
スタ25の内容1がダウンカウンタ26にロードされ、
RSフリップフロップ27がセットされ、ウェイト信号
PWAITが低レベルになる。OFS1(a+1)とI
X1(a+1)との演算結果が加減算器31から出力さ
れる。
効になり、アドレスが外部アドレスバスAB上に取り出
される。t5での判定に基づき、ウェイトサイクルレジ
スタ25の内容1がダウンカウンタ26にロードされ、
RSフリップフロップ27がセットされ、ウェイト信号
PWAITが低レベルになる。OFS1(a+1)とI
X1(a+1)との演算結果が加減算器31から出力さ
れる。
【0028】(t7)ウェイト信号PWAITが低レベ
ルであるので、プログラムカウンタ13の動作及び命令
レジスタIR1〜IR2A間のシフトが停止される。外
部RAM50のアドレスaの内容が外部データバスDB
上に読み出される。 (t8)システムクロックに同期したクロックの立ち上
がりでダウンカウンタ26の計数値が1減少し、この計
数値が0であると零検出回路28で判定され、RSフリ
ップフロップ27がリセットされる。立ち上がり時点t
8では、ウェイト信号PWAITは低レベルであり、上
記停止が維持される。外部データバスDB上のデータが
データバッファレジスタ44に保持され、内部データバ
ス上に取り込まれる。
ルであるので、プログラムカウンタ13の動作及び命令
レジスタIR1〜IR2A間のシフトが停止される。外
部RAM50のアドレスaの内容が外部データバスDB
上に読み出される。 (t8)システムクロックに同期したクロックの立ち上
がりでダウンカウンタ26の計数値が1減少し、この計
数値が0であると零検出回路28で判定され、RSフリ
ップフロップ27がリセットされる。立ち上がり時点t
8では、ウェイト信号PWAITは低レベルであり、上
記停止が維持される。外部データバスDB上のデータが
データバッファレジスタ44に保持され、内部データバ
ス上に取り込まれる。
【0029】(t9〜)図3のt7以降と同一動作にな
る。 [図5]第1モードでの外部RAM書き込みの場合(外
部RAMアクセスタイムは1クロックサイクル) (t1〜t4)図3の場合と同一である。 (t5)データ長判定回路32により外部RAMアクセ
スと判定され、デコーダ22によりこのアクセスが書き
込み(外部ライト)と判定される外は、図4のt5での
動作と同一である。
る。 [図5]第1モードでの外部RAM書き込みの場合(外
部RAMアクセスタイムは1クロックサイクル) (t1〜t4)図3の場合と同一である。 (t5)データ長判定回路32により外部RAMアクセ
スと判定され、デコーダ22によりこのアクセスが書き
込み(外部ライト)と判定される外は、図4のt5での
動作と同一である。
【0030】(t6)セレクタ42及び43の出力が有
効になり、アドレスが外部アドレスバスAB上に取り出
され、同時に、データレジスタRの内容が内部データバ
ス上に取り出される外は、図3のt6での動作と同一で
ある。外部RAM書き込みの場合には、外部RAM読み
出しの場合と異なり、アクセス待ち時間が不要であるの
で、ウェイト信号PWAITは高レベルのままである。
効になり、アドレスが外部アドレスバスAB上に取り出
され、同時に、データレジスタRの内容が内部データバ
ス上に取り出される外は、図3のt6での動作と同一で
ある。外部RAM書き込みの場合には、外部RAM読み
出しの場合と異なり、アクセス待ち時間が不要であるの
で、ウェイト信号PWAITは高レベルのままである。
【0031】(t7)内部データバス上のデータがデー
タバッファレジスタ44に保持され、外部データバスD
B上にこのデータが取り出される外は、基本的に図3の
t7での動作と同一である。 [図6]第2モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは1クロックサイクル) 上述のように、前ステップで外部RAM読み出しアドレ
スが既に加減算器41で演算されている。
タバッファレジスタ44に保持され、外部データバスD
B上にこのデータが取り出される外は、基本的に図3の
t7での動作と同一である。 [図6]第2モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは1クロックサイクル) 上述のように、前ステップで外部RAM読み出しアドレ
スが既に加減算器41で演算されている。
【0032】(t1)PC=aとなる。 (t3)IR1(a)、PC=a+1となる。デコーダ
21の出力に基づいて制御回路24により外部RAM読
み出し(外部リード)と判定される。 (t4)IR1A(a)となる。また、セレクタ42及
び43の出力が有効になり、アドレスが外部アドレスバ
スAB上に取り出される (t5)IR2(a)、IR1(a+1)、PC=a+
2、OFS1(a+1)、IX1(a+1)となる。
21の出力に基づいて制御回路24により外部RAM読
み出し(外部リード)と判定される。 (t4)IR1A(a)となる。また、セレクタ42及
び43の出力が有効になり、アドレスが外部アドレスバ
スAB上に取り出される (t5)IR2(a)、IR1(a+1)、PC=a+
2、OFS1(a+1)、IX1(a+1)となる。
【0033】(t6)IR1A(a+1)、IR2A
(a)となる。外部データバスDB上のデータがデータ
バッファレジスタ44に保持され、内部データバス上に
取り込まれる。OFS1(a+1)とIX1(a+1)
との演算結果が加減算器31から出力される。 (t7〜)図3のt7以降と同一動作になる。
(a)となる。外部データバスDB上のデータがデータ
バッファレジスタ44に保持され、内部データバス上に
取り込まれる。OFS1(a+1)とIX1(a+1)
との演算結果が加減算器31から出力される。 (t7〜)図3のt7以降と同一動作になる。
【0034】したがって、外部RAM50からの読み出
し時間が、内部RAM11からのそれ(図3)と同一に
なり、第1モードでの外部RAM50からの読み出し時
間(図4)よりも2クロックサイクル短くなる。 [図7]第2モードでの外部RAM書き込みの場合(外
部RAMアクセスタイムは1クロックサイクル) 図6の場合と同様に、前ステップで外部RAM読み出し
アドレスが既に加減算器41で演算されている。
し時間が、内部RAM11からのそれ(図3)と同一に
なり、第1モードでの外部RAM50からの読み出し時
間(図4)よりも2クロックサイクル短くなる。 [図7]第2モードでの外部RAM書き込みの場合(外
部RAMアクセスタイムは1クロックサイクル) 図6の場合と同様に、前ステップで外部RAM読み出し
アドレスが既に加減算器41で演算されている。
【0035】(t1)PC=aとなる。 (t3)IR1(a)、PC=a+1となる。デコーダ
21の出力に基づいて制御回路24により外部RAM書
き込み(外部ライト)と判定される。 (t4)IR1A(a)となる。セレクタ42及び43
の出力が有効になり、アドレスが外部アドレスバスAB
上に取り出される。
21の出力に基づいて制御回路24により外部RAM書
き込み(外部ライト)と判定される。 (t4)IR1A(a)となる。セレクタ42及び43
の出力が有効になり、アドレスが外部アドレスバスAB
上に取り出される。
【0036】(t5)IR2(a)、IR1(a+
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。 (t6)IR1A(a+1)、IR2A(a)となる。
図3の場合と同様に、この時点t6から、データレジス
タRの内容が内部データバス上に取り出される。OFS
1(a+1)とIX1(a+1)との演算結果が加減算
器31から出力される。
1)、PC=a+2、OFS1(a+1)、IX1(a
+1)となる。 (t6)IR1A(a+1)、IR2A(a)となる。
図3の場合と同様に、この時点t6から、データレジス
タRの内容が内部データバス上に取り出される。OFS
1(a+1)とIX1(a+1)との演算結果が加減算
器31から出力される。
【0037】(t7〜)図5のt7以降と同一動作にな
る。したがって、外部RAM50への書き込み時間は、
第1モードでのそれ(図5)と同一になる。このことか
ら、第1モードで外部RAM書き込みを行った方がソフ
トウエアが簡単になるので好ましい。 [図8]第2モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは3クロックサイクル) アドレスa+1の命令コードは、内部RAM11からの
読み出しであるとする。この命令コードに関しては、図
3の場合と同一である。
る。したがって、外部RAM50への書き込み時間は、
第1モードでのそれ(図5)と同一になる。このことか
ら、第1モードで外部RAM書き込みを行った方がソフ
トウエアが簡単になるので好ましい。 [図8]第2モードでの外部RAM読み出しの場合(外
部RAMアクセスタイムは3クロックサイクル) アドレスa+1の命令コードは、内部RAM11からの
読み出しであるとする。この命令コードに関しては、図
3の場合と同一である。
【0038】(〜t6)図6の場合と同一である。 (t6〜t13)t4から(外部RAMアクセスタイム
である3クロックサイクル)−(1クロックサイクル)
=2クロックサイクル経過した後、1クロックサイクル
の間、ウェイト信号PWAITが低レベルとなり、アド
レスa+2以降の命令コードに対する処理が1クロック
サイクル遅延される。すなわち、PC=a+3及びIR
1(a+2)、IR1A(a+2)、IR2(a+
2)、IR2A(a+2)の変化が1クロックサイクル
遅延される。また、アドレスa+1の命令コードについ
ての加減算器31及びアドレスバッファレジスタ33の
出力の変化が1クロックサイクル遅延される。
である3クロックサイクル)−(1クロックサイクル)
=2クロックサイクル経過した後、1クロックサイクル
の間、ウェイト信号PWAITが低レベルとなり、アド
レスa+2以降の命令コードに対する処理が1クロック
サイクル遅延される。すなわち、PC=a+3及びIR
1(a+2)、IR1A(a+2)、IR2(a+
2)、IR2A(a+2)の変化が1クロックサイクル
遅延される。また、アドレスa+1の命令コードについ
ての加減算器31及びアドレスバッファレジスタ33の
出力の変化が1クロックサイクル遅延される。
【0039】アドレスa+1の命令コードに対する処理
の遅延がないことと、アドレスa+2以降の命令コード
に対する処理が1クロックサイクル遅延されることとか
ら、内部データバス上及び演算回路12の内容について
は、アドレスa+1、a、a+2の順の命令コードに関
するデータとなる。 (t13〜)図3の時間軸を延長した場合のt11(不
図示)以降と同一動作になる。
の遅延がないことと、アドレスa+2以降の命令コード
に対する処理が1クロックサイクル遅延されることとか
ら、内部データバス上及び演算回路12の内容について
は、アドレスa+1、a、a+2の順の命令コードに関
するデータとなる。 (t13〜)図3の時間軸を延長した場合のt11(不
図示)以降と同一動作になる。
【0040】したがって、外部RAM50からの読み出
し時間の平均が、第1モードでの外部RAM50からの
読み出し時間よりも2クロックサイクル短くなる。な
お、第2モードでの外部RAM書き込みの場合、かつ、
外部RAMアクセスタイムが2クロックサイクル以上の
場合には、外部RAM読み出しの場合と異なり、アクセ
ス待ち時間が不要であるので、プロセッサ内に関しては
図7の場合と同一になる。このことから、外部RAMア
クセスタイムによらず、第1モードで外部RAM書き込
みを行った方がソフトウエアが簡単になるので好まし
い。
し時間の平均が、第1モードでの外部RAM50からの
読み出し時間よりも2クロックサイクル短くなる。な
お、第2モードでの外部RAM書き込みの場合、かつ、
外部RAMアクセスタイムが2クロックサイクル以上の
場合には、外部RAM読み出しの場合と異なり、アクセ
ス待ち時間が不要であるので、プロセッサ内に関しては
図7の場合と同一になる。このことから、外部RAMア
クセスタイムによらず、第1モードで外部RAM書き込
みを行った方がソフトウエアが簡単になるので好まし
い。
【0041】以上のことから、RAMアクセス命令につ
いては、低速処理でも問題がない部分は第1モードの命
令を用いることにより、ソフトウエアを簡単化し、高速
処理が必要な部分は第2モードの外部RAM読み出し命
令を用いるのが好ましい。
いては、低速処理でも問題がない部分は第1モードの命
令を用いることにより、ソフトウエアを簡単化し、高速
処理が必要な部分は第2モードの外部RAM読み出し命
令を用いるのが好ましい。
【0042】
【発明の効果】以上説明した如く、第1発明に係るプロ
セッサによれば、上記第1と第2の両モードのRAMア
クセスが可能であるので、必要な処理速度に応じて外部
RAMアクセス方法を選択することが可能となるという
効果を奏する。第2発明に係るプログラム作成方法によ
れば、高速処理が必要でない部分について内部RAMア
クセス命令と同じ形式である第1モードのRAMアクセ
ス命令を使用することによりプログラムが簡単になり、
かつ、高速処理が必要な部分について第2モードの外部
RAM読み出し命令を使用することにより高速処理が可
能となるという効果を奏する。
セッサによれば、上記第1と第2の両モードのRAMア
クセスが可能であるので、必要な処理速度に応じて外部
RAMアクセス方法を選択することが可能となるという
効果を奏する。第2発明に係るプログラム作成方法によ
れば、高速処理が必要でない部分について内部RAMア
クセス命令と同じ形式である第1モードのRAMアクセ
ス命令を使用することによりプログラムが簡単になり、
かつ、高速処理が必要な部分について第2モードの外部
RAM読み出し命令を使用することにより高速処理が可
能となるという効果を奏する。
【図1】本発明の一実施例のデジタルシグナルプロセッ
サの概略構成を示すブロック図である。
サの概略構成を示すブロック図である。
【図2】(A)はデジタルシグナルプロセッサと外部R
AMとの接続図であり、(B)は第1モードでの実効ア
ドレス説明図であり、(C)は第2モードでの実効アド
レス説明図である。
AMとの接続図であり、(B)は第1モードでの実効ア
ドレス説明図であり、(C)は第2モードでの実効アド
レス説明図である。
【図3】内部RAM読み出しのタイミングチャートであ
る。
る。
【図4】外部RAMアクセスタイムが1クロックサイク
ルである場合の、第1モードでの外部RAM読み出しの
タイミングチャートである。
ルである場合の、第1モードでの外部RAM読み出しの
タイミングチャートである。
【図5】外部RAMアクセスタイムが1クロックサイク
ルである場合の、第1モードでの外部RAM書き込みの
タイミングチャートである。
ルである場合の、第1モードでの外部RAM書き込みの
タイミングチャートである。
【図6】外部RAMアクセスタイムが1クロックサイク
ルである場合の、第2モードでの外部RAM読み出しの
タイミングチャートである。
ルである場合の、第2モードでの外部RAM読み出しの
タイミングチャートである。
【図7】外部RAMアクセスタイムが1クロックサイク
ルである場合の、第2モードでの外部RAM書き込みの
タイミングチャートである。
ルである場合の、第2モードでの外部RAM書き込みの
タイミングチャートである。
【図8】外部RAMアクセスタイムが3クロックサイク
ルである場合の、第2モードでの外部RAM読み出しの
タイミングチャートである。
ルである場合の、第2モードでの外部RAM読み出しの
タイミングチャートである。
10 デジタルシグナルプロセッサ 11 内部RAM 13 プログラムカウンタ 14 プログラムROM 20 制御部 21〜23 デコーダ 24 制御回路 25 ウェイトサイクルレジスタ 26 ダウンカウンタ 27 RSフリップフロップ 28 零検出回路 30 第1アドレス計算部 31、41 加減算器 32 データ長判定回路 33 アドレスバッファレジスタ 40 第2アドレス計算部 42、43 セレクタ 50 外部RAM R データレジスタ IR1、IR1A、IR2、IR2A 命令レジスタ OFS1、OFS2 オフセットアドレスレジスタ IX1、IX2 変位レジスタ
Claims (2)
- 【請求項1】 プログラムカウンタと、 プログラムが格納され、該プログラムカウンタの内容で
アドレス指定されて命令コードが読み出されるプログラ
ムメモリと、 データが読み書きされる内部RAMと、 該内部RAM及び外部RAMに対するアクセスアドレス
を演算する実効アドレス演算部と、 該内部RAM及び該外部RAMとの間でデータが転送さ
れるデータレジスタと、 該外部RAMのアクセスタイムWがシステムクロックサ
イクルを単位としてプログラムで設定されるウェイトサ
イクルレジスタと、 該プログラムメモリから読み出された命令コードを解読
し、その解読結果、該実効アドレス演算部の演算結果及
び該ウェイトサイクルレジスタの内容に基づいて、該プ
ログラムカウンタ、該実効アドレス演算部及び該データ
レジスタの動作を制御し、該命令コードの解読動作を制
御し、かつ、該内部RAM及び該外部RAMに対する読
み書き動作を制御する制御部と、 を有し、RAMアクセスの命令コードは、該実効アドレ
ス演算部の演算結果により読み書き動作の対象が該内部
RAM又は該外部RAMとなる第1モードの命令コード
と、命令コード自体が該外部RAMに対するアクセスで
あることを示し且つその命令コードの前ステップの命令
コードで外部RAMアクセスアドレスが指定される第2
モードの命令コードとを有し、 該制御部は、 該命令コードの解読結果が第1モードのRAM読み出し
命令であり、かつ、該実効アドレス演算部の演算結果が
該外部RAMのアドレス範囲内である場合に、該プログ
ラムカウンタの動作及び該命令コードの解読動作を、該
ウェイトサイクルレジスタに設定されたシステムクロッ
クサイクル数Wだけ遅延させることにより、該外部RA
Mから読み出されたデータを該データレジスタに保持さ
せ、 該命令コードの解読結果が第2モードのRAM読み出し
命令である場合、かつ、該ウェイトサイクルレジスタに
設定されたシステムクロックサイクル数Wから2を減じ
た値W−2が正の場合に、該プログラムカウンタの動作
及び該命令コードの解読動作をシステムクロックサイク
ル数W−2だけ遅延させることにより、該外部RAMか
ら読み出されたデータを該データレジスタに保持させ
る、 ことを特徴とするプロセッサ。 - 【請求項2】 請求項1のプロセッサを用い、 RAMアクセス命令は、少なくとも高速処理が必要な部
分について、前記第2モードの外部RAM読み出し命令
を使用して前記プログラムメモリに格納されるプログラ
ムを作成する、 ことを特徴とするプログラム作成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30098694A JPH08161222A (ja) | 1994-12-05 | 1994-12-05 | プロセッサ及びそのプログラム作成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30098694A JPH08161222A (ja) | 1994-12-05 | 1994-12-05 | プロセッサ及びそのプログラム作成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08161222A true JPH08161222A (ja) | 1996-06-21 |
Family
ID=17891458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30098694A Withdrawn JPH08161222A (ja) | 1994-12-05 | 1994-12-05 | プロセッサ及びそのプログラム作成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08161222A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
JP2012105166A (ja) * | 2010-11-12 | 2012-05-31 | Yamaha Corp | プログラム |
-
1994
- 1994-12-05 JP JP30098694A patent/JPH08161222A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6684278B1 (en) | 1999-07-16 | 2004-01-27 | Mitsubishi Denki Kabushiki Kaisha | Microcomputer and memory access control method |
JP2012105166A (ja) * | 2010-11-12 | 2012-05-31 | Yamaha Corp | プログラム |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |