JPH08161222A - プロセッサ及びそのプログラム作成方法 - Google Patents

Abstract

(57)【要約】 【目的】必要な処理速度に応じて外部ＲＡＭアクセス方
法を選択可能にする。 【構成】実効アドレス演算部３０の演算結果によりアク
セス対象が内部又は外部のＲＡＭとなる第１モードの命
令コードと、命令コード自体が外部ＲＡＭに対するアク
セスであることを示し且つその命令コードの前ステップ
で外部ＲＡＭアクセスアドレスが指定される第２モード
の命令コードとを有する。制御部２０は、命令コードの
解読結果が第１モードのＲＡＭ読み出し命令であり且つ
実効アドレス演算部３０の演算結果が外部ＲＡＭのアド
レス範囲内である場合に、プログラムカウンタ１３の動
作及び命令コードの解読動作をウェイトサイクルレジス
タ２５に設定されたシステムクロックサイクル数Ｗだけ
遅延させ、命令コードの解読結果が第２モードのＲＡＭ
読み出し命令である場合且つＷ−２が正の場合に、プロ
グラムカウンタ１３の動作及び命令コードの解読動作を
システムクロックサイクル数Ｗ−２だけ遅延させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルシグナルプロ
セッサやマイクロプロセッサ等のプロセッサ及びそのプ
ログラム作成方法に関する。

【０００２】

【従来の技術】例えばＤＳＰでは、プログラム用ＲＯＭ
とデータ用ＲＡＭ（内部ＲＡＭ）とが内蔵されている。
内部ＲＡＭは、動作が高速であるが記憶容量が例えば１
Ｋバイトと少ないので、内部ＲＡＭより動作は遅いが記
憶容量が大きい外部ＲＡＭが用いられる。

【０００３】外部ＲＡＭアクセス方法として、次の２つ
がある。 （１）オペランドアドレスの計算結果（実行アドレス）
が内部ＲＡＭの範囲を越えた場合に、外部ＲＡＭアクセ
ス処理に移る。外部ＲＡＭアクセスに必要な待ち時間、
動作を停止する。 （２）命令コード自体で外部ＲＡＭアクセスであること
を識別可能にしておき、外部ＲＡＭアクセス命令の前ス
テップで外部ＲＡＭアクセスアドレスを予め計算し、命
令コードが外部ＲＡＭアクセスであると判定すると、予
め計算していおた外部ＲＡＭアクセスアドレスを出力す
る。外部ＲＡＭアクセスに待ち時間が必要な場合には、
次のステップの命令を実行する。

【０００４】（１）の方法は、外部ＲＡＭを内部ＲＡＭ
の単なる拡張として取り扱うことができ、内部ＲＡＭと
外部ＲＡＭとを区別することなくソフトウエアを作成す
ればよいので、ソフトウエアが簡単になるという長所が
あるが、外部ＲＡＭをアクセスする場合に処理が遅くな
るという短所がある。（２）の方法は、高速処理が可能
であるという長所があるが、内部ＲＡＭと外部ＲＡＭと
を区別してソフトウエアを作成する必要があるので、ソ
フトウエアが複雑になるという短所がある。

【０００５】

【発明が解決しようとする課題】従来のプロセッサは、
（１）と（２）のいずれか一方の方法を採用していたの
で、（２）の方法を採用したプロセッサを用いた場合に
は、処理時間が遅くても問題がない部分についてもソフ
トウエアが複雑になり、（１）の方法を採用したプロセ
ッサを用いた場合には、一部のみ高速処理すれば充分で
あってもそれができないために、プロセッサが適用され
たシステムの性能が低下するという問題があった。

【０００６】本発明の目的は、このような問題点に鑑
み、必要な処理速度に応じて外部ＲＡＭアクセス方法を
選択することが可能なプロセッサ及びそのプログラム作
成方法を提供することにある。

【０００７】

【課題を解決するための手段及びその作用】第１発明の
プロセッサでは、プログラムカウンタと、プログラムが
格納され、該プログラムカウンタの内容でアドレス指定
されて命令コードが読み出されるプログラムメモリと、
データが読み書きされる内部ＲＡＭと、該内部ＲＡＭ及
び外部ＲＡＭに対するアクセスアドレスを演算する実効
アドレス演算部と、該内部ＲＡＭ及び該外部ＲＡＭとの
間でデータが転送されるデータレジスタと、該外部ＲＡ
ＭのアクセスタイムＷがシステムクロックサイクルを単
位としてプログラムで設定されるウェイトサイクルレジ
スタと、該プログラムメモリから読み出された命令コー
ドを解読し、その解読結果、該実効アドレス演算部の演
算結果及び該ウェイトサイクルレジスタの内容に基づい
て、該プログラムカウンタ、該実効アドレス演算部及び
該データレジスタの動作を制御し、該命令コードの解読
動作を制御し、かつ、該内部ＲＡＭ及び該外部ＲＡＭに
対する読み書き動作を制御する制御部と、を有し、ＲＡ
Ｍアクセスの命令コードは、該実効アドレス演算部の演
算結果により読み書き動作の対象が該内部ＲＡＭ又は該
外部ＲＡＭとなる第１モードの命令コードと、命令コー
ド自体が該外部ＲＡＭに対するアクセスであることを示
し且つその命令コードの前ステップの命令コードで外部
ＲＡＭアクセスアドレスが指定される第２モードの命令
コードとを有し、該制御部は、該命令コードの解読結果
が第１モードのＲＡＭ読み出し命令であり、かつ、該実
効アドレス演算部の演算結果が該外部ＲＡＭのアドレス
範囲内である場合に、該プログラムカウンタの動作及び
該命令コードの解読動作を、該ウェイトサイクルレジス
タに設定されたシステムクロックサイクル数Ｗだけ遅延
させることにより、該外部ＲＡＭから読み出されたデー
タを該データレジスタに保持させ、該命令コードの解読
結果が第２モードのＲＡＭ読み出し命令である場合、か
つ、該ウェイトサイクルレジスタに設定されたシステム
クロックサイクル数Ｗから２を減じた値Ｗ−２が正の場
合に、該プログラムカウンタの動作及び該命令コードの
解読動作をシステムクロックサイクル数Ｗ−２だけ遅延
させることにより、該外部ＲＡＭから読み出されたデー
タを該データレジスタに保持させる。

【０００８】この第１発明によれば、上記第１と第２の
両モードのＲＡＭアクセスが可能であるので、必要な処
理速度に応じて外部ＲＡＭアクセス方法を選択すること
が可能となる。第２発明のプログラム作成方法では、上
記プロセッサを用い、少なくとも高速処理が必要な部分
について、上記第２モードの外部ＲＡＭ読み出し命令を
使用して上記プログラムメモリに格納されるプログラム
を作成する。

【０００９】この第２発明によれば、高速処理が必要で
ない部分について内部ＲＡＭアクセス命令と同じ形式で
ある第１モードのＲＡＭアクセス命令を使用することに
よりプログラムが簡単になり、かつ、高速処理が必要な
部分について第２モードの外部ＲＡＭ読み出し命令を使
用することにより高速処理が可能となる。

【００１０】

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図２（Ａ）に示す如く、デジタルシグナルプロ
セッサ（ＤＳＰ）１０に外部ＲＡＭ５０が外部アドレス
バスＡＢ及び外部データバスＤＢを介して接続されてい
る。外部アドレスバスＡＢは、２４ビットであるとす
る。ＤＳＰ１０には、外部ＲＡＭ５０よりも高速のＲＡ
Ｍ１１が内蔵されている。内部ＲＡＭ１１は、記憶容量
が１Ｋバイトであるとし、そのアドレスを０〜１０２３
とする。

【００１１】ＤＳＰ１０は、基本的な命令として、ＲＡ
Ｍアクセス命令と、レジスタ間演算命令とを有する。Ｒ
ＡＭアクセス命令には、内部ＲＡＭ１１又は外部ＲＡＭ
５０からデータを読み出してデータレジスタＲにロード
する命令と、レジスタＲ間の演算結果を内部ＲＡＭ１１
又は外部ＲＡＭ５０に格納する命令とがある。データレ
ジスタＲは、実際にはレジスタ群であるが、簡単化のた
めに１つのレジスタとして表し、場合によりＲ１、Ｒ２
と表す。

【００１２】ＤＳＰ１０は、上述の（１）及び（２）の
方式のＲＡＭアクセス命令を有しており、以下、（１）
の方式のアクセスモードを第１モード、（２）の方式の
アクセスモードを第２モードと称す。第１モードでは、
１４ビットの、オフセットアドレスレジスタＯＦＳ１及
び変位レジスタＩＸ１を用い、第２モードでは、２４ビ
ットの、オフセットアドレスレジスタＯＦＳ２及び変位
レジスタＩＸ２を用いる。

【００１３】第１モードにおいて、内部ＲＡＭ１１又は
外部ＲＡＭ５０からデータレジスタＲにロードする命令
を、例えば、 ＲＯＡＤ Ｒ，＃１００＋ＩＸ１ と表す。ここに、＃１００はオフセットアドレスレジス
タＯＦＳ１の内容が値１００であることを示す。図２
（Ｂ）において、オフセットアドレスレジスタＯＦＳ１
と変位レジスタＩＸ１の内容を加算して実効アドレスを
求め、その結果が１０２３以下であれば内部ＲＡＭ１１
に対するアクセスと判定し、そうでなければ外部ＲＡＭ
５０に対するアクセスと判定する。外部ＲＡＭ５０に対
するアクセスの場合には、加算結果の１４ビットの上位
側に、オフセットアドレスレジスタＯＦＳ２の上位１０
ビットを付加したものを外部ＲＡＭ５０に対するアドレ
スとする。

【００１４】第２モードにおいて、外部ＲＡＭ５０から
データレジスタＲにロードする命令を、例えば、 ＩＮＳＴ Ｒ１，Ｒ２，＃１００＋ＩＸ２ ＬＯＡＤ Ｒ と２ステップで表す。ＩＮＳＴは任意のレジスタ間演算
命令であり、これに、次のステップのロード命令ＬＯＡ
Ｄ Ｒに必要なアドレス演算＃１００＋ＩＸ２が付加さ
れている。＃１００はオフセットアドレスレジスタＯＦ
Ｓ２の内容が値１００であることを示す。実効アドレス
は、図２（Ｃ）において、オフセットアドレスレジスタ
ＯＦＳ２と変位レジスタＩＸ２の内容の加算により求め
られる。第２モードであることは、ＬＯＡＤ Ｒの命令
コード自体から判定される。

【００１５】なお、ＩＮＳＴ Ｒ１，Ｒ２の替わりに第
１モードのＲＡＭアクセス命令でもよく、さらに、命令
ＩＮＳＴ Ｒ１，Ｒ２を除き、＃１００＋ＩＸ２のみの
アドレス演算命令であってもよい。また、実効アドレス
の演算は、上記の場合は加算であるが、例えば＃１００
−ＩＸ２の場合は減算であり、一般には加減算である。

【００１６】図１は、ＤＳＰ１０の概略構成を示す。ア
ドレスバス、データバス及びコントロールバスを含むバ
スＢＵＳを介して、内部ＲＡＭ１１、データレジスタ
Ｒ、演算回路１２、プログラムカウンタ１３、プログラ
ムＲＯＭ１４、制御部２０、第１アドレス計算部３０及
び第２アドレス計算部４０の間が接続されている。

【００１７】制御部２０は、４段の命令レジスタＩＲ
１、ＩＲ１Ａ、ＩＲ２及びＩＲ２Ａが縦続接続されてお
り、プログラムカウンタ１３でアドレス指定された命令
コードがプログラムＲＯＭ１４から読み出されて命令レ
ジスタＩＲ１に保持され、その内容がクロックに同期し
て命令レジスタＩＲ１Ａ、ＩＲ２、ＩＲ２Ａへ順にシフ
トされる。命令レジスタＩＲ１、ＩＲ１Ａ及びＩＲ２の
内容はそれぞれデコーダ２１、２２及び２３によりデコ
ードされ、その結果に応じた制御信号が制御回路２４で
生成される。デコーダ２１は、オペランドアドレス計算
用であり、デコーダ２２はその計算結果の出力に対する
制御信号生成用であり、デコーダ２３は演算及びデータ
転送用である。命令レジスタＩＲ２Ａの内容は、即値デ
ータとして用いられ、その出力端はデータバスに接続さ
れている。

【００１８】ウェイトサイクルレジスタ２５には、外部
ＲＡＭ５０のアクセスタイムがクロックサイクルを単位
として保持される。制御回路２４は、外部ＲＡＭ５０に
対するアクセス用待ち時間が必要な場合、ウェイトサイ
クルレジスタ２５の内容をダウンカウンタ２６にプリセ
ットさせ、同時にＲＳフリップフロップ２７をセット
し、クロックをダウンカウンタ２６のクロック入力端に
供給する。零検出回路２８は、ダウンカウンタ２６の計
数値が０であることを検出すると、ＲＳフリップフロッ
プ２７をリセットさせる。制御回路２４は、ＲＳフリッ
プフロップ２７の反転出力端＊Ｑが低レベルの間、プロ
グラムカウンタ１３の動作を停止させ、かつ、命令レジ
スタＩＲ１、ＩＲ１Ａ、ＩＲ２及びＩＲ２Ａ間のシフト
を停止させる。

【００１９】第１アドレス計算部３０は、オフセットア
ドレスレジスタＯＦＳ１と変位レジスタＩＸ１の内容に
対し加減算器３１で演算を行い、その結果が１０２４以
上であるかどうかをデータ長判定回路３２で判定する。
制御回路２４は、後述のようにこの判定結果及びデコー
ダ２１又は２２のデコード結果に応じて、内部ＲＡＭ１
１又は外部ＲＡＭ５０に対するアクセス制御を行う。加
減算器３１の出力は、アドレスバッファレジスタ３３を
介してアドレスバス及び第２アドレス計算部４０に供給
される。

【００２０】第２アドレス計算部４０は、オフセットア
ドレスレジスタＯＦＳ２と変位レジスタＩＸ２の内容に
対し加減算器４１で演算を行う。加減算器４１の上位１
０ビット及び下位１４ビットはそれぞれセレクタ４２及
び４３の一方の入力端に供給され、第２モードの場合に
はこれらが選択され、２４ビットアドレスとして外部ア
ドレスバスＡＢ上に取り出される。第１モードでの外部
ＲＡＭ５０に対するアクセスの場合には、アドレスバッ
ファレジスタ３３からの１４ビットアドレスがセレクタ
４３で選択され、オフセットアドレスレジスタＯＦＳ２
の上位１０ビットがセレクタ４２で選択され、この１４
ビットの上位側にこの１０ビットが付加され、２４ビッ
トアドレスとして外部アドレスバスＡＢ上に取り出され
る。バスＢＵＳの内部データバスと、外部データバスＤ
Ｂとの間には、データバッファレジスタ４４が接続され
ている。

【００２１】次に、上記の如く構成された本実施例の各
種動作を、図３〜８に基づいて説明する。図３〜５は第
１モードでの動作を示し、図６〜８は第２モードでの動
作を示す。図３〜８中の斜線は、プログラムＲＯＭ１４
のアドレスａの命令コードに対する処理を示す。図３〜
８中の下部に示す命令アドレス、命令フェッチ、演算、
オペランドアドレス及び転送の動作区分は、命令コード
に応じて選択的なものとなる。すなわち、ＲＡＭアクセ
ス（ＲＡＭとレジスタとの間の転送）命令の場合には、
命令アドレス、命令フェッチ、オペランドアドレス及び
転送が有効であり、レジスタ間演算命令の場合には、命
令アドレス、命令フェッチ及び演算が有効である。

【００２２】システムクロックのエッジ時点ｔ１、ｔ
２、ｔ３、・・・の順に動作を説明する。例えばｔ３で
の説明は、ｔ３〜ｔ４間の説明を含む。一般に、レジス
タＸの内容が、アドレスａの命令コード又はこれに関す
る値になることを、Ｘ（ａ）と表す。また、プログラム
カウンタ１３の内容が例えばａになることを、ＰＣ＝ａ
で表す。

【００２３】［図３］内部ＲＡＭ１１からのデータ読み
出しの場合 （ｔ１）ＰＣ＝ａとなる。 （ｔ３）ＩＲ１（ａ）、ＰＣ＝ａ＋１となる。デコーダ
２１の出力に基づいて制御回路２４によりＯＦＳ１
（ａ）、ＩＸ１（ａ）となる。 （ｔ４）ＩＲ１Ａ（ａ）となり、また、ＯＦＳ１（ａ）
とＩＸ１（ａ）との演算結果が加減算器３１から出力さ
れる。

【００２４】（ｔ５）ＩＲ２（ａ）、ＩＲ１（ａ＋
１）、ＰＣ＝ａ＋２、ＯＦＳ１（ａ＋１）、ＩＸ１（ａ
＋１）となる。データ長判定回路３２により内部ＲＡＭ
アクセスと判定され、アドレスバッファレジスタ３３の
出力により内部ＲＡＭ１１がアドレス指定される。 （ｔ６）ＩＲ１Ａ（ａ＋１）、ＩＲ２Ａ（ａ）となる。
内部ＲＡＭ１１のアドレスａの内容が内部データバス上
に読み出される。ＯＦＳ１（ａ＋１）とＩＸ１（ａ＋
１）との演算結果が加減算器３１から出力される。

【００２５】（ｔ７）ＩＲ２（ａ＋１）、ＩＲ１（ａ＋
２）、ＰＣ＝ａ＋３、ＯＦＳ１（ａ＋２）、ＩＸ１（ａ
＋２）となる。データ長判定回路３２により内部ＲＡＭ
アクセスと判定され、アドレスバッファレジスタ３３の
出力により内部ＲＡＭ１１がアドレス指定される。内部
データバス上のデータが演算回路１２に保持される。 ［図４］第１モードでの外部ＲＡＭ読み出しの場合（外
部ＲＡＭアクセスタイムは１クロックサイクル） （ｔ１〜ｔ４）図３の場合と同一である。

【００２６】（ｔ５）ＩＲ２（ａ）、ＩＲ１（ａ＋
１）、ＰＣ＝ａ＋２、ＯＦＳ１（ａ＋１）、ＩＸ１（ａ
＋１）となる。データ長判定回路３２により外部ＲＡＭ
アクセスと判定され、デコーダ２２によりこのアクセス
が読み出し（外部リード）と判定される。アドレスバッ
ファレジスタ３３の１４ビット出力がセレクタ４３で選
択され、オフセットアドレスレジスタＯＦＳ２の上位１
０ビットがセレクタ４２で選択される。

【００２７】（ｔ６）セレクタ４２及び４３の出力が有
効になり、アドレスが外部アドレスバスＡＢ上に取り出
される。ｔ５での判定に基づき、ウェイトサイクルレジ
スタ２５の内容１がダウンカウンタ２６にロードされ、
ＲＳフリップフロップ２７がセットされ、ウェイト信号
ＰＷＡＩＴが低レベルになる。ＯＦＳ１（ａ＋１）とＩ
Ｘ１（ａ＋１）との演算結果が加減算器３１から出力さ
れる。

【００２８】（ｔ７）ウェイト信号ＰＷＡＩＴが低レベ
ルであるので、プログラムカウンタ１３の動作及び命令
レジスタＩＲ１〜ＩＲ２Ａ間のシフトが停止される。外
部ＲＡＭ５０のアドレスａの内容が外部データバスＤＢ
上に読み出される。 （ｔ８）システムクロックに同期したクロックの立ち上
がりでダウンカウンタ２６の計数値が１減少し、この計
数値が０であると零検出回路２８で判定され、ＲＳフリ
ップフロップ２７がリセットされる。立ち上がり時点ｔ
８では、ウェイト信号ＰＷＡＩＴは低レベルであり、上
記停止が維持される。外部データバスＤＢ上のデータが
データバッファレジスタ４４に保持され、内部データバ
ス上に取り込まれる。

【００２９】（ｔ９〜）図３のｔ７以降と同一動作にな
る。 ［図５］第１モードでの外部ＲＡＭ書き込みの場合（外
部ＲＡＭアクセスタイムは１クロックサイクル） （ｔ１〜ｔ４）図３の場合と同一である。 （ｔ５）データ長判定回路３２により外部ＲＡＭアクセ
スと判定され、デコーダ２２によりこのアクセスが書き
込み（外部ライト）と判定される外は、図４のｔ５での
動作と同一である。

【００３０】（ｔ６）セレクタ４２及び４３の出力が有
効になり、アドレスが外部アドレスバスＡＢ上に取り出
され、同時に、データレジスタＲの内容が内部データバ
ス上に取り出される外は、図３のｔ６での動作と同一で
ある。外部ＲＡＭ書き込みの場合には、外部ＲＡＭ読み
出しの場合と異なり、アクセス待ち時間が不要であるの
で、ウェイト信号ＰＷＡＩＴは高レベルのままである。

【００３１】（ｔ７）内部データバス上のデータがデー
タバッファレジスタ４４に保持され、外部データバスＤ
Ｂ上にこのデータが取り出される外は、基本的に図３の
ｔ７での動作と同一である。 ［図６］第２モードでの外部ＲＡＭ読み出しの場合（外
部ＲＡＭアクセスタイムは１クロックサイクル） 上述のように、前ステップで外部ＲＡＭ読み出しアドレ
スが既に加減算器４１で演算されている。

【００３２】（ｔ１）ＰＣ＝ａとなる。 （ｔ３）ＩＲ１（ａ）、ＰＣ＝ａ＋１となる。デコーダ
２１の出力に基づいて制御回路２４により外部ＲＡＭ読
み出し（外部リード）と判定される。 （ｔ４）ＩＲ１Ａ（ａ）となる。また、セレクタ４２及
び４３の出力が有効になり、アドレスが外部アドレスバ
スＡＢ上に取り出される （ｔ５）ＩＲ２（ａ）、ＩＲ１（ａ＋１）、ＰＣ＝ａ＋
２、ＯＦＳ１（ａ＋１）、ＩＸ１（ａ＋１）となる。

【００３３】（ｔ６）ＩＲ１Ａ（ａ＋１）、ＩＲ２Ａ
（ａ）となる。外部データバスＤＢ上のデータがデータ
バッファレジスタ４４に保持され、内部データバス上に
取り込まれる。ＯＦＳ１（ａ＋１）とＩＸ１（ａ＋１）
との演算結果が加減算器３１から出力される。 （ｔ７〜）図３のｔ７以降と同一動作になる。

【００３４】したがって、外部ＲＡＭ５０からの読み出
し時間が、内部ＲＡＭ１１からのそれ（図３）と同一に
なり、第１モードでの外部ＲＡＭ５０からの読み出し時
間（図４）よりも２クロックサイクル短くなる。 ［図７］第２モードでの外部ＲＡＭ書き込みの場合（外
部ＲＡＭアクセスタイムは１クロックサイクル） 図６の場合と同様に、前ステップで外部ＲＡＭ読み出し
アドレスが既に加減算器４１で演算されている。

【００３５】（ｔ１）ＰＣ＝ａとなる。 （ｔ３）ＩＲ１（ａ）、ＰＣ＝ａ＋１となる。デコーダ
２１の出力に基づいて制御回路２４により外部ＲＡＭ書
き込み（外部ライト）と判定される。 （ｔ４）ＩＲ１Ａ（ａ）となる。セレクタ４２及び４３
の出力が有効になり、アドレスが外部アドレスバスＡＢ
上に取り出される。

【００３６】（ｔ５）ＩＲ２（ａ）、ＩＲ１（ａ＋
１）、ＰＣ＝ａ＋２、ＯＦＳ１（ａ＋１）、ＩＸ１（ａ
＋１）となる。 （ｔ６）ＩＲ１Ａ（ａ＋１）、ＩＲ２Ａ（ａ）となる。
図３の場合と同様に、この時点ｔ６から、データレジス
タＲの内容が内部データバス上に取り出される。ＯＦＳ
１（ａ＋１）とＩＸ１（ａ＋１）との演算結果が加減算
器３１から出力される。

【００３７】（ｔ７〜）図５のｔ７以降と同一動作にな
る。したがって、外部ＲＡＭ５０への書き込み時間は、
第１モードでのそれ（図５）と同一になる。このことか
ら、第１モードで外部ＲＡＭ書き込みを行った方がソフ
トウエアが簡単になるので好ましい。 ［図８］第２モードでの外部ＲＡＭ読み出しの場合（外
部ＲＡＭアクセスタイムは３クロックサイクル） アドレスａ＋１の命令コードは、内部ＲＡＭ１１からの
読み出しであるとする。この命令コードに関しては、図
３の場合と同一である。

【００３８】（〜ｔ６）図６の場合と同一である。 （ｔ６〜ｔ１３）ｔ４から（外部ＲＡＭアクセスタイム
である３クロックサイクル）−（１クロックサイクル）
＝２クロックサイクル経過した後、１クロックサイクル
の間、ウェイト信号ＰＷＡＩＴが低レベルとなり、アド
レスａ＋２以降の命令コードに対する処理が１クロック
サイクル遅延される。すなわち、ＰＣ＝ａ＋３及びＩＲ
１（ａ＋２）、ＩＲ１Ａ（ａ＋２）、ＩＲ２（ａ＋
２）、ＩＲ２Ａ（ａ＋２）の変化が１クロックサイクル
遅延される。また、アドレスａ＋１の命令コードについ
ての加減算器３１及びアドレスバッファレジスタ３３の
出力の変化が１クロックサイクル遅延される。

【００３９】アドレスａ＋１の命令コードに対する処理
の遅延がないことと、アドレスａ＋２以降の命令コード
に対する処理が１クロックサイクル遅延されることとか
ら、内部データバス上及び演算回路１２の内容について
は、アドレスａ＋１、ａ、ａ＋２の順の命令コードに関
するデータとなる。 （ｔ１３〜）図３の時間軸を延長した場合のｔ１１（不
図示）以降と同一動作になる。

【００４０】したがって、外部ＲＡＭ５０からの読み出
し時間の平均が、第１モードでの外部ＲＡＭ５０からの
読み出し時間よりも２クロックサイクル短くなる。な
お、第２モードでの外部ＲＡＭ書き込みの場合、かつ、
外部ＲＡＭアクセスタイムが２クロックサイクル以上の
場合には、外部ＲＡＭ読み出しの場合と異なり、アクセ
ス待ち時間が不要であるので、プロセッサ内に関しては
図７の場合と同一になる。このことから、外部ＲＡＭア
クセスタイムによらず、第１モードで外部ＲＡＭ書き込
みを行った方がソフトウエアが簡単になるので好まし
い。

【００４１】以上のことから、ＲＡＭアクセス命令につ
いては、低速処理でも問題がない部分は第１モードの命
令を用いることにより、ソフトウエアを簡単化し、高速
処理が必要な部分は第２モードの外部ＲＡＭ読み出し命
令を用いるのが好ましい。

【００４２】

【発明の効果】以上説明した如く、第１発明に係るプロ
セッサによれば、上記第１と第２の両モードのＲＡＭア
クセスが可能であるので、必要な処理速度に応じて外部
ＲＡＭアクセス方法を選択することが可能となるという
効果を奏する。第２発明に係るプログラム作成方法によ
れば、高速処理が必要でない部分について内部ＲＡＭア
クセス命令と同じ形式である第１モードのＲＡＭアクセ
ス命令を使用することによりプログラムが簡単になり、
かつ、高速処理が必要な部分について第２モードの外部
ＲＡＭ読み出し命令を使用することにより高速処理が可
能となるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例のデジタルシグナルプロセッ
サの概略構成を示すブロック図である。

【図２】（Ａ）はデジタルシグナルプロセッサと外部Ｒ
ＡＭとの接続図であり、（Ｂ）は第１モードでの実効ア
ドレス説明図であり、（Ｃ）は第２モードでの実効アド
レス説明図である。

【図３】内部ＲＡＭ読み出しのタイミングチャートであ
る。

【図４】外部ＲＡＭアクセスタイムが１クロックサイク
ルである場合の、第１モードでの外部ＲＡＭ読み出しの
タイミングチャートである。

【図５】外部ＲＡＭアクセスタイムが１クロックサイク
ルである場合の、第１モードでの外部ＲＡＭ書き込みの
タイミングチャートである。

【図６】外部ＲＡＭアクセスタイムが１クロックサイク
ルである場合の、第２モードでの外部ＲＡＭ読み出しの
タイミングチャートである。

【図７】外部ＲＡＭアクセスタイムが１クロックサイク
ルである場合の、第２モードでの外部ＲＡＭ書き込みの
タイミングチャートである。

【図８】外部ＲＡＭアクセスタイムが３クロックサイク
ルである場合の、第２モードでの外部ＲＡＭ読み出しの
タイミングチャートである。

【符号の説明】

１０ デジタルシグナルプロセッサ １１ 内部ＲＡＭ １３ プログラムカウンタ １４ プログラムＲＯＭ ２０ 制御部 ２１〜２３ デコーダ ２４ 制御回路 ２５ ウェイトサイクルレジスタ ２６ ダウンカウンタ ２７ ＲＳフリップフロップ ２８ 零検出回路 ３０ 第１アドレス計算部 ３１、４１ 加減算器 ３２ データ長判定回路 ３３ アドレスバッファレジスタ ４０ 第２アドレス計算部 ４２、４３ セレクタ ５０ 外部ＲＡＭ Ｒ データレジスタ ＩＲ１、ＩＲ１Ａ、ＩＲ２、ＩＲ２Ａ 命令レジスタ ＯＦＳ１、ＯＦＳ２ オフセットアドレスレジスタ ＩＸ１、ＩＸ２ 変位レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プログラムカウンタと、 プログラムが格納され、該プログラムカウンタの内容で
   アドレス指定されて命令コードが読み出されるプログラ
   ムメモリと、 データが読み書きされる内部ＲＡＭと、 該内部ＲＡＭ及び外部ＲＡＭに対するアクセスアドレス
   を演算する実効アドレス演算部と、 該内部ＲＡＭ及び該外部ＲＡＭとの間でデータが転送さ
   れるデータレジスタと、 該外部ＲＡＭのアクセスタイムＷがシステムクロックサ
   イクルを単位としてプログラムで設定されるウェイトサ
   イクルレジスタと、 該プログラムメモリから読み出された命令コードを解読
   し、その解読結果、該実効アドレス演算部の演算結果及
   び該ウェイトサイクルレジスタの内容に基づいて、該プ
   ログラムカウンタ、該実効アドレス演算部及び該データ
   レジスタの動作を制御し、該命令コードの解読動作を制
   御し、かつ、該内部ＲＡＭ及び該外部ＲＡＭに対する読
   み書き動作を制御する制御部と、 を有し、ＲＡＭアクセスの命令コードは、該実効アドレ
   ス演算部の演算結果により読み書き動作の対象が該内部
   ＲＡＭ又は該外部ＲＡＭとなる第１モードの命令コード
   と、命令コード自体が該外部ＲＡＭに対するアクセスで
   あることを示し且つその命令コードの前ステップの命令
   コードで外部ＲＡＭアクセスアドレスが指定される第２
   モードの命令コードとを有し、 該制御部は、 該命令コードの解読結果が第１モードのＲＡＭ読み出し
   命令であり、かつ、該実効アドレス演算部の演算結果が
   該外部ＲＡＭのアドレス範囲内である場合に、該プログ
   ラムカウンタの動作及び該命令コードの解読動作を、該
   ウェイトサイクルレジスタに設定されたシステムクロッ
   クサイクル数Ｗだけ遅延させることにより、該外部ＲＡ
   Ｍから読み出されたデータを該データレジスタに保持さ
   せ、 該命令コードの解読結果が第２モードのＲＡＭ読み出し
   命令である場合、かつ、該ウェイトサイクルレジスタに
   設定されたシステムクロックサイクル数Ｗから２を減じ
   た値Ｗ−２が正の場合に、該プログラムカウンタの動作
   及び該命令コードの解読動作をシステムクロックサイク
   ル数Ｗ−２だけ遅延させることにより、該外部ＲＡＭか
   ら読み出されたデータを該データレジスタに保持させ
   る、 ことを特徴とするプロセッサ。
2. 【請求項２】 請求項１のプロセッサを用い、 ＲＡＭアクセス命令は、少なくとも高速処理が必要な部
   分について、前記第２モードの外部ＲＡＭ読み出し命令
   を使用して前記プログラムメモリに格納されるプログラ
   ムを作成する、 ことを特徴とするプログラム作成方法。