JP2718911B2 - Conduction modulation type MOSFET - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、導電変調型ＭＯＳ
ＦＥＴに関する。 【０００２】 【従来の技術】近年、電力用スイッチング素子として、
ＤＳＡ（Ｄiffusion Ｓelf Ａlingn ）法によりソー
スおよびチャネル領域を形成するパワーＭＯＳＦＥＴが
市場に現れている。しかし、この素子は１０００Ｖ以上
の高耐圧ではオン抵抗が高くなってしまい、大電流を流
すことが難しい。 【０００３】これに代わる有力な素子として、ドレイン
領域にソースとは逆の導電型層を設けることにより、高
抵抗層に導電変調を起こさせてオン抵抗を下げるように
した、いわゆる導電変調型ＭＯＳＦＥＴが知られてい
る。 【０００４】導電変調型ＭＯＳＦＥＴは一般に次のよう
に形成される。まず、ドレイン層となるｐ⁺ Ｓｉ基板に
ｎ⁺ 型バッファ層を介してｎ^- 型高抵抗層が形成され
る。この高抵抗層上にゲート絶縁膜を介してストライプ
状の開口を有するゲート電極が形成され、このゲート電
極をマスクとして不純物の二重拡散を行うことにより、
ｐ型ベース層とその端部に自己整合されたｎ型ソース層
が形成される。これにより、ゲート電極下のｎ型ソース
層とｎ^- 型高抵抗層で挟まれたｐ型ベース層表面にチャ
ネル領域が形成される。ソース層とベース層には双方に
コントクトするソース電極が形成され、ドレイン層には
ドレイン電極が形成される。 【０００５】この導電変調型ＭＯＳＦＥＴでは、ゲート
電極に正電圧を印加してターンオンする際、ｎ⁺ 型ソー
ス層からチャネル領域を通ってｎ^- 型高抵抗層に注入さ
れる電子電流に対して、ｐ⁺ 型ドレイン層から正孔注入
が起り、この結果、ｎ^- 型高抵抗層には多量のキャリア
蓄積による導電変調が起こる。 【０００６】ｎ^- 型高抵抗層に注入された正孔電流は、
ｎ⁺ 型ソース層下のｐ型ベース層を通り、ソース電極に
ぬける。ソース電極はｎ⁺ 型ソース層とｐ型ベース層を
短絡しているため、サイリスタ動作は阻止される。ゲー
ト・ソース間電圧を零とすれば。素子はターンオフす
る。 【０００７】この導電変調型ＭＯＳＦＥＴは、高耐圧化
した場合にも、従来のパワーＭＯＳＦＥＴに比べて導電
変調の結果として十分に低いオン電圧が得られる。しか
しながら、この導電変調型ＭＯＳＦＥＴにも未だ問題が
ある。 【０００８】第１に、素子を流れる電流の密度が大きく
なると、ソース層下の横方向抵抗による電圧降下が大き
くなる。そして、ｐ型ベース層とｎ⁺ 型ソース層間が順
バイアスされるようになるとサイリスタ動作に入り、ゲ
ート・ソース間バイアスを零にしても素子がオフしな
い、いわゆるラッチアップ現象が生じる。 【０００９】この問題を解決する方法として従来、ｐ型
ベース層を深く拡散する方法、ｐ型ベース層内に重ねて
深くｐ型層を拡散する方法等が採用されている。しか
し、これらの方法では、オン電圧の上昇を招く。 【００１０】図６はその様子を示すもので、ｐ型ベース
層の拡散深さＸ_P とオン電圧Ｖ_F およびラッチアップ電
流Ｉ_L の関係を示す。オン電圧を低くするには、ｐ型ベ
ース層の拡散深さＸ_P は浅くしなければならないが、こ
れにより、ラッチアップ電流Ｉ_L は小さくなる。 【００１１】第２に、従来の導電変調型ＭＯＳＦＥＴで
は、負荷短絡耐量がまだ不十分である。導電変調型ＭＯ
ＳＦＥＴをインバータ装置等に用いて負荷が短絡した場
合、ドレイン・ソース間には電源電圧がそのままかかり
過大な電流が流れるために、この状態が続くと導電変調
型ＭＯＳＦＥＴは破壊される。 【００１２】これを防止するためには保護回路が用いら
れるが、負荷短絡が発生してから保護回路が作動するま
での概略１０μsec の時間破壊しない耐量を有すること
が要求される。これが負荷短絡耐量である。素子の順方
向阻止電圧が高くなると取扱い電圧も高くなり、負荷短
絡耐量も大きくしなければならない。 【００１３】 【発明が解決しようとする課題】上述した如く従来の導
電変調型ＭＯＳＦＥＴは、オン電圧を上昇させることな
くラッチアップ電流の大幅な増大を図ることが難しく、
負荷短絡耐量が不十分であるという問題があった。 【００１４】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン電圧を上昇させる
ことなくラッチアップ電流の増大を図ることでき、かつ
負荷短絡耐量の改善を図ることができる導電変調型ＭＯ
ＳＦＥＴを提供することを目的とする。 【００１５】 【課題を解決するための手段】 ［概要］上記の目的を達成するために、本発明に係る導
電変調型ＭＯＳＦＥＴ（請求項１）は、第１導電型ドレ
イン層と、このドレイン層とｐｎ接合を形成する第２導
電型高抵抗層と、この高抵抗層の表面に選択的に形成さ
れた第１導電型ベース層と、このベース層の表面に選択
的に形成された第２導電型ソース層と、このソース層と
前記高抵抗層とに挟まれた前記ベース層上にゲート絶縁
膜を介して形成されたゲート電極と、前記ベース層と前
記ソース層との双方にコンタクトするソース電極と、前
記ドレイン電極にコンタクトするドレイン電極とを有
し、前記ゲート電極の幅をＬ_G 、前記ドレイン層と前記
ベース層とに挟まれる前記高抵抗層の幅をＷ_n としたと
き、Ｌ_G ≧３０μｍ、Ｗ_n ≧１２０μｍを満たすことを
特徴とする。 【００１６】また、本発明に係る他の導電変調型ＭＯＳ
ＦＥＴ（請求項２）は、上記導電変調型ＭＯＳＦＥＴ
（請求項１）において、前記ベース層の中央部に、この
ベース層よりも深い高濃度の第１導電型層を選択的に形
成し、前記Ｗ_n を前記ドレイン層と前記第１導電型層と
に挟まれる前記高抵抗層の幅としたことを特徴とする。 【００１７】また、本発明に係る他の導電変調型ＭＯＳ
ＦＥＴ（請求項３）は、上記導電変調型ＭＯＳＦＥＴ
（請求項１）において、前記ドレイン層と前記高抵抗層
とに挟まれた領域に前記高抵抗層より不純物濃度が高い
第２導電型のバッファ層を設けたことを特徴とする。 【００１８】［作用］上述のような設計パラメータを限
定することにより、後に具体的なデータを挙げて説明す
るように導電変調型ＭＯＳＦＥＴの特性の大幅な改善が
図られる。すなわち、ゲート電極幅Ｌ_G を大きくするこ
とにより、オン電圧を上昇させることなくラッチアップ
電流の増大を図ることができ、また、高抵抗層幅Ｗn を
大きく設定することにより負荷短絡耐量の改善を図るこ
とができる。 【００１９】 【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（実施形態）を説明する。図１（ａ）
（ｂ）は、一実施形態の導電変調型ＭＯＳＦＥＴを示す
平面図とそのＡ−Ａ´断面図である。 【００２０】図中、１１はｐ⁺ 型ドレイン層を示してお
り、このｐ⁺ 型ドレイン層１１上にｎ⁺ 型バッファ層１
２を介してｎ^- 型高抵抗層１３が形成されている。すな
わち、ｐ⁺ 型ドレイン層１１はｎ⁺ 型バッファ層１２を
介してｎ^- 型高抵抗層１３とｐｎ接合を形成している。 【００２１】この高抵抗層１３上にゲート絶縁膜１４を
介して例えば多結晶シリコン膜によりゲート電極１５が
形成されている。ゲート電極１５は図１（ａ）に斜線を
施して示したように、ストライプ状の間隙（開口部）１
６を有する格子状に配設形成される。 【００２２】このゲート電極１５をマスクとしてＤＳＡ
法による不純物拡散を行うことにより、ｎ^- 型高抵抗層
１３の表面にｐ型ベース層１７が選択的に形成され、こ
のｐ型ベース層１７の表面にｎ⁺ 型ソース層１８が選択
的に形成されている。上記ゲート電極１５はこのｐ型ベ
ース層１７とｎ^- 型高抵抗層１３とに挟まれたｎ⁺ 型ソ
ース層１８上に上記ゲート絶縁膜１４を介して形成され
ている。 【００２３】ソース層１８は図１（ａ）に示すように不
連続的に配列形成される。これにより、ｐ型ベース層の
端部、つまり、ソース層１８と高抵抗層１３に挟まれた
領域のｐ型ベース層１７表面にチャネル領域１９が形成
される。 【００２４】チャネル領域１９は、実際にＭＯＳＦＥＴ
動作をする実効チャネル領域１９ａと、ソース層がない
部分のＭＯＳＦＥＴ動作をしない領域１９ｂとが周期的
に配列形成された状態になる。 【００２５】また、図中、２０はソース層１８とベース
層１７に同時にコントクトするソース電極を示してお
り、２１はドレイン電極を示している。ｐ型ベース層１
７の中央部には、その横方向抵抗を小さくするためにｐ
⁺ 型層２２が選択的に拡散形成されている。 【００２６】この様な構成においてこの実施形態では、
ゲート電極幅Ｌ_G を３０μｍ以上に設定し、また、ｐ型
ベース層１７とドレイン層１１の間（より正確には、ｐ
⁺ 型層２２とｎ⁺ 型バッファ層１２の間）の高抵抗層１
３の幅Ｗ_n を１２０μｍ以上に設定する。 【００２７】この素子の具体的な製造工程例を説明する
と、次の通りである。先ず、０．００１〜０．００４Ω
・cmのｐ⁺ 型Ｓｉ基板と、１００〜１５０Ω・cmのｎ^-
型Ｓｉ基板を用意する。 【００２８】次にｎ^- 型Ｓｉ基板の一方の鏡面研磨面に
ドーズ量０．５〜１×１０¹⁵／cm²のリン・イオン注入
を行い熱処理する。次にｐ⁺ 型Ｓｉ基板の鏡面研磨面と
ｎ^- 型Ｓｉ基板のリン・イオン注入面を、直接接着技術
により接合させる。これにより、ｐ型ドレイン層１１−
ｎ⁺ 型バッファ層１２−ｎ^- 型高抵抗層１３のウェーハ
が得られる。 【００２９】ここで、ｎ^- 型Ｓｉ基板の厚さは、最終的
に高抵抗層１３の幅Ｗn が１２０μｍ以上となるように
予め調整しておく。この後、ｎ^- 型高抵抗層１３表面に
ゲート絶縁膜１４として１００ｎｍの熱酸化膜を形成
し、この上に５００ｎｍの多結晶シリコン膜を滞積す
る。そして、この多結晶シリコン膜を、周期的な開口部
１６を有するようにエッチング加工してゲート電極１５
とする。 【００３０】ここで、ゲート電極１５の幅Ｌ_G は３０μ
ｍ以上とする。次にこのゲート電極１４をマスクとして
ボロンを拡散してｐ型ベース層１７を形成する。更にゲ
ート電極１５をマスクの一部として用いて、ヒ素をドー
ズ量５×１０¹⁵／ｃｍ² イオン注入して熱処理し、ソー
ス層１８を形成する。ソース層１８は図１（ａ）に示す
ように不連続的に複数個配列される。 【００３１】この後、全面をＣＶＤ酸化膜で覆い、これ
にコントクト孔を開けてソース電極２０を形成する。基
板裏面には、Ｖ−Ｎｉ−Ａｕ膜の蒸着によりドレイン電
極２１を形成する。 【００３２】以上のようにして、ゲート電極幅Ｌ_G ≧３
０μｍ、高抵抗層幅Ｗ_n ≧１２０μｍの導電変調型ＭＯ
ＳＦＥＴが得られる。また、チャネル領域は、通常のＭ
ＯＳＦＥＴ動作をする実効的チャネル領域１９ａと、ソ
ース層がないためにＭＯＳＦＥＴ動作しない領域１９ｂ
が交互に配列された状態となる。 【００３３】この実施形態の導電変調型ＭＯＳＦＥＴで
は、素子がオンのときにゲート電極１５下に開口するｎ
^- 型層１３からｐ型ベース層１７にドレインから注入さ
れる正孔電流のうち、チャネル領域１９ｂを通るものは
ソース層１８下を通らず直接ソース電極２０に流れる。 【００３４】すなわち、ソース層１８の間は正孔電流の
バイアス領域となっており、ソース層下の横方向抵抗が
実効的に小さくなり、大電流までラッチアップ現象を生
じない。 【００３５】以上のような構造パラメータの設定により
優れた素子特性が得られる理由を、具体的な実験データ
に基づいて次に説明する。前述したようにラッチアップ
電流の増大を図るために単にチャネル長ｌを大きくする
だけでは、オン電圧が急激に増大する。 【００３６】図２は、ゲート電極幅Ｌ_G とオン電圧Ｖ_F
の関係を測定した結果である。ｐ型ベース層拡散深さが
４μｍで、前述のようにバイアス領域を設けた素子で
は、オン電圧Ｖ_F はゲート電極幅Ｌ_G に大きく依存し、
Ｌ_G が３０μｍ以上になると低いオン電圧が得られるこ
とが分かる。 【００３７】図３は、ゲート電極幅Ｌ_G とラッチアップ
電流Ｉ_L の関係を示す。図３の縦軸はＬ_G ＝２０μｍに
おけるラッチアップ電流を１とした時のラッチアップ電
流の変化率である。 【００３８】図示のようにバイアス領域がない素子では
ラッチアップ電流は低く、またゲート電極幅Ｌ_G が大き
くなるとラッチアップ電流は低下しているが、バイアス
領域を設けた素子ではゲート電極幅Ｌ_G が大きくなって
もラッチアップ電流の低下は認められない。 【００３９】以上を纏めると、ソース層を不連続的に形
成しバイアス領域を設けた構造の導電変調型ＭＯＳＦＥ
Ｔにおいて、ゲート電極幅Ｌ_G を３０μｍ以上に設定す
ることにより、オン電圧Ｖ_F を余り上昇させることな
く、効果的にラッチアップ電流の増大を図ることができ
る。 【００４０】次に負荷短絡耐量について説明する。順方
向阻止電圧が１０００Ｖ以上の導電変調型ＭＯＳＦＥＴ
では、取扱い電圧が５００Ｖ以上になる。また、ゲート
電圧は１５Ｖである。 【００４１】したがって、電源電圧１０００Ｖ、ゲート
電圧１５Ｖの条件で負荷短絡通電を行ない、１０μsec
の間素子が非破壊であれば、負荷短絡耐量は十分である
といえる。 【００４２】そこで、種々の構造パラメータについて実
験を行った結果、負荷短絡耐量はベース層とドレイン層
に挟まれる高抵抗層の幅Ｗ_n に依存することが明らかに
なった。 【００４３】図４がそのデータであり、Ｗ_n と素子の非
破壊率の関係をヒストグラムで表したものである。図か
ら明らかなように、Ｗ_n が１２０μｍ以上になると非破
壊率が急激に高くなり、負荷短絡耐量が十分大きくなる
ことが分かる。 【００４４】なお、Ｗ_n が同一のとき、低抵抗バッファ
層がある場合とない場合とでは、ある場合の方が負荷短
絡耐量が大きいことが確認された。図５（ａ）（ｂ）
は、他の実施形態の導電変調型ＭＯＳＦＥＴの平面図と
そのＢ−Ｂ´断面図である。先の実施形態と対応する部
分には同じ符号を付して詳細な説明は省略する。 【００４５】この実施形態では、ソース層１８が連続的
に形成されている。そして、ｐ型ベース層１７内にｐ⁺
型層２２と共に、ソース側エッジが凹凸パターンとなる
ｐ⁺型層２３を形成している。 【００４６】すなわち、ｐ⁺ 型層２３は、チャネル領域
に終端するエッジとソース層１８下に終端するエッジが
交互に現われるパターンとし、チャネル領域１９が、Ｍ
ＯＳＦＥＴ動作に寄与する実効的チャネル領域１９ａ
と、ＭＯＳＦＥＴ動作に寄与しない領域１９ｂが交互に
配列形成された状態とする。 【００４７】つまり、この実施形態では、チャネル領域
１９ｂは、そのしきい値がチャネル領域１９ａでのそれ
に比べて高く設定されている。この実施形態の素子で
は、ゲート電極１５にオン・ゲート信号を与えた時、チ
ャネル領域１９ａがＭＯＳＦＥＴ動作によりオンし、チ
ャネル領域１９ｂではオンしない。 【００４８】高抵抗層１３で導電変調が起こって大電流
が流れるオン状態では、高抵抗層１３からの電流がチャ
ネル領域１９ｂをも流れるが、チャネル領域１９ａに比
べるとｐ⁺ 型層がソース層１８の全体に亙って形成され
ているため、ソース層下の横方向抵抗が小さく、ここで
の電圧降下は小さい。すなわち、チャネル領域１９ｂに
バイパス領域を用いた構造と等価になる。 【００４９】したがって、この実施形態の構造でも、ゲ
ート電極幅Ｌ_G および高抵抗層幅Ｗn を先の実施形態と
同様の条件に設定することにより、ラッチアップを生じ
ることなく、大電流を流すことができ、低いオン電圧を
得ることができる。なお、本発明は上記実施形態に限ら
れるものではなく、その趣旨を逸脱しない範囲で種々変
形して実施することができる。 【００５０】 【発明の効果】以上詳述したように本発明によれば、素
子パラメータの最適設計により、オン電圧の上昇をもた
らすことなくラッチアップ電流の増大を図ることがで
き、また負荷短絡耐量の向上を図った導電変調型ＭＯＳ
ＦＥＴを得ることができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a conductive modulation type MOS.
Related to FET. [0002] In recent years, as a power switching element,
Power MOSFETs that form source and channel regions by the DSA (Diffusion Self Alingn) method have appeared on the market. However, this element has a high on-resistance at a high withstand voltage of 1000 V or more, and it is difficult to flow a large current. As a promising alternative, a so-called conductive modulation type MOSFET is provided in which a conductive type layer opposite to the source is provided in the drain region to cause a conductive modulation in the high resistance layer to lower the on-resistance. It has been known. A conductive modulation type MOSFET is generally formed as follows. First, an n ⁻ -type high-resistance layer is formed on a p ⁺ Si substrate serving as a drain layer via an n ⁺ -type buffer layer. A gate electrode having a stripe-shaped opening is formed on the high-resistance layer with a gate insulating film interposed therebetween, and the impurity is double-diffused by using the gate electrode as a mask.
A self-aligned n-type source layer is formed at the p-type base layer and at its end. As a result, a channel region is formed on the surface of the p-type base layer sandwiched between the n-type source layer and the n ⁻ -type high resistance layer below the gate electrode. A source electrode is formed on both the source layer and the base layer, and a drain electrode is formed on the drain layer. In this conduction modulation type MOSFET, when a positive voltage is applied to the gate electrode to turn on, an electron current injected from the n ⁺ type source layer into the n ⁻ type high resistance layer through the channel region is reduced. Hole injection occurs from the p ⁺ -type drain layer, and as a result, conduction modulation occurs due to accumulation of a large amount of carriers in the n ⁻ -type high-resistance layer. The hole current injected into the n ^- type high resistance layer is
It passes through the p-type base layer below the n ⁺ -type source layer and is exposed to the source electrode. Since the source electrode short-circuits the n ⁺ -type source layer and the p-type base layer, the thyristor operation is prevented. If the gate-source voltage is set to zero. The device turns off. This conductive modulation type MOSFET can obtain a sufficiently low on-voltage as a result of the conduction modulation as compared with the conventional power MOSFET even when the breakdown voltage is increased. However, there is still a problem with this conductivity modulation type MOSFET. First, as the density of the current flowing through the device increases, the voltage drop due to the lateral resistance under the source layer increases. When a forward bias is applied between the p-type base layer and the n ⁺ -type source layer, a thyristor operation starts, and a so-called latch-up phenomenon occurs in which the element does not turn off even if the gate-source bias is reduced to zero. Conventionally, as a method for solving this problem, a method of deeply diffusing a p-type base layer, a method of deeply diffusing a p-type layer by superimposing it inside a p-type base layer, and the like have been adopted. However, these methods cause an increase in on-voltage. [0010] Figure 6 shows the manner in which the illustrated relationship of the p-type base layer of the diffusion depth X _P and the ON voltage V _F and the latch-up current I _L. The on-voltage to low, although diffusion depth X _P of the p-type base layer must be shallow, thereby, the latch-up current I _L decreases. Second, the conventional conduction modulation type MOSFET still has insufficient load short-circuit withstand capability. Conduction modulation type MO
When a load is short-circuited by using an SFET as an inverter device or the like, a power supply voltage is directly applied between a drain and a source, and an excessive current flows. Therefore, if this state continues, the conductive modulation type MOSFET is destroyed. To prevent this, a protection circuit is used. However, it is required that the protection circuit has a withstand voltage of about 10 μsec after the load short circuit occurs until the protection circuit operates. This is the load short-circuit tolerance. As the forward blocking voltage of the device increases, the handling voltage also increases, and the load short-circuit tolerance must be increased. [0013] As described above, it is difficult for the conventional conduction modulation type MOSFET to greatly increase the latch-up current without increasing the on-voltage.
There is a problem that the load short-circuit tolerance is insufficient. The present invention has been made in consideration of the above circumstances, and has as its object to increase the latch-up current without increasing the on-voltage and to improve the load short-circuit withstand capability. Conductive modulation type MO that can be
It is intended to provide an SFET. [Summary] In order to achieve the above object, a conductive modulation type MOSFET (Claim 1) according to the present invention comprises a first conductive type drain layer and a drain layer. And a second conductivity type high resistance layer forming a pn junction, a first conductivity type base layer selectively formed on the surface of the high resistance layer, and a second conductivity type high resistance layer selectively formed on the surface of the base layer. A conductive type source layer, a gate electrode formed on the base layer interposed between the source layer and the high-resistance layer via a gate insulating film, and contact with both the base layer and the source layer Having a source electrode and a drain electrode in contact with the drain electrode, wherein the width of the gate electrode is L _G , and the width of the high resistance layer sandwiched between the drain layer and the base layer is W _{n L G ≧ 30μm, W n ≧} 1 And satisfies the 0 .mu.m. Further, another conductive modulation type MOS according to the present invention
An FET (Claim 2) is provided with the conductive modulation type MOSFET.
In (Claim 1), in the central portion of the base layer, the base layer is selectively formed of the first conductivity type layer of deep high concentration than the W _n the drain layer and the first conductive layer And the width of the high resistance layer sandwiched between them. Further, another conductive modulation type MOS according to the present invention
An FET (Claim 3) is provided with the conductive modulation type MOSFET.
(Claim 1) is characterized in that a buffer layer of the second conductivity type having a higher impurity concentration than the high resistance layer is provided in a region between the drain layer and the high resistance layer. [Operation] By limiting the design parameters as described above, the characteristics of the conductive modulation type MOSFET can be greatly improved as will be described later with specific data. That is, by increasing the gate electrode width L _G, it is possible to increase the latch-up current without increasing the on-voltage, also the improvement of the load short-circuit tolerance by setting a large high-resistance layer width Wn Can be planned. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 (a)
FIG. 1B is a plan view illustrating a conduction modulation type MOSFET according to an embodiment, and a cross-sectional view taken along line AA ′. In the figure, reference numeral 11 denotes a p ⁺ -type drain layer, and an n ⁺ -type buffer layer 1 is formed on the p ⁺ -type drain layer 11.
An n ⁻ -type high-resistance layer 13 is formed via the gate electrode 2. That is, the p ⁺ -type drain layer 11 forms a pn junction with the n ⁻ -type high-resistance layer 13 via the n ⁺ -type buffer layer 12. A gate electrode 15 is formed on the high resistance layer 13 with a gate insulating film 14 interposed therebetween, for example, a polycrystalline silicon film. The gate electrode 15 has a stripe-shaped gap (opening) 1 as shown by hatching in FIG.
6 are arranged and formed in a lattice shape. Using this gate electrode 15 as a mask, DSA
By performing impurity diffusion by the method, a p-type base layer 17 is selectively formed on the surface of the n ⁻ -type high resistance layer 13, and an n ⁺ -type source layer 18 is selectively formed on the surface of the p-type base layer 17. Is formed. The gate electrode 15 is formed on the n ⁺ -type source layer 18 interposed between the p-type base layer 17 and the n ⁻ -type high resistance layer 13 via the gate insulating film 14. The source layers 18 are formed discontinuously as shown in FIG. As a result, a channel region 19 is formed on the end of the p-type base layer, that is, on the surface of the p-type base layer 17 in a region sandwiched between the source layer 18 and the high-resistance layer 13. The channel region 19 is actually
An effective channel region 19a in which operation is performed and a region 19b in which the MOSFET operation is not performed in a portion having no source layer are periodically formed. In the figure, reference numeral 20 denotes a source electrode which simultaneously controls the source layer 18 and the base layer 17, and reference numeral 21 denotes a drain electrode. p-type base layer 1
7 has a p in order to reduce its lateral resistance.
⁺ Type layer 22 is selectively formed by diffusion. In such a configuration, in this embodiment,
The gate electrode width L _G is set more than 30 [mu] m, also, between the p-type base layer 17 and the drain layer 11 (more precisely, p
High-resistance layer 1 (between ⁺ type layer 22 and n ⁺ type buffer layer 12)
3 of the width W _n is set to be equal to or greater than 120μm. A specific example of a manufacturing process of this device will be described below. First, 0.001-0.004Ω
· Cm and the p ⁺ -type Si substrate, the 100~150Ω · cm n ^-
A mold Si substrate is prepared. Next, one of the mirror-polished surfaces of the n ⁻ -type Si substrate is subjected to a phosphorus ion implantation at a dose of 0.5 to 1 × 10 ¹⁵ / cm ² and heat-treated. Next, the mirror-polished surface of the p ⁺ type Si substrate and the phosphorus / ion implanted surface of the n ⁻ type Si substrate are bonded by a direct bonding technique. Thereby, the p-type drain layer 11-
A wafer having the n ⁺ -type buffer layer 12-n ⁻ -type high resistance layer 13 is obtained. Here, the thickness of the n ⁻ -type Si substrate is adjusted in advance so that the width Wn of the high-resistance layer 13 finally becomes 120 μm or more. Thereafter, a 100 nm thermal oxide film is formed as a gate insulating film 14 on the surface of the n ⁻ -type high resistance layer 13, and a 500 nm polycrystalline silicon film is deposited thereon. Then, this polycrystalline silicon film is etched so as to have a periodic opening 16 to form a gate electrode 15.
And [0030] Here, the width L _G of the gate electrode 15 is 30μ
m or more. Next, using the gate electrode 14 as a mask, boron is diffused to form a p-type base layer 17. Using the gate electrode 15 as a part of the mask, arsenic is implanted at a dose of 5 × 10 ¹⁵ / cm ² and heat-treated to form the source layer 18. A plurality of source layers 18 are discontinuously arranged as shown in FIG. Thereafter, the entire surface is covered with a CVD oxide film, and a contact hole is made in this to form a source electrode 20. On the back surface of the substrate, a drain electrode 21 is formed by vapor deposition of a V-Ni-Au film. As described above, the gate electrode width L _G ≧ 3
0 μm, high-resistance layer width W _n ≧ 120 μm, conductivity modulation type MO
An SFET is obtained. Further, the channel region is a normal M
An effective channel region 19a in which an OSFET operation is performed, and a region 19b in which a MOSFET is not operated because there is no source layer.
Are alternately arranged. In the conduction modulation type MOSFET according to this embodiment, n
Of the hole currents injected from the drain from the ⁻ type layer 13 into the p-type base layer 17, those passing through the channel region 19 b flow directly to the source electrode 20 without passing under the source layer 18. That is, a hole current bias region is provided between the source layers 18, the lateral resistance under the source layer is effectively reduced, and the latch-up phenomenon does not occur even at a large current. The reason why excellent element characteristics can be obtained by setting the above structural parameters will be described below based on specific experimental data. As described above, simply increasing the channel length l to increase the latch-up current sharply increases the on-voltage. [0036] Figure 2, the gate electrode width L _G and the ON voltage V _F
Is a result of measuring the relationship. p-type base layer diffusion depth at 4 [mu] m, the device having a bias region as described above, the ON voltage V _F is largely dependent on the gate electrode width L _G,
L _G is understood that the low on-voltage becomes more than 30μm obtained. [0037] FIG. 3 shows the relation between the gate electrode width L _G and the latch-up current I _L. The vertical axis in FIG. 3 represents the rate of change of the latch-up current when the latch-up current at L _G = 20 μm is 1. The latch-up current in the element no bias region as shown is low and also it is the latch-up current when the gate electrode width L _G increases is reduced, the gate electrode width device provided with bias region L _G No decrease in the latch-up current is observed even when the value of "L" increases. In summary, the conductive modulation type MOSFE having a structure in which a source layer is formed discontinuously and a bias region is provided.
In T, by setting the gate electrode width L _G above 30 [mu] m, without increasing too much the on-voltage V _F, effectively it is possible to increase the latch-up current. Next, the load short-circuit tolerance will be described. Conduction modulation type MOSFET with forward blocking voltage of 1000 V or more
In this case, the handling voltage becomes 500 V or more. The gate voltage is 15V. Therefore, load short-circuiting is carried out under the conditions of a power supply voltage of 1000 V and a gate voltage of 15 V, and 10 μsec.
If the element is non-destructive during this period, it can be said that the load short-circuit tolerance is sufficient. [0042] Therefore, a result of an experiment conducted with the various structural parameters, load short-circuit withstand capability was found to be dependent on the width W _n of the high-resistance layer sandwiched base layer and the drain layer. [0043] Figure 4 is the data illustrates a relationship between non-destructive ratio of W _n and the element in the histogram. As apparent from FIG, W _n is sharply higher nondestructive rate becomes more than 120 [mu] m, it can be seen that the load short-circuit withstand capability is sufficiently large. [0044] Note that when W _n are the same, in and without the low-resistance buffer layer, a load short-circuit tolerance towards If you have large confirmed. FIGS. 5A and 5B
FIG. 4 is a plan view of a conduction modulation type MOSFET according to another embodiment and a cross-sectional view taken along line BB ′ of FIG. Parts corresponding to those in the previous embodiment are denoted by the same reference numerals, and detailed description is omitted. In this embodiment, the source layer 18 is formed continuously. Then, p ⁺
Together with the mold layer 22, a p ⁺ -type layer 23 in which the source side edge has an uneven pattern is formed. That is, the p ⁺ -type layer 23 has a pattern in which edges terminating in the channel region and edges terminating below the source layer 18 appear alternately.
Effective channel region 19a contributing to OSFET operation
And regions 19b that do not contribute to the MOSFET operation are alternately formed. That is, in this embodiment, the threshold value of the channel region 19b is set higher than that of the channel region 19a. In the device of this embodiment, when an on-gate signal is applied to the gate electrode 15, the channel region 19a is turned on by the MOSFET operation, and is not turned on in the channel region 19b. [0048] In the ON state occurred conductive modulation in the high-resistance layer 13 large current flows, the current from the high-resistance layer 13 also flows in the channel region 19b, as compared to the channel region 19a p ⁺ -type layer is a source layer Since it is formed over the entirety of 18, the lateral resistance under the source layer is small, and the voltage drop here is small. That is, the structure is equivalent to a structure using the bypass region in the channel region 19b. [0049] Thus, in the structure of this embodiment, by setting the gate electrode width L _G and the high-resistance layer width Wn to the same conditions as the previous embodiment, without latchup, passing a large current And a low on-state voltage can be obtained. The present invention is not limited to the above-described embodiment, and can be implemented with various modifications without departing from the spirit of the invention. As described above in detail, according to the present invention, it is possible to increase the latch-up current without increasing the on-state voltage by optimizing the design of the device parameters, and also to withstand the load short-circuit. Modulation-type MOS with improved performance
FET can be obtained.

【図面の簡単な説明】 【図１】本発明の一実施形態に係る導電変調型ＭＯＳＦ
ＥＴを示す平面図とそのＡ−Ａ´断面図 【図２】ゲート電極幅Ｌ_G とオン電圧Ｖ_F の関係を示す
図 【図３】ゲート電極幅Ｌ_G とラッチアップ電流Ｉ_L の関
係を示す図 【図４】高抵抗層幅Ｗn と素子の非破壊率の関係を示す
図 【図５】本発明の他の実施形態に係る導電変調型ＭＯＳ
ＦＥＴの平面図とそのＢ−Ｂ´断面図 【図６】ｐ型ベース層の拡散深さとオン電圧Ｖ_F および
ラッチアップ電流Ｉ_L の関係を示す図 【符号の説明】 １１…ｐ⁺ 型ドレイン層 １２…ｎ⁺ 型バッファ層 １３…ｎ^- 型高抵抗層 １４…ゲート絶縁膜 １５…ゲート電極 １６…間隙（開口部） １７…ｐ型ベース層 １８…ｎ⁺ 型ソース層 １９ａ…実効チャネル領域 １９ｂ…ＭＯＳＦＥＴ動作しないチャネル領域 ２０…ソース電極 ２１…ドレイン電極 ２２，２３…ｐ⁺ 型層BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a conduction modulation type MOSF according to an embodiment of the present invention.
The plan view and the A-A'sectional view Figure 2 Figure 3 shows showing the relation between the gate electrode width L _G and the ON voltage V _F relation between the gate electrode width L _G and the latch-up current I _L showing the ET FIG. 4 is a diagram showing the relationship between the high resistance layer width Wn and the non-destructive rate of the device. FIG. 5 is a conduction modulation type MOS according to another embodiment of the present invention.
Plan view and its B-B'sectional view of the FET 6 p-type EXPLANATION OF REFERENCE NUMERALS base layer of the diffusion depth and the ON voltage V _F and illustrates the relationship between the latch-up current I _L 11 ... p ⁺ -type drain layer 12 ... n ⁺ -type buffer layer 13 ... n ^- -type high resistance layer 14 ... gate insulating film 15 ... gate electrode 16 ... gap (opening) 17 ... p-type base layer 18 ... n ⁺ -type source layer 19a ... effective channel region 19b: MOSFET non-operating channel region 20 ... Source electrode 21 ... Drain electrodes 22, 23 ... p ⁺ type layer

Claims (1)

(57)【特許請求の範囲】 １．第１導電型ドレイン層と、 このドレイン層とｐｎ接合を形成する第２導電型高抵抗
層と、 この高抵抗層の表面に選択的に形成された第１導電型ベ
ース層と、 このベース層の表面に選択的に形成された第２導電型ソ
ース層と、 このソース層と前記高抵抗層とに挟まれた前記ベース層
上にゲート絶縁膜を介して形成されたゲート電極と、 前記ベース層と前記ソース層との双方にコンタクトする
ソース電極と、 前記ドレイン電極にコンタクトするドレイン電極とを有
し、 前記ゲート電極の幅をＬ_G 、前記ドレイン層と前記ベー
ス層とに挟まれる前記高抵抗層の幅をＷ_n としたとき、 Ｌ_G ≧３０μｍ Ｗ_n ≧１２０μｍ を満たすことを特徴とする導電変調型ＭＯＳＦＥＴ。 ２．前記ベース層の中央部に、このベース層よりも深い
高濃度の第１導電型層が選択的に形成され、前記Ｗ_n を
前記ドレイン層と前記第１導電型層とに挟まれる前記高
抵抗層の幅とすることを特徴とする請求項１に記載の導
電変調型ＭＯＳＦＥＴ。 ３．前記ドレイン層と前記高抵抗層とに挟まれた領域に
前記高抵抗層より不純物濃度が高い第２導電型のバッフ
ァ層を有することを特徴とする請求項１または請求項２
に記載の導電変調型ＭＯＳＦＥＴ。(57) [Claims] A first conductivity type drain layer; a second conductivity type high resistance layer forming a pn junction with the drain layer; a first conductivity type base layer selectively formed on a surface of the high resistance layer; A second conductivity type source layer selectively formed on the surface of the semiconductor device; a gate electrode formed on the base layer interposed between the source layer and the high resistance layer via a gate insulating film; A source electrode in contact with both the layer and the source layer; and a drain electrode in contact with the drain electrode, wherein the width of the gate electrode is L _G , and the height between the drain layer and the base layer is A conductivity-modulated MOSFET that satisfies L _G ≧ 30 μm W _n ≧ 120 μm, _where W _n is the width of the resistance layer. 2. The central portion of the base layer, the first conductivity type layer of deep high concentration than the base layer is selectively formed, the high-resistance sandwiched between the W _n to said drain layer and the first conductive layer 2. The conductive modulation type MOSFET according to claim 1, wherein the width of the layer is a layer width. 3. A second conductivity type buffer having a higher impurity concentration than the high resistance layer in a region interposed between the drain layer and the high resistance layer;
3. The method according to claim 1, further comprising:
3. The conductivity modulation type MOSFET according to claim 1.