JP2710175B2 - Data correctness judgment device - Google Patents
Data correctness judgment deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はデータ正誤判定器に関
し、特に一次局と二次局がお互いにマルチポイント、或
いはポイント−トゥ−ポイントで接続され、通信プロト
コルとしてＨＤＬＣを用いたパケット通信を行っている
場合に、一次局および、二次局がプロトコルを確認する
時に利用されるデータ正誤判定器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data true / false determinator, and more particularly to a primary station and a secondary station which are connected to each other at multipoint or point-to-point, and perform packet communication using HDLC as a communication protocol. The primary station and the secondary station, when confirming the protocol.
【０００２】[0002]
【従来の技術】従来、前述の如く一次局と二次局がお互
いにマルチポイント、又はポイント−トゥ−ポイントで
接続され、通信プロトコルとしてＨＤＬＣを用いたパケ
ット通信がある。ここで一次局がポーリング信号を出し
て、ポーリングされた二次局がステータス信号を送り返
すという半二重のシリアルデータ通信において、データ
のやりとりが正常に行われていない場合に、一次局が出
すポーリング信号がおかしいのか、又は二次局となるべ
き通信装置が一次局にポーリングされた時に、一次局に
送り返すステータス信号が、一次局の期待しているフォ
ーマットのものと違うのかどうか、各二次局側装置単位
で確認したい場合には、従来、２つの方法がとられてい
る。第１の方法は、一次局と二次局の間のデータライン
上でプロトコルアナライザを用いてデータのやりとりの
状況を観測することによりデータの正誤を判定する方法
がある。第２の方法は、一次局側装置でステータスデー
タを或いは、二次局側装置ポーリングデータを全て各装
置のＲＡＭに蓄えた後、ソフトウェアによってその正誤
を判定する方法がある。2. Description of the Related Art Conventionally, as described above, a primary station and a secondary station are connected to each other at a multipoint or point-to-point, and there is packet communication using HDLC as a communication protocol. Here, in the half-duplex serial data communication in which the primary station issues a polling signal and the polled secondary station sends back a status signal, the polling issued by the primary station when data exchange is not performed normally. For each secondary station, check whether the signal is wrong, or if the status signal sent back to the primary station when the communication device to be the secondary station is polled by the primary station is different from the expected format of the primary station. Conventionally, two methods have been used to confirm the information on a side device basis. The first method is to determine the correctness of data by observing the status of data exchange using a protocol analyzer on a data line between a primary station and a secondary station. A second method is a method in which status data or secondary station polling data is all stored in the RAM of each device in the primary station device, and then the correctness is determined by software.
【０００３】[0003]
【発明が解決しようとする課題】従来例の第１の方法
は、一次局と、二次局の間のデータライン上に観測用の
コネクタを取り付ける必要があるが、これは、初期の設
計段階で予めそのコネクタをデータ判定の対象となる通
信装置側か、或いは、ケーブルに含めておかなければな
らない。又、プロトコルアナライザは特殊な測定器であ
るので用意するのが困難な場合が生じるし、かなり大き
い測定器であるために持ち運びに不向きであるといった
欠点がある。次に第２の方法はこれらのポーリングデー
タやステータスデータが変更されたり、二次局側の装置
が数台あって、それらの出すステータスデータがそれぞ
れ異なっている場合には、各装置ごとにソフトウェアを
作らなければならないために非常に手間がかかり、手軽
に装置検査が行えないという欠点がある。さらに、この
様なデータ処理を実行するための特別なＣＰＵが必要で
あったり、そのＣＰＵ用に特別なソフトウェアを組み込
む必要があったりして手軽にプログラムの変更が出来な
いなどの欠点もある。The first method of the prior art requires mounting an observation connector on a data line between a primary station and a secondary station, which is performed in an early design stage. Therefore, the connector must be included in advance in the communication device or the cable to be subjected to data determination. In addition, since the protocol analyzer is a special measuring instrument, it may be difficult to prepare the protocol analyzer, and the protocol analyzer has a disadvantage that it is not suitable for carrying because it is a considerably large measuring instrument. Next, in the second method, if these polling data and status data are changed, or if there are several secondary station devices and their status data are different, software Has to be made, which is very troublesome, and there is a drawback that the device cannot be easily inspected. Further, there is a drawback that a special CPU for executing such data processing is required, special software for the CPU is required, and the program cannot be easily changed.
【０００４】[0004]
【課題を解決するための手段】本発明のデータ正誤判定
器は、データ信号を入出力するＩ／Ｏポートと、シリア
ルで入ってくる入力データをパラレル信号に変換するシ
フトレジスタと、前記パラレルデータを１バイトごとの
パケットデータの形に変換するクロック発生器及び８分
周カウンタと、各バイトのデータを蓄えておくラッチ回
路と、前記ラッチ回路に一時記憶されたＨＤＬＣ通信用
プロトコルの１フレームの最初の１バイトであるオープ
ニングフラグを入力してあらかじめ設定されたオープニ
ングフラグの符号列と比較し正誤を判定するオープニン
グフラグ判定回路と、前記オープニングフラグ判定回路
の正判定で出力されるイネーブル信号を受けて次の１バ
イトのデータを入力し、内臓の比較データ発生回路の符
号列と比較し正誤を判定する複数個のデータ判定回路
と、最終のデータ判定回路の正判定で出されるイネーブ
ル信号を受けて１フレームの最後の１バイトであるクロ
ージングフラグを入力してあらかじめ設定されたオープ
ニングフラグの符号列と比較し正誤を判定するとともに
正誤に対応する表示を行うクロージングフラグ判定回路
とを有する。According to the present invention, there is provided a data correct / incorrect judgment device comprising: an I / O port for inputting / outputting a data signal; a shift register for converting serially input data into a parallel signal; , A clock generator and a divide-by-8 counter for converting the data into the form of packet data for each byte, a latch circuit for storing the data of each byte, and one frame of the HDLC communication protocol temporarily stored in the latch circuit. An opening flag judging circuit for inputting an opening flag, which is the first byte, and comparing it with a preset code string of the opening flag to judge correctness, and an enable signal output by the opening flag judging circuit to judge correctness. Input the next 1-byte data, compare it with the code string of the built-in comparison data generation circuit, A plurality of data determination circuits to be determined, and a closing flag which is the last one byte of one frame in response to an enable signal output by a correct determination of the last data determination circuit, and a code string of a preset opening flag is input. And a closing flag determination circuit that determines correctness and correctness and performs display corresponding to the correctness.
【０００５】[0005]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【０００６】図１は本発明の一実施例のデータ正誤判定
器のブロック図、図２，図３の実施例は、このデータ正
誤判定回路１０を使用して、それぞれ１次局１２が出力
するポーリングデータ１２Ａの正誤判定を行う構成図
と、２次局１３が出力するステータスデータ１４Ａの正
誤判定を行う構成図とを示す。図４は一般的なＨＤＬＣ
のプロトコルのフレーム構成を示す説明図、図５，図
６，図７はそれぞれ図１の実施例の要部であるオープニ
ングフラグ判定回路６３クロージングフラグ判定回路
７、データ判定回路８Ａ〜８Ｃ（図７（ａ））、比較デ
ータ発生回路２９（図７（ｂ））の回路図である。FIG. 1 is a block diagram of a data right / wrong decision unit according to an embodiment of the present invention. In the embodiments shown in FIGS. 2 and 3, each primary station 12 outputs using this data right / wrong decision circuit 10. FIG. 3 shows a configuration diagram for making a right / wrong determination of the polling data 12A and a configuration diagram for making a right / false determination of the status data 14A output by the secondary station 13. Figure 4 shows a general HDLC
5A, 5B, 6A, and 6B show opening frame determination circuit 63, closing flag determination circuit 7, and data determination circuits 8A to 8C (FIG. 7), which are main parts of the embodiment of FIG. 8A is a circuit diagram of a comparison data generation circuit 29 (FIG. 7B).
【０００７】まず、正誤判定の対象となる一般的なフレ
ームレベルのＨＤＬＣのプロトコルの構成を図４により
説明する。１フレーム内には、フレームの始めと終りを
示すオープニングフラグＦ１，クロージングフラグＦ２
があり１バイト８ビット構成で符号列は“０１１１１１
１０”で構成される。このＦ１，Ｆ２の間に、フレーム
の監視制御用の１バイトのアドレスビット、１バイトの
制御ビット、２バイトの誤りチェックコードがあり、中
央部にＮビットの情報が配列されている。 次に図２，
図３により本実施例のＨＤＬＣ通信用データ正誤判定器
１０を使ってデータの正誤判定を行う構成を説明する。
図２において、一次局１２から来るポーリングデータ１
２Ａの正誤判定にＨＤＬＣ通信用データ正誤判定器１０
を使用する場合には、これを擬似的な二次局として直接
一次局用の装置のＩ／Ｏポート１１Ａに接続する。First, the configuration of a general frame-level HDLC protocol that is the subject of correctness determination will be described with reference to FIG. In one frame, an opening flag F1 indicating the beginning and end of the frame, a closing flag F2.
And the code string is “011111” with a 1-byte 8-bit configuration.
10 ". Between F1 and F2, there is a 1-byte address bit for monitoring and controlling the frame, a 1-byte control bit, and a 2-byte error check code, and N-bit information in the center. Next, FIG.
With reference to FIG. 3, a description will be given of a configuration in which the correctness / incorrectness of data is determined using the HDLC communication data correctness / incorrectness determiner 10 of the present embodiment.
In FIG. 2, polling data 1 coming from the primary station 12
HDA communication data correctness judgment device 10 for 2A correctness judgment
Is used, it is directly connected to the I / O port 11A of the device for the primary station as a pseudo secondary station.
【０００８】次に図３のように逆に、二次局１４から来
るステータスデータ１４Ａの正誤判定をする場合には、
二次局１４に対してポーリングを行うポーリングデータ
発生器１３と組み合わせることにより、ＨＤＬＣ通信用
データ正誤判定器１０を擬似的な一次局として二次局用
の装置のＩ／Ｏポート１１Ｂに接続する。Next, as shown in FIG. 3, when the status data 14A coming from the secondary station 14 is judged to be correct or incorrect,
By combining with the polling data generator 13 that polls the secondary station 14, the HDLC communication data correctness / incorrectness judging device 10 is connected to the I / O port 11B of the device for the secondary station as a pseudo primary station. .
【０００９】次に図１により本実施例のＨＤＬＣ通信用
データ正誤判定器１０内の構成と動作をステータスデー
タの正誤判定を例（図３）によって説明する。二次局１
４から送られてきたステータス信号はＩ／Ｏポート１を
介してシルアルデータとしてシフトレジスタ２に入って
くる。シフトレジスタ２では、このシリアルデータをパ
ラレルに変換してラッチ回路５に送る。ラッチ回路５は
８分周カウンタ４から来る同期信号に合わせてステータ
ス信号を１バイトごとに分けて各バイト用のデータ判定
回路に送る。前述のようにＨＤＬＣ通信の場合のパケッ
トデータでは、最初の１バイトのデータとしてはオープ
ニングフラグＦ１が送られてくるはずなので、オープニ
ングフラグ判定回路６で判定し、それ以降はデータ判定
回路８Ａ〜８Ｃで、各バイトごとのデータの正誤を判定
する。Next, referring to FIG. 1, the configuration and operation of the data validity judging device 10 for HDLC communication according to the present embodiment will be described with reference to FIG. Secondary station 1
The status signal sent from 4 enters the shift register 2 as serial data via the I / O port 1. The shift register 2 converts the serial data into parallel data and sends the data to the latch circuit 5. The latch circuit 5 divides the status signal for each byte according to the synchronization signal coming from the divide-by-8 counter 4 and sends it to the data determination circuit for each byte. As described above, in the packet data in the HDLC communication, since the opening flag F1 should be sent as the first 1-byte data, the opening flag determination circuit 6 makes the determination, and thereafter the data determination circuits 8A to 8C Then, the correctness of the data for each byte is determined.
【００１０】オープニングフラグ判定回路６は図５に示
すように、ラッチ回路２０，２２、比較器２１から構成
され、オープニングフラグＦ１のビット構成“０１１１
１１１０”がラッチ回路に入力される。比較器２１はあ
らかじめ“０１１１１１１０”に対応するＯＶ，６個の
５Ｖ，ＯＶが設定されており、ラッチ回路２０のオープ
ニングフラグと合致していればラッチ回路２２にイネー
ブル信号を出す。ラッチ回路２２はこのイネーブル信号
を受けると次のデータ判定回路８Ａの比較器にロウレベ
ルを送りイネーブルにする。As shown in FIG. 5, the opening flag determination circuit 6 comprises latch circuits 20, 22 and a comparator 21, and the bit configuration of the opening flag F1 is "0111".
1110 "is input to the latch circuit. In the comparator 21, OVs corresponding to" 01111110 "and six 5V and OVs are set in advance, and if they match the opening flag of the latch circuit 20, the latch circuit 22 Upon receiving this enable signal, the latch circuit 22 sends a low level to the comparator of the next data determination circuit 8A to enable it.
【００１１】データ判定回路８Ａ〜８Ｃの数は１フレー
ム内の全体のバイト数からオープニングフラグとクロー
ジングフラグを除いたバイト数の数だけ用意されてい
る。データ判定回路に入ったデータは図７（ａ）に示す
ように、ラッチ回路２７を通って比較器２８に入る。一
方、比較データ発生回路２９は図７（ｂ）に示す様な構
成になっており、そのディップスイッチ３１をオン／オ
フする事により比較すべきデータを作り出す。そして、
比較器２８ではラッチ回路５から来たステータス信号と
比較データ発生回路２９から来たデータを比較して、そ
れらが等しければラッチ回路２７及びラッチ回路３０に
ハイレベルの信号を出力し、等しくなければロウレベル
の信号を出力する。この時ハイレベルの信号を出すと、
ラッチ回路２７は比較したデータを保持し、ラッチ回路
３０によって次の１バイト用の比較器をイネーブルにす
る。一方、ロウレベルの信号を出すと、その時点でステ
ータスデータに誤りがあるものとする。即ち、これによ
り次の比較器がイネーブルとならないので、図６のクロ
ージングフラグ判定回路７中の赤のＬＥＤ２５が点灯し
たままである。この一連の処理を順々に実行して、クロ
ージングフラグ判定回路７でパケットデータの最後のバ
イトがクロージングフラグＦ１（７ＥＨ）であるか否か
を判定した段階で、その最後のバイトがクロージングフ
ラグであれば赤のＬＥＤ２５は消えて、緑のＬＥＤ２６
が点灯する。なお、クロージングフラグ判定回路７の比
較器２４の動作もクロージングフラグＦ２が“０１１１
１１１０”として比較電圧を設定している。以上図３の
ステータスデータの正誤判定の動作を例にとり説明した
が、図５のポーリングデータの正誤判定の動作も前述と
同様である。The number of data determination circuits 8A to 8C is prepared by the number of bytes excluding the opening flag and the closing flag from the total number of bytes in one frame. As shown in FIG. 7A, the data that has entered the data determination circuit enters the comparator 28 through the latch circuit 27. On the other hand, the comparison data generating circuit 29 has a configuration as shown in FIG. 7B, and generates data to be compared by turning on / off the dip switch 31. And
The comparator 28 compares the status signal from the latch circuit 5 with the data from the comparison data generation circuit 29, and outputs a high-level signal to the latch circuits 27 and 30 if they are equal. Outputs a low level signal. At this time, if you output a high level signal,
The latch circuit 27 holds the compared data, and the latch circuit 30 enables the next 1-byte comparator. On the other hand, when a low level signal is output, it is assumed that there is an error in the status data at that time. That is, since the next comparator is not enabled by this, the red LED 25 in the closing flag determination circuit 7 in FIG. 6 remains lit. This series of processing is sequentially executed, and when the closing flag determination circuit 7 determines whether or not the last byte of the packet data is the closing flag F1 (7EH), the last byte is used as the closing flag. If there is, the red LED 25 goes out and the green LED 26
Lights up. The operation of the comparator 24 of the closing flag determination circuit 7 is also performed when the closing flag F2 is set to “0111”.
The comparison voltage is set as 1110 ". The operation of determining whether the status data is correct or not in FIG. 3 has been described above as an example, but the operation of determining whether the polling data is correct or not in FIG.
【００１２】[0012]
【発明の効果】以上延べた本発明のＨＤＬＣ通信用デー
タ正誤判定器を使用することにより次の様な効果があ
る。The following effects are obtained by using the data corrector for HDLC communication according to the present invention.
【００１３】（１）ＨＤＬＣを用いたパケットデータの
やりとりが正常に行われていない場合に、一次局側か二
次局側のいずれに原因があるかを簡単に判別することが
できる。(1) When packet data exchange using HDLC is not performed normally, it is possible to easily determine whether the primary station or the secondary station has a cause.
【００１４】（２）一次局となる通信装置がまだ用意さ
れていないか、又は故障の場合にも、二次局側の通信装
置を単体で調査できる。(2) Even if the communication device serving as the primary station is not prepared yet or has a failure, the communication device on the secondary station side can be investigated by itself.
【００１５】（３）比較データ発生回路にディップスイ
ッチを用いているので、自由に比較データを作り出すこ
とができる。(3) Since a dip switch is used in the comparison data generation circuit, comparison data can be created freely.
【００１６】（４）ステータスデータのレングスが変わ
る場合にもラッチ回路２台、比較器１台、比較データ発
生回路１台で構成されるデータ判定回路をデータバス上
に追加、削除する事により自由に対応できる。(4) Even when the length of status data changes, a data judgment circuit composed of two latch circuits, one comparator, and one comparison data generation circuit can be freely added or deleted on the data bus. Can respond to.
【００１７】（５）ステータス信号の正誤を判定したい
二次局側の装置が複数あって、各々が異なるフォーマッ
トのステータスデータを一次局に送信してくる場合に
も、各装置ごとにステータスデータの正誤判定のソフト
ウェアを作成する必要がなくなる。(5) Even when there are a plurality of devices on the secondary station for which it is desired to determine the correctness of the status signal and each of them transmits status data of a different format to the primary station, the status data of each device is There is no need to create correct / wrong software.
【００１８】（６）ＨＤＬＣ通信用データ正誤判定器は
小型化することが可能なので持ち運びが自由にできる。(6) The data corrector for HDLC communication can be miniaturized and can be freely carried.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図２】本実施例を適用した場合の構成図である。FIG. 2 is a configuration diagram when the present embodiment is applied.
【図３】本実施例を適用した場合の構成図である。FIG. 3 is a configuration diagram when the present embodiment is applied.
【図４】一般的なＨＤＬＣのプロトコルの説明図であ
る。FIG. 4 is an explanatory diagram of a general HDLC protocol.
【図５】本実施例のオープニングフラグ判定回路の回路
図である。FIG. 5 is a circuit diagram of an opening flag determination circuit according to the embodiment.
【図６】本実施例のクロージングフラブ判定回路の回路
図である。FIG. 6 is a circuit diagram of a closing flag determination circuit according to the present embodiment.
【図７】本実施例のデータ判定回路の回路図である。FIG. 7 is a circuit diagram of a data determination circuit according to the present embodiment.
１，１１Ａ，１１Ｂ Ｉ／Ｏポート ２ シフトレジスタ ３ クロック発生器 ４ ８分周カウンタ ５，２０，２２，２３，２７，３０ ラッチ回路 ６ オープニングフラグ判定回路 ７ クロージングフラグ判定回路 ８Ａ〜８Ｃ データ判定回路 １０ ＨＤＬＣ通信用データ正誤判定器 １２ 一次局 １３ ポーリングデータ発生器 １４ 二次局 ２１，２４，２８ 比較器 ２５，２６， ＬＥＤ ２９ 比較データ発生回路 ３１ ディップスイッチ 1, 11A, 11B I / O port 2 shift register 3 clock generator 4 divide-by-8 counter 5, 20, 22, 23, 27, 30 latch circuit 6 opening flag determination circuit 7 closing flag determination circuit 8A-8C data determination circuit DESCRIPTION OF SYMBOLS 10 Data correctness judgment device for HDLC communication 12 Primary station 13 Polling data generator 14 Secondary station 21, 24, 28 Comparator 25, 26, LED 29 Comparison data generation circuit 31 Dip switch
Claims (3)
と、シリアルで入ってくる入力データをパラレル信号に
変換するシフトレジスタと、前記パラレルデータを１バ
イトごとのパケットデータの形に変換するクロック発生
器及び８分周カウンタと、各バイトのデータを蓄えてお
くラッチ回路と、前記ラッチ回路に一時記憶されたＨＤ
ＬＣ通信用プロトコルの１フレームの最初の１バイトで
あるオープニングフラグを入力してあらかじめ設定され
たオープニングフラグの符号列と比較し正誤を判定する
オープニングフラグ判定回路と、前記オープニングフラ
グ判定回路の正判定で出力されるイネーブル信号を受け
て次の１バイトのデータを入力し、内臓の比較データ発
生回路の符号列と比較し正誤を判定する複数個のデータ
判定回路と、最終のデータ判定回路の正判定で出力され
るイネーブル信号を受けて１フレームの最後の１バイト
であるクロージングフラグを入力してあらかじめ設定さ
れたオープニングフラグの符号列と比較し正誤を判定す
るとともに正誤に対応する表示を行うクロージングフラ
グ判定回路とを有することを特徴とするデータ正誤判定
器。1. An I / O port for inputting / outputting a data signal, a shift register for converting serially input data into a parallel signal, and a clock for converting the parallel data into packet data for each byte. A generator, a divide-by-8 counter, a latch circuit for storing data of each byte, and an HD temporarily stored in the latch circuit.
An opening flag judging circuit for inputting an opening flag, which is the first byte of one frame of the LC communication protocol, and comparing it with a preset code string of the opening flag to judge correctness and correctness of the opening flag judging circuit; Receiving the enable signal output in step (1), inputs the next 1-byte data, compares the data with a code string of a built-in comparison data generation circuit, and determines whether the data is correct or incorrect; Upon receiving the enable signal output in the determination, a closing flag, which is the last byte of one frame, is input and compared with a code string of a preset opening flag to determine correctness and correctness, and to perform display corresponding to the correctness. A data correctness / incorrectness determiner comprising a flag determination circuit.
ータ発生回路が任意の判定基準となる符号を作成するデ
ィップスイッチを有することを特徴とする請求項１記載
のデータ正誤判定器。2. A data correct / incorrect judgment device according to claim 1, wherein the comparison data generation circuit provided in the data judgment circuit has a dip switch for creating a code serving as an arbitrary judgment reference.
り、二次局がこのポーリングデータを受けた後にステー
タスデータを送信するシステムの場合に、前記二次局の
ステータスデータの正誤判定のために該データ正誤判定
器と、擬似ポーリングデータを送出するポーリングデー
タ発生回路とを有することを特徴とする請求項１記載の
データ正誤判定器。3. In a system in which a primary station transmits polling data to a secondary station and the secondary station transmits status data after receiving the polling data, the primary station transmits the polling data to the secondary station to determine whether the status data of the secondary station is correct or not. 2. The data corrector / error detector according to claim 1, further comprising a data corrector / error detector and a polling data generating circuit for transmitting pseudo polling data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250743A JP2710175B2 (en) | 1991-09-30 | 1991-09-30 | Data correctness judgment device |
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| JP3250743A JP2710175B2 (en) | 1991-09-30 | 1991-09-30 | Data correctness judgment device |
Publications (2)
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|---|---|
| JPH0591163A JPH0591163A (en) | 1993-04-09 |
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|---|---|---|---|---|
| EP1434382B2 (en) † | 2001-10-02 | 2017-10-04 | Hitachi, Ltd. | Serial data transferring apparatus |
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1991
- 1991-09-30 JP JP3250743A patent/JP2710175B2/en not_active Expired - Fee Related
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| JPH0591163A (en) | 1993-04-09 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970924 |
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