KR100257883B1 - High level data link control method of communication packet destination and packet type detection device and method - Google Patents
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Abstract
Description
본 발명은 고수준 데이터 링크 제어(high level data link control; 이하 "HDLC"라 약칭한다) 방식의 이동통신 시스템에서 패킷(packet)을 검출하는 장치 및 방법에 관한 것으로, 특히 HDLC 통신 패킷의 특정 필드(field)를 검사하여 패킷의 목적지와 패킷의 종류를 검출함으로써 시스템의 에러(error) 발생시 에러 발생의 원인 분석 및 추적이 용이하게 해주는 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and a method for detecting a packet in a mobile communication system of a high level data link control (hereinafter, referred to as "HDLC"), particularly a specific field of an HDLC communication packet. The present invention relates to an apparatus and method for detecting a destination and a packet type of an HDLC communication packet that makes it possible to easily analyze and trace the cause of an error occurrence when an error occurs in a system by detecting a packet destination and a packet type.
일반적으로 HDLC 통신 방식은, 전송 제어용 정보와 사용자 데이터가 분리되므로 사용자 데이터에 관계없이 전송이 가능하고, 연속적으로 전송하고 일괄적으로 응답하며 전이중(full duplex) 통신 사용시 역방향 데이터에 대한 응답을 보낼 수 있으므로 전송 능력이 향상된다. 그리고 모든 프레임에 대한 전송 오류 검사 필드가 부여되므로 오류 검출률이 향상된다.In general, since HDLC communication information is separated from user data for transmission control, transmission is possible regardless of user data, and it is possible to transmit continuously and collectively, and to send a response to reverse data when using full duplex communication. Therefore, transmission power is improved. In addition, since a transmission error check field is provided for all frames, an error detection rate is improved.
HDLC 통신 방식은 프레임을 통해 데이터 송수신이 이루어지는데, 이러한 프레임은, 프레임의 시작을 나타내는 플래그와, 프레임이 어디로 전송될 것인지를 나타내는 목적지 어드레스 필드와, 프레임의 송신지 어드레스를 나타내는 송신지 어드레스 필드와, 메시지 타임 필드와, 프레임 길이 필드와, 프레임 제어 모드 필드와, 프레임 종류 필드와, 실제적인 사용자 데이터 필드와, 프레임의 에러 제어를 위한 프레임 체크 필드와, 프레임의 끝을 나타내는 플래그로 구성된다.In the HDLC communication method, data is transmitted and received through a frame. The frame includes a flag indicating the start of a frame, a destination address field indicating where the frame is to be transmitted, a source address field indicating a source address of the frame, And a message time field, a frame length field, a frame control mode field, a frame type field, an actual user data field, a frame check field for error control of the frame, and a flag indicating the end of the frame.
이러한 HDLC 통신 방식이 이동통신 시스템에서 사용되며, 도1은 일반적인 이동통신 시스템의 블록 구성도이다.This HDLC communication method is used in a mobile communication system, and FIG. 1 is a block diagram of a general mobile communication system.
이에 도시된 바와 같이, 이동하거나 특정되어 있지 않은 지점에 정지하는 중에 운용되는 이동국(MS; Mobile Station)(1)과; 상기 이동국(1)의 호처리 요구를 수신하고, 제어국(3)의 호전송 요구를 상기 이동국(1)에 전송하는 기지국(BTS; Base Transceiver Station)(2)과; 상기 기지국(2)과 교환기(4) 간의 신호처리를 수행하기 위하여 상기 기지국(2)을 제어하는 제어국(BSC, Base Station Controller)(3)과; 상기 제어국(3)과 연결되어 상기 이동국(1)의 호처리 요구를 공중망 또는 전용망을 통해 공중전화교환망(PSTN; Public Switching Telephone Network)이나 AMPS(Advanced Mobile Phone Service)와 다른 통신망에 전송하여 이동통신 서비스가 이루어질 수 있도록 하는 교환기(MSC; Mobile Switching Center)(4)로 구성된다.As shown here, a mobile station (MS) 1 which is operated while moving or stopping at an unspecified point; A base transceiver station (BTS) 2 which receives a call processing request of the mobile station 1 and transmits a call transmission request of a control station 3 to the mobile station 1; A base station controller (BSC) 3 which controls the base station 2 to perform signal processing between the base station 2 and the exchange 4; It is connected to the control station 3 and transmits the call processing request of the mobile station 1 to a public switching network (PSTN) or an advanced mobile phone service (AMPS) and another communication network through a public network or a dedicated network. It consists of a Mobile Switching Center (MSC) 4 to enable communication services.
이와 같이 구성된 일반적인 이동통신 시스템은, 가입자가 자신의 이동국(1)을 가지고 교환기(4)의 서비스 반경 이내에 있으면서 이동통신 서비스를 사용하고자 하면, 교환기(4)는 제어국(3)의 제어에 따라 이동국(1)의 위치를 파악하고, 이동국(1)의 요구에 따라 음성/팩스정보 서비스를 수행하거나 다른 통신망과 연결시켜 이동통신 서비스를 수행할 수 있도록 동작된다.In the general mobile communication system configured as described above, if the subscriber intends to use the mobile communication service with his mobile station 1 within the service radius of the switch 4, the switch 4 is controlled according to the control of the control station 3. The mobile station 1 operates to determine the location of the mobile station 1 and to perform a voice / fax information service or to connect with another communication network according to the request of the mobile station 1 to perform a mobile communication service.
상기 기지국(2)은 도2에 도시된 바와 같이, 기지국(2) 내의 망을 관리하고 기지국(2) 내의 패킷(packet) 흐름을 제어하며, 기지국(2)과 상기 제어국(3)간 인터페이스를 수행하는 기지국 내부 연결망(BTS Interconnection Network; 이하 "BIN"이라 약칭한다)(10)과; 상기 BIN(10)과 데이터 유니트(Data Unit; 이하 "DU"라 약칭한다)(40) 간의 패킷 흐름을 제어하는 패킷경로 설정카드(Shelf Control and Router Card Assembly; 이하 "SRCA"라 약칭한다)(20)와; 상기 BIN(20)과 패킷을 송수신하여 고주파 처리 블록(Radio Frequency;RF)을 제어하는 송수신 제어 카드(Tranceiver Control Card Assembly; 이하 "TCCA"라 약칭한다)(30)와; 상기 BIN(20)을 통해 전송된 패킷을 수신하여 셀(cell)내의 호 처리를 수행하는 데이터 유니트(40)를 포함하여 구성된다.The base station 2 manages the network in the base station 2 and controls the packet flow in the base station 2, as shown in FIG. 2, and interfaces between the base station 2 and the control station 3. A base station internal connection network (hereinafter abbreviated as " BIN ")10; (Shelf Control and Router Card Assembly (hereinafter abbreviated as "SRCA") for controlling the packet flow between the BIN 10 and the data unit (hereinafter abbreviated "DU") 40 ( 20); A Transmitter Control Card Assembly (hereinafter, abbreviated as "TCCA") 30 for transmitting and receiving a packet to and from the BIN 20 to control a Radio Frequency (RF) block; And a data unit 40 for receiving a packet transmitted through the BIN 20 and performing a call processing in a cell.
상기 SRCA(20)는, SRCA(20)의 동작을 제어하는 중앙처리장치(21)와; 상기 BIN(10)에서 전송되는 패킷 중 상기 TCCA(30)와 상기 데이터 유니트(40)으로 전송될 패킷을 필터링하여 수신하는 수신 모니터부(23)와; 상기 중앙처리장치(21)의 제어에 따라 상기 수신 모니터부(23)로부터의 수신 패킷을 상기 데이터 유니트(40)에 전송하고, 상기 데이터 유니트(40) 및 상기 TCCA(30)로부터 패킷을 수신하는 HDLC 포맷 송수신기(25)와; 상기 HDLC 포맷 송수신기(25)에서 상기 BIN(10)으로 패킷을 송신할 수 있도록 송신을 중재하는 송신 중재부(24)와; 상기 송신 중재부(24)의 제어에 따라 상기 HDLC 포맷 송수신기(25)에서 송신되는 패킷을 수신하여 상기 BIN(10)으로 전송하는 송신 모니터부(23)로 구성된다.The SRCA 20 includes a central processing unit 21 for controlling the operation of the SRCA 20; A reception monitor unit (23) for filtering the packets to be transmitted to the TCCA (30) and the data unit (40) among the packets transmitted from the BIN (10); Under the control of the central processing unit 21, the received packet from the reception monitor unit 23 is transmitted to the data unit 40, and the packet is received from the data unit 40 and the TCCA 30. An HDLC format transceiver 25; A transmission arbiter (24) for arbitrating transmission so that the HDLC format transceiver (25) can transmit a packet to the BIN (10); A transmission monitor unit 23 receives a packet transmitted from the HDLC format transceiver 25 and transmits the packet to the BIN 10 under the control of the transmission arbitration unit 24.
상기 데이터 유니트(40)는, 호 처리를 수행하여 가입자와 채널을 연결시켜주는 다수개의 채널 카드(40a-40j)로 구성되며, 각 채널 카드(40a-40j)는 상기 SRCA(20)내 HDLC 포맷 송수신기(25)와 패킷을 송수신하는 HDLC 포맷 송수신기를 각각 구비한다.The data unit 40 is composed of a plurality of channel cards 40a-40j for performing call processing to connect a channel with a subscriber, and each channel card 40a-40j has an HDLC format in the SRCA 20. Each transceiver is provided with an HDLC format transceiver for transmitting and receiving a packet.
이와 같이 구성된 기지국내의 기지국 내부 연결망과 데이터 유니트 및 송수신 제어 카드간의 패킷 흐름을 설명하면 다음과 같다.The packet flow between the base station internal connection network, the data unit, and the transmission / reception control card in the base station configured as described above is as follows.
먼저, BIN(10)에서 SRCA(20)를 거쳐 데이터 유니트(40)로 패킷을 송신하는 과정을 설명하면, BIN(10)은 기지국 내의 패킷을 가입자에게 전송하기 위해 패킷을 SRCA(20)로 송신한다. SRCA(20)내 수신 모니터부(22)는 BIN(10)으로부터 수신된 패킷중 TCCA(30)로 전송될 패킷이면 중앙처리장치(21)로 해당 패킷을 전송하고, 데이터 유니트(40)로 전송될 패킷이면 데이터 유니트(40)로 해당 패킷을 전송한다.First, the process of transmitting a packet from the BIN 10 to the data unit 40 via the SRCA 20 is described. The BIN 10 transmits the packet to the SRCA 20 to transmit the packet in the base station to the subscriber. do. The reception monitor unit 22 in the SRCA 20 transmits the packet to the central processing unit 21 if it is a packet to be transmitted to the TCCA 30 among the packets received from the BIN 10, and transmits the packet to the data unit 40. If the packet is to be transmitted, the packet is transmitted to the data unit 40.
이렇게 SRCA(20)내 HDLC 포맷 송수신기(25)로부터 패킷이 전송되면, 데이터 유니트(40)의 해당 채널카드(40a)내 HDLC 포맷 송수신기(40a-1)는 전송된 패킷의 에러를 체크하여 에러가 없는 정상적인 패킷 중, 자신의 채널 카드(40a)에 해당되는 패킷만을 수신하고 나머지의 패킷은 버린다. 채널카드(40a)는 HDLC 포맷 송수신기(40a-1)에서 수신한 패킷으로 호 처리를 수행하여 해당 가입자에게 전송한다.When the packet is transmitted from the HDLC format transceiver 25 in the SRCA 20, the HDLC format transceiver 40a-1 in the corresponding channel card 40a of the data unit 40 checks the error of the transmitted packet and the error is detected. Of the normal packets that are not present, only the packets corresponding to the own channel card 40a are received and the remaining packets are discarded. The channel card 40a performs a call processing on the packet received by the HDLC format transceiver 40a-1 and transmits it to the subscriber.
다음으로, BIN(10)에서 SRCA(20)를 거쳐 TCCA(30)로 패킷을 송신하는 경우를 설명하면, BIN(10)으로부터의 패킷을 수신 모니터부(22)를 통해 수신한 SRCA(20)내 HDLC 포맷 송수신기(25)는 TCCA(30)로 전송될 패킷이면 중앙처리장치(21)로 해당 패킷을 전송한다. 그러면 중앙처리장치(21)는 이 패킷을 TCCA(30)로 다시 전송하게 되며, TCCA(30)는 이 패킷으로 RF 처리 블록을 제어한다.Next, a case in which the packet is transmitted from the BIN 10 to the TCCA 30 via the SRCA 20 will be described. The SRCA 20 having received the packet from the BIN 10 through the reception monitor unit 22 will now be described. If the HDLC format transceiver 25 is a packet to be transmitted to the TCCA (30) transmits the packet to the central processing unit (21). The central processing unit 21 then sends this packet back to the TCCA 30, which controls the RF processing block with the packet.
다음으로, BIN(10)에서 데이터 유니트(40)로부터 패킷을 수신하는 경우를 설명하면, 해당 채널카드(40j)의 HDLC 포맷 송수신기(40j-1)는 패킷을 SRCA(20) 내 HDLC 포맷 송수신기(25)로 전송한다. 그러면 SRCA(20)내 송신 중재부(24)는 HDLC 포맷 송수신기(25)를 제어하여, 채널 카드(40j)로부터 수신된 패킷이 BIN(10)으로 전송될 수 있도록 하며, 이에 HDLC 포맷 송수신기(25)는 수신 패킷을 송신 모니터부(23)로 전송한다. 그래서 송신 모니터부(23)에 전송된 채널카드(40j)로부터의 패킷이 BIN(10)으로 전송될 수 있는 것이다.Next, a case where the BIN 10 receives a packet from the data unit 40 will be described. The HDLC format transceiver 40j-1 of the channel card 40j transmits the packet to the HDLC format transceiver (SRC) 20 in the SRCA 20. 25). Then, the transmission arbitration unit 24 in the SRCA 20 controls the HDLC format transceiver 25 so that the packet received from the channel card 40j can be transmitted to the BIN 10, and thus the HDLC format transceiver 25 ) Transmits the received packet to the transmission monitor section 23. Thus, the packet from the channel card 40j transmitted to the transmission monitor 23 can be transmitted to the BIN 10.
다음으로, TCCA(30)로부터 BIN(10)에 패킷이 송신되는 경우를 설명하면, TCCA(30)는 전송될 패킷을 SRCA(20)내 중앙처리장치(21)로 전송하고, 중앙처리장치(21)는 수신된 패킷을 HDLC 포맷 송수신기(25)로 전송한다. 그러면 HDLC 포맷 송수신기(25)는 송신 중재부(24)로부터 송신 중재 제어를 받아, 중앙처리장치(21)에서 전송된 패킷을 송신 모니터부(23)로 출력하여 BIN(10)으로 전송하게 된다.Next, a case in which a packet is transmitted from the TCCA 30 to the BIN 10 will be described. The TCCA 30 transmits the packet to be transmitted to the central processing unit 21 in the SRCA 20, and the central processing unit ( 21 transmits the received packet to the HDLC format transceiver 25. Then, the HDLC format transceiver 25 receives transmission arbitration control from the transmission arbiter 24, outputs the packet transmitted from the CPU 21 to the transmission monitor 23, and transmits the packet to the BIN 10.
그러나 이러한 종래 기지국에서 BIN과 데이터 유니트 간의 패킷 흐름을 제어해주는 SRCA는, 패킷을 모니터링(monitoring)하는 기능이 없어서, BIN으로부터 수신되는 패킷의 종류와 전송되는 패킷들의 전송 목적지를 알 수 없기 때문에, 데이터 유니트에서 초기화에 필요한 패킷을 수신하지 못해 초기화가 실패되었을 경우 등 시스템 동작이 비정상적일 때, 실패의 원인을 추적하는 데 어려움이 있었다.However, the SRCA that controls the packet flow between the BIN and the data unit in such a conventional base station does not have a function of monitoring a packet, so that the type of the packet received from the BIN and the transmission destination of the transmitted packets are unknown. It was difficult to track the cause of the failure when the system operation was abnormal, such as when the unit failed to receive the packet required for initialization.
또한 데이터 유니트에 발생된 에러의 추적이 용이하지 않으므로, 시스템 검증시 소요되는 시간이 많이 걸리는 단점도 있었다.In addition, since it is not easy to track an error occurring in the data unit, it takes a long time to verify the system.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 HDLC 통신 패킷의 특정 필드를 검사하여 패킷의 목적지와 패킷의 종류를 검출함으로써, 어떤 종류의 패킷이 어느 장치로 전송되는지를 정확하게 알 수 있기 때문에, 시스템의 에러(error) 발생시 에러 발생의 원인 분석 및 추적이 용이하도록 해주는 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치를 제공하는 데 있다.Accordingly, the present invention has been proposed to solve the conventional problems as described above, and an object of the present invention is to examine a specific field of an HDLC communication packet to detect a packet destination and a type of a packet. The present invention provides an apparatus for detecting a destination and a packet type of an HDLC communication packet that can easily analyze and trace the cause of an error occurrence when an error occurs in the system because it can be accurately transmitted to the device.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치는,In order to achieve the above object, an HDLC communication packet destination and packet type detection apparatus according to the present invention,
기지국 내부망을 관리하는 기지국 내부 연결망으로부터 패킷을 수신하여 패킷의 시작과 끝을 검출하는 패킷 수신부와; 상기 패킷 수신부로부터 출력되는 패킷의 목적지 어드레스와 특정 목적지 어드레스를 비교하여 패킷의 목적지를 검출하는 패킷 목적지 검출부와; 상기 패킷 수신부로부터 출력되는 패킷의 종류필드에 기록된 정보와 특정 패킷 종류 정보를 비교하여 패킷의 종류를 검출하는 패킷 종류 검출부와; 상기 패킷 목적지 검출부에서 패킷의 목적지가 검출되거나, 상기 패킷 종류 검출부로부터 패킷의 종류가 검출되면 중앙처리장치로 인터럽트를 발생하는 인터럽트 출력부와; 상기 인터럽트 출력부로부터 출력된 인터럽트에 의해 상기 검출 정보를 디스플레이시켜 수신 패킷의 흐름을 모니터링할 수 있게 해주는 중앙처리장치로 이루어짐을 그 기술적 구성상의 특징으로 한다.A packet receiver configured to detect a start and end of a packet by receiving a packet from a base station internal connection network managing the base station internal network; A packet destination detector for detecting a packet destination by comparing a destination address of the packet output from the packet receiver with a specific destination address; A packet type detection unit for detecting the type of a packet by comparing the information recorded in the type of packet field output from the packet receiving unit with specific packet type information; An interrupt output unit for generating an interrupt to a central processing unit when a packet destination is detected in the packet destination detector or a packet type is detected from the packet type detector; The technical configuration is characterized by consisting of a central processing unit for monitoring the flow of the received packet by displaying the detection information by the interrupt output from the interrupt output unit.
본 발명의 다른 목적은 검출할 패킷의 종류 정보 및 패킷 목적지 정보와 동일한 정보를 가진 패킷이 검출되면, 중앙처리장치에 인터럽트를 발생시켜서 검출된 정보를 디스플레이하도록 함으로써, 시스템 운영자가 특정 패킷의 흐름을 쉽게 알 수 있도록하여 시스템의 에러 발생시 원인 추적이 용이하게 해주는 HDLC 통신 패킷의 목적지와 패킷 종류 검출 방법을 제공하는 데 있다.Another object of the present invention is to generate an interrupt to the central processing unit to display the detected information when a packet having the same information as the type information of the packet to be detected and the packet destination information is detected. The present invention provides a method of detecting a destination and a packet type of an HDLC communication packet that can be easily identified so that a cause can be easily traced when an error occurs in a system.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 방법은,In order to achieve the above object, the destination and packet type detection method of the HDLC communication packet according to the present invention,
검출하고자 하는 정보를 해당 저장부에 저장하는 단계와; 패킷이 수신되면 수신된 패킷의 특정 필드와 상기 해당 저장부의 정보를 비교하는 단계와; 상기 비교 결과 수신된 패킷의 특정 필드의 정보와 상기 해당 저장부의 정보가 동일하면, 원하는 정보가 검출되었다고 판단하여 인터럽트를 발생하는 단계와; 상기 인터럽트가 발생되면 검출된 정보를 디스플레이하는 단계로 구성됨을 그 방법적 구성상의 특징으로 한다.Storing the information to be detected in a corresponding storage unit; Comparing the information of the storage unit with a specific field of the received packet when the packet is received; If the information of the specific field of the received packet is equal to the information of the storage unit as a result of the comparison, determining that the desired information is detected and generating an interrupt; The method comprises the step of displaying the detected information when the interrupt is generated.
도 1은 일반적인 고수준 데이터 링크 제어 방식 통신 시스템의 하나인 이동통신 시스템의 블록 구성도,1 is a block diagram of a mobile communication system which is one of general high-level data link control communication systems;
도 2는 일반적인 이동통신 시스템 기지국에서 기지국 내부 연결망과 데이터 유니트 및 송수신 제어 카드간의 블록 구성도,2 is a block diagram of a base station internal connection network, a data unit, and a transmission / reception control card in a general mobile communication system base station;
도 3은 본 발명에 의한 HDLC 통신 패킷의 전송 목적지와 패킷 종류 검출장치의 블록 구성도,3 is a block diagram of a transmission destination and a packet type detection apparatus of an HDLC communication packet according to the present invention;
도 4는 본 발명에 의한 HDLC 통신 패킷의 전송 목적지와 패킷 종류 검출 방법을 보인 흐름도.4 is a flowchart showing a transmission destination and a packet type detection method of an HDLC communication packet according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100:패킷 수신부 110:플래그 검출부100: packet receiver 110: flag detection unit
120:클럭 발생부 130:삽입 데이터 삭제부120: clock generator 130: insertion data deletion unit
140:패킷 병렬 변환기 200:패킷 목적지 검출부140: packet parallel converter 200: packet destination detection unit
210:상위 어드레스 저장부 220:상위 어드레스 비교부210: high address storage unit 220: high address comparison unit
230:2바이트 지연부 240:하위 어드레스 저장부230: 2-byte delay unit 240: Lower address storage unit
250:하위어드레스 비교부 260:검출 신호 전송부250: lower address comparison unit 260: detection signal transmission unit
270:4바이트 지연부 280:목적지 검출신호 발생부270: 4-byte delay unit 280: Destination detection signal generation unit
300:패킷 종류 검출부 310:패킷 종류 저장부300: packet type detection unit 310: packet type storage unit
320:종류 비교부 330:인터럽트 해제부320: Type comparison unit 330: Interrupt release unit
340:16바이트 지연부 350:종류 검출 신호 발생부340: 16 byte delay unit 350: type detection signal generation unit
400:인터럽트 출력부400: interrupt output
이하, 상기와 같은 본 발명 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치 및 방법을 첨부된 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, an apparatus and method for detecting a destination and a packet type of an HDLC communication packet as described above will be described in detail with reference to the accompanying drawings.
도3은 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치의 블록 구성도이다.3 is a block diagram of an apparatus for detecting a destination and a packet type of an HDLC communication packet according to the present invention.
이에 도시된 바와 같이, BIN(10)으로부터 패킷을 수신하여 패킷의 시작와 끝을 검출하고, 수신 패킷을 병렬방식의 데이터로 변환시키는 패킷 수신부(100)와; 상기 패킷 수신부(100)로부터 출력되는 패킷의 목적지 어드레스와 특정 목적지 어드레스를 비교하여 패킷의 목적지를 검출하는 패킷 목적지 검출부(200)와; 상기 패킷 수신부(100)로부터 출력되는 패킷의 종류필드에 기록된 정보와 특정 패킷 종류 정보를 비교하여 패킷의 종류를 검출하는 패킷 종류 검출부(300)와; 상기 패킷 목적지 검출부(200)의 검출 결과 신호와 상기 패킷 종류 검출부(300)의 검출 결과 신호에 따라치(21)로 인터럽트를 발생하는 인터럽트 출력부(400)와; 상기 인터럽트 출력부(400)로부터 출력된 인터럽트에 의해 상기 검출 정보를 디스플레이시켜 수신 패킷의 흐름을 모니터링(monitoring)할 수 있게 해주는 중앙처리장치(500)로 구성된다.As shown therein, a packet receiver 100 for receiving a packet from the BIN 10 to detect the start and end of the packet, and converting the received packet into data in a parallel manner; A packet destination detector (200) for detecting a packet destination by comparing a destination address of a packet output from the packet receiver (100) with a specific destination address; A packet type detector (300) for detecting the type of a packet by comparing the information recorded in the type of packet field output from the packet receiver (100) with specific packet type information; An interrupt output unit 400 for generating an interrupt at a value 21 according to the detection result signal of the packet destination detection unit 200 and the detection result signal of the packet type detection unit 300; It is configured as a central processing unit 500 to display the detection information by the interrupt output from the interrupt output unit 400 to monitor the flow of the received packet.
상기 패킷 수신부(100)는, BIN(10)으로부터 수신된 패킷의 플래그(flag)를 검출하여 플래그의 시작 신호와 끝 신호를 출력하는 플래그 검출부(110)와, 상기 플래그 검출부(110)의 출력신호에 의해 BIN(10)으로부터의 수신 클럭으로 1바이트의 전송 주기를 갖는 바이트 클럭과 1워드(WORD)의 전송 주기를 갖는 워드 클럭을 발생하는 클럭 발생부(120)와, 상기 플래그 검출부(110)를 통한 수신 패킷에서, 실제의 데이터 이외에 HDLC 통신 규칙에 의해 삽입된 데이터를 삭제하는 삽입데이터 삭제부(130)와, 상기 삽입 데이터 삭제부(130)를 통해 삽입 데이터가 삭제된 직렬 수신 패킷을 병렬 방식의 데이터로 변환시키는 패킷 병렬 변환부(140)로 구성된다.The packet receiver 100 detects a flag of a packet received from the BIN 10 and outputs a flag start signal and an end signal of the flag, and an output signal of the flag detector 110. The clock generator 120 generates a byte clock having a transmission period of 1 byte and a word clock having a transmission period of 1 word by the reception clock from the BIN 10, and the flag detection unit 110. In the received packet through the parallel data insertion unit 130 for deleting the data inserted by the HDLC communication rule in addition to the actual data, and the serial reception packet in which the insertion data is deleted through the insertion data deletion unit 130 in parallel Packet parallel converting unit 140 for converting the data into a data type.
상기 패킷 목적지 검출부(200)는, 검출하고자 하는 패킷의 목적지 어드레스중 상위 어드레스를 상기 중앙처리장치(500)의 제어에 의해 저장하는 상위 어드레스 저장부(210)와, 상기 패킷 병렬 변환부(140)에서 변환된 병렬방식 데이터의 해당 데이터와 상기 상위 어드레스 저장부(210)에 저장된 상위 어드레스를 비교하는 상위 어드레스 비교부(220)와, 상기 상위 어드레스 비교부(220)의 출력신호를 하위어드레스 비교 결과 신호의 출력시점과 동기시키기 위해 설정된 시간만큼 지연시키는 2바이트 지연부(230)와, 검출하고자 하는 패킷의 목적지 어드레스중 하위 어드레스를 상기 중앙처리장치(500)의 제어에 따라 저장하는 하위 어드레스 저장부(240)와, 상기 패킷 병렬 변환부(140)에서 변환된 병렬 방식 데이터의 해당 데이터와 상기 하위 어드레스 저장부(240)에 저장된 하위 어드레스를 비교하는 하위어드레스 비교부(250)와, 상기 2바이트 지연부(230)의 출력신호와 상기 하위 어드레스 비교부(250)의 출력신호를 논리곱(AND)하여 검출 신호를 출력하는 검출 신호 전송부(260)와, 목적지 검출 신호 발생부(280)의 인에이블(enable) 시점을 패킷의 목적지 어드레스의 검출신호 출력 시점으로 조절하는 4바이트 지연부(270)와, 상기 4바이트 지연부(270)의 제어에 따라 인에이블되어 상기 검출 신호 전송부(260)의 출력신호로 목적지 검출신호를 발생하는 목적지 검출신호 발생부(280)로 구성된다.The packet destination detection unit 200 includes an upper address storage unit 210 for storing an upper address among the destination addresses of a packet to be detected under the control of the CPU 500, and the packet parallel conversion unit 140. The lower address comparison result of the upper address comparing unit 220 and the output signal of the upper address comparing unit 220 comparing the corresponding data of the parallel data converted in the upper address storing unit 210 with the upper address stored in the upper address storing unit 210 are compared. A 2-byte delay unit 230 for delaying the set time to synchronize with the output point of the signal, and a lower address storage unit for storing a lower address among the destination addresses of the packet to be detected under the control of the CPU 500; 240 and the corresponding data of the parallel-type data converted by the packet parallel converter 140 and the lower address storage 240. Outputting a detection signal by ANDing the lower address comparison unit 250 for comparing the stored lower addresses, the output signal of the 2-byte delay unit 230, and the output signal of the lower address comparison unit 250 A 4-byte delay unit 270 that adjusts an enable time of the detection signal transmission unit 260 and the destination detection signal generation unit 280 to the detection signal output time of the destination address of the packet, and the 4-byte delay The destination detection signal generation unit 280 is enabled under the control of the unit 270 and generates a destination detection signal as an output signal of the detection signal transmission unit 260.
상기 목적지 검출신호 발생부(280)는, 상기 4바이트 지연부(270)의 제어에 의해 인에이블되어 상기 검출 신호 전송부(260)의 출력신호를 래치하여 목적지 검출신호로 출력하고, 상기 패킷 종류 검출부(300)의 인터럽트 해제부(330)의 출력신호에 따라 클리어(clear)되는 디(D)플립플롭(281)으로 구성된다.The destination detection signal generation unit 280 is enabled by the control of the 4-byte delay unit 270 to latch the output signal of the detection signal transmission unit 260 and output the destination detection signal as the destination detection signal. A de-flip flop 281 is cleared according to the output signal of the interrupt canceller 330 of the detector 300.
상기 패킷 종류 검출부(300)는, 검출하고자 하는 패킷의 종류 정보를 상기 중앙처리장치(500)의 제어에 따라 저장하는 패킷 종류 저장부(310)와, 상기 패킷 수신부(100)내 패킷 병렬 변환부(140)에서 변환된 병렬 방식의 데이터중 패킷 종류 정보와 상기 패킷 종류 저장부(310)의 저장 데이터를 비교하는 종류 비교부(320)와, 상기 패킷 수신부(100)내 플래그 검출부(110)에서 패킷의 끝신호을 입력받아 인터럽트를 해제하는 인터럽트 해제부(330)와, 패킷의 종류 검출 신호 출력 시점과 동기시켜 종류검출 신호 발생부(350)를 인에이블시키는 16바이트 지연부(340)와, 상기 16바이트 지연부(340)의 제어에 의해 인에이블되어 상기 종류 비교부(320)의 출력신호로 종류 검출 신호를 발생하는 종류 검출신호 발생부(350)로 구성된다.The packet type detector 300 includes a packet type storage unit 310 for storing the type information of a packet to be detected under the control of the central processing unit 500, and a packet parallel conversion unit in the packet receiving unit 100. A type comparison unit 320 for comparing the packet type information among the parallel-type data converted in step 140 and the stored data of the packet type storage unit 310, and the flag detection unit 110 in the packet receiving unit 100. An interrupt canceling unit 330 for receiving an end signal of the packet to cancel the interrupt; a 16-byte delay unit 340 for enabling the type detecting signal generating unit 350 in synchronization with the timing of outputting the type detecting signal; A type detection signal generator 350 is enabled by the 16-byte delay unit 340 and generates a type detection signal as an output signal of the type comparison unit 320.
상기 종류 검출 신호 발생부(350)는, 상기 16바이트 지연부(340)의 제어에 의해 인에이블되어 상기 종류 비교부(320)의 출력신호를 래치하여 종류 검출 신호로 발생하고, 상기 인터럽트 해제부(330)의 출력신호에 의해 클리어되는 디(D)플립플롭(351)으로 구성된다.The type detection signal generator 350 is enabled by the control of the 16-byte delay unit 340, latches an output signal of the type comparison unit 320 to generate a type detection signal, and generates the interrupt release unit. A de-flop flop 351 is cleared by the output signal of 330.
도 4는 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 방법을 보인 흐름도이다.4 is a flowchart illustrating a destination and a packet type detection method of an HDLC communication packet according to the present invention.
이에 도시된 바와 같이, 검출하고자 하는 정보를 해당 저장부에 저장하는 단계(ST11)와; 패킷이 수신되면 수신된 패킷의 특정 필드와 해당 저장부의 정보를 비교하는 단계(ST12-ST13)와; 상기 비교 결과 수신된 패킷의 특정 필드의 정보와 해당 저장부의 정보가 동일하면, 원하는 정보가 검출되었다고 판단하여 인터럽트를 발생하는 단계(ST14-ST15)와; 상기 인터럽트가 발생되면 검출된 정보를 디스플레이하는 단계(ST16)로 구성된다.As shown therein, storing the information to be detected in a corresponding storage unit (ST11); Comparing the information of a specific field of the received packet with a corresponding storage unit when the packet is received (ST12-ST13); If the information of the specific field of the received packet and the information of the corresponding storage unit are the same as the result of the comparison, determining that desired information is detected and generating an interrupt (ST14-ST15); When the interrupt is generated, the method may include displaying the detected information (ST16).
이와 같이 구성된 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Referring to the accompanying drawings, the operation of the HDLC communication packet destination and the packet type detection apparatus according to the present invention configured as described above will be described in detail as follows.
HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치는, 도2의 SRCA(20)내 수신 모니터부(22)에 포함되어, 패킷의 특정 필드에 기록된 정보를 검출하여 패킷의 전송 목적지와 패킷의 종류를 검출하게 된다.The destination and packet type detection apparatus of the HDLC communication packet is included in the reception monitor unit 22 in the SRCA 20 of FIG. 2, and detects information recorded in a specific field of the packet to determine the transmission destination and packet type of the packet. Will be detected.
또한 중앙처리장치(500)는, 도2의 중앙처리장치(21)의 기능과, 검출하고자 하는 패킷 목적지를 패킷 목적지 검출부(200)에 기록하는 기능 및 검출하고자 하는 패킷 종류를 패킷 종류 검출부(300)에 기록하는 기능을 수행한다. 또한 수신 패킷의 흐름을 모니터링하도록 발생된 인터럽트가 수신되면, 검출된 패킷의 목적지 또는 패킷의 종류를 디스플레이시켜주는 기능도 수행한다.In addition, the central processing unit 500 includes a function of the central processing unit 21 of FIG. 2, a function of recording a packet destination to be detected in the packet destination detector 200, and a packet type to be detected. ) To record. In addition, when an interrupt generated to monitor the flow of a received packet is received, a function of displaying the destination of the detected packet or the type of packet is also performed.
기지국내에서 TCCA(30), 채널카드(40a-40j)에 TOD(Time Of Day) 패킷, 트래픽(Traffic) 패킷, 멀티-로딩(Multi-loading) 패킷 등이 정상적으로 전송되는지를 검증하기 위해, SRCA(20)내 중앙처리장치(500)는, 검출하고자 하고자 하는 패킷 목적지 어드레스와 패킷 종류를, 패킷의 목적지와 패킷 종류 검출 장치의 해당 저장부에 저장한다. 즉, 채널 카드(40a)로 전송되는 제어 패킷을 검출하고자 하면, 중앙처리장치(500)는 채널 카드(40a)의 어드레스중 상위 어드레스를 패킷 목적지 검출부(200)의 상위 어드레스 저장부(210)에 저장하고, 채널카드(40a)의 하위 어드레스를 패킷 목적지 검출부(200)의 하위 어드레스 저장부(240)에 저장한다. 그리고 중앙처리장치(500)는 패킷의 종류가 제어 패킷인 패킷 종류 정보를 패킷 종류 검출부(300)내 패킷 종류 저장부(310)에 저장한다(ST11).SRCA to verify whether the time of day (TOD) packet, traffic packet, multi-loading packet, etc. are normally transmitted to the TCCA 30 and the channel card 40a-40j in the base station. The central processing unit 500 in 20 stores the packet destination address and the packet type to be detected in the corresponding storage unit of the packet destination and the packet type detection device. That is, when the control packet transmitted to the channel card 40a is to be detected, the CPU 500 may transmit the upper address among the addresses of the channel card 40a to the upper address storage 210 of the packet destination detector 200. The lower address of the channel card 40a is stored in the lower address storage unit 240 of the packet destination detector 200. Then, the central processing unit 500 stores the packet type information in which the packet type is a control packet in the packet type storage unit 310 in the packet type detector 300 (ST11).
이후 BIN(10)으로부터 패킷을 수신한 패킷 수신부(100)내 플래그 검출부(110)는 패킷의 시작 플래그를 검출하여 패킷 시작 신호(PKT_START)를 출력한다. 클럭 발생부(120)는 패킷 시작 신호(PKT_START)가 입력된 시점부터 BIN(10)으로부터의 수신 클럭으로 1 바이트의 주기를 갖는 바이트 클럭과 1워드의 주기를 갖는 워드 클럭을 출력한다. 패킷 병렬 변환부(140)는 플래그 검출부(110)를 통한 직렬 방식의 수신 패킷을 2바이트 단위의 병렬 방식 데이터로 변환시킨다. 이때 삽입 데이터 삭제부(130)는, HDLC 통신에서 송신단이 보내고자 하는 데이터가 연속된 "1"이 6개 되면 "0"을 1개씩 삽입하기 때문에, 수신 패킷을 검사하여 실제적인 데이터가 아닌 삽입된 "0"을 검출한다. 그리고, 검출된 "0"을 삭제하여 원래의 실제적인 데이터로 만든다.Thereafter, the flag detector 110 in the packet receiver 100 that receives the packet from the BIN 10 detects a start flag of the packet and outputs a packet start signal PKT_START. The clock generator 120 outputs a byte clock having a period of 1 byte and a word clock having a period of 1 word from the time point at which the packet start signal PKT_START is input to the received clock from the BIN 10. The packet parallel converter 140 converts the received packet of the serial method through the flag detector 110 into parallel data of 2 bytes. In this case, the insertion data deleting unit 130 inserts one "0" one by one when the data to be transmitted by the transmitting end is six in the "1" in HDLC communication. Detected "0". Then, the detected "0" is deleted to make the original actual data.
이렇게 수신 패킷이 2바이트 단위의 병렬 데이터로 변환된 후, 패킷 목적지 검출부(200)와 패킷 종류 검출부(300)로 전송된다. 패킷 목적지 검출부(200)내 상위 어드레스 비교부(220)는, 상기 패킷 수신부(100)의 클럭 발생부(120)에서 출력되는 바이트 클럭과 워드 클럭에 의해, 상기 수신된 데이터(RXD)에서 목적지 어드레스 필드를 찾아내고, 이 수신 데이터의 목적지 어드레스 필드의 상위 어드레스와 상위 어드레스 저장부(210)에 저장된 채널카드(40a)의 상위 어드레스를 비교한다(ST12-ST13). 이 결과 두 상위 어드레스가 동일하면 상위 어드레스 비교부(220)는 하이상태의 신호를 출력하며, 2바이트 지연부(230)는 이 상위 어드레스 비교 결과의 신호가 하위 어드레스 비교결과의 신호의 출력시점에 동기되도록 2바이트 만큼 상위 어드레스 비교부(220)의 출력신호를 지연시킨다.After the received packet is converted into parallel data in units of 2 bytes, the packet is transmitted to the packet destination detector 200 and the packet type detector 300. The upper address comparator 220 in the packet destination detector 200 is a destination address in the received data RXD by the byte clock and the word clock output from the clock generator 120 of the packet receiver 100. The field is found and the upper address of the destination address field of the received data is compared with the upper address of the channel card 40a stored in the upper address storage unit 210 (ST12-ST13). As a result, when the two upper addresses are the same, the upper address comparison unit 220 outputs a high state signal, and the two-byte delay unit 230 outputs the signal of the upper address comparison result at the time of outputting the signal of the lower address comparison result. The output signal of the upper address comparator 220 is delayed by 2 bytes so as to be synchronized.
또한 패킷 목적지 검출부(200)내 하위 어드레스 비교부(250)는, 수신된 데이터(RXD) 중 바이트 클럭과 워드 클럭에 따라 목적지 어드레스 필드를 찾아내고, 수신 데이터의 목적지 어드레스 필드의 하위 어드레스와 하위 어드레스 저장부(240)에 저장된 채널카드(40a)의 하위 어드레스를 비교한다(ST12-ST13). 이 결과 두 하위 어드레스가 동일하면, 하위 어드레스 비교부(250)는 하이 신호를 출력한다.In addition, the lower address comparison unit 250 in the packet destination detection unit 200 finds a destination address field according to the byte clock and the word clock of the received data RXD, and the lower address and lower address of the destination address field of the received data. The lower addresses of the channel cards 40a stored in the storage unit 240 are compared (ST12-ST13). As a result, if the two lower addresses are the same, the lower address comparison unit 250 outputs a high signal.
그러면 논리곱소자(261)는, 2바이트 지연부(230)의 출력신호와 하위 어드레스 비교부(250)의 출력신호를 논리곱하여 그 결과치로 하이신호를 발생한다. D 플립플롭(281)은 논리곱소자(261)의 하이 상태의 출력신호를 래치하여 목적지 검출신호를 액티브 상태로 부정논리곱소자(401)에 출력한다.The AND product 261 then logically multiplies the output signal of the 2-byte delay unit 230 and the output signal of the lower address comparator 250 to generate a high signal as a result. The D flip-flop 281 latches the output signal in the high state of the AND product 261 and outputs the destination detection signal to the negative logical element 401 in an active state.
또한 패킷 종류 검출부(300)내 종류 비교부(320)는, 2바이트 단위로 병렬 변환된 수신 데이터 중 바이트 클럭과 워드 클럭에 의해 패킷 종류 필드를 찾아내고, 찾아낸 패킷 종류 필드의 데이터와 패킷 종류 저장부(310)에 저장된 패킷 종류 데이터를 비교한다(ST12-ST13). 이 결과 두 패킷 종류 데이터가 동일하면 종류 비교부(320)는 하이신호를 출력하며, D플립플롭(351)은 이 하이신호를 래치하여 종류 검출신호를 액티브(active) 상태로 출력한다.In addition, the type comparison unit 320 in the packet type detection unit 300 finds the packet type field by the byte clock and the word clock of the parallel-converted received data in 2-byte units, and stores the data and packet type of the found packet type field. The packet type data stored in the unit 310 is compared (ST12-ST13). As a result, if the two packet type data are the same, the type comparison unit 320 outputs a high signal, and the D flip-flop 351 latches the high signal to output the type detection signal in an active state.
이에 따라 인터럽트 출력부(400)내 부정논리곱소자(401)는, 패킷 목적지 검출부(280)의 출력신호와 패킷 종류 검출부(300)의 출력신호를 부정논리곱(NAND)하여 그 결과치로 인터럽트를 액티브시킨다(ST15).Accordingly, the negative logical element 401 in the interrupt output unit 400 negatively multiplies the output signal of the packet destination detection unit 280 and the output signal of the packet type detection unit 300 to perform an interrupt with the result value. Activate (ST15).
이렇게 인터럽트가 발생되면, 중앙처리장치(500)는 검출된 패킷의 종류와 그 패킷의 전송 목적지를 디스플레이(display)한다(ST16).When the interrupt is generated in this way, the CPU 500 displays the type of the detected packet and the transmission destination of the packet (ST16).
이후 패킷 수신부(100)의 플래그 검출부(110)에서 패킷의 끝을 알리는 플래그가 검출되어 패킷 끝신호(PKT_END)를 출력하면, 패킷 종류 검출부(300)내 인터럽트 해제부(330)는 발생된 인터럽트를 해제하는 신호(INT_CLR)를 액티브로 출력한다. 그래서 패킷 목적지 검출부(200)내 D 플립플롭(281)과 패킷 종류 검출부(300)내 D플립플롭(351)은 인터럽트 해제 신호(INT_CLR)를 각각 입력받아 클리어된다.Thereafter, when a flag indicating the end of the packet is detected by the flag detector 110 of the packet receiver 100 and outputs a packet end signal PKT_END, the interrupt release unit 330 in the packet type detector 300 detects the generated interrupt. The cancel signal INT_CLR is output as active. Therefore, the D flip-flop 281 in the packet destination detector 200 and the D flip-flop 351 in the packet type detector 300 are cleared by receiving the interrupt release signal INT_CLR, respectively.
이와 같이, 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치 및 방법은, 데이터 유니트로 들어오는 HDLC 패킷을, 패킷의 1 내지 4바이트 위치의 목적지 어드레스 필드와 15 내지 16 바이트 위치의 패킷 종류 필드를 검출하여, SRCA에서 특정 노드(SRCA, 채널 카드, TCCA)로 가는 특정 패킷을 모니터링할 수 있게 된다. 이에 따라 시스템의 에러발생시 에러 발생의 원인 분석 및 추적이 용이해진다.As described above, the apparatus and method for detecting a destination and a packet type of an HDLC communication packet according to the present invention include a destination address field at a position of 1 to 4 bytes and a packet type field at a position of 15 to 16 bytes of an HDLC packet entering a data unit. By detecting the, it is possible to monitor a specific packet going to a specific node (SRCA, channel card, TCCA) in SRCA. This makes it easy to analyze and trace the cause of an error when a system error occurs.
또한 본 발명은, 다수개의 노드(node) 간에 HDLC 방식으로 패킷 통신할 경우, 특정 종류의 패킷을 모니터링하고자 할 때 적용할 수 있다.In addition, the present invention can be applied when a particular type of packet is to be monitored when packet communication is performed between a plurality of nodes in the HDLC method.
그리고 본 발명은, 다수개의 노드간에 서로 HDLC 방식으로 패킷 통신할 경우, 특정 노드로 가는 패킷을 모니터링하고자 할 때 적용할 수 있다.In addition, the present invention may be applied when a plurality of nodes communicate with each other by HDLC, when a packet going to a specific node is to be monitored.
그리고, 다수의 노드간 서로 HDLC 방식으로 패킷 통신할 경우, 패킷의 특정 필드 정보를 검출하여 패킷을 모니터링하고자할 때 적용 가능하다.In addition, when packet communication between a plurality of nodes is performed in the HDLC method, it is applicable when a specific field information of a packet is to be detected to monitor the packet.
이상에서 살펴본 바와 같이, 본 발명에 의한 HDLC 통신 패킷의 목적지와 패킷 종류 검출 장치 및 방법은, HDLC 통신 패킷의 특정 필드를 검사하여, 검출할 패킷의 종류 정보 및 패킷 목적지 정보와 동일한 정보를 가진 패킷이 검출되면, 중앙처리장치에 인터럽트를 발생시켜서 검출된 정보를 디스플레이하도록 함으로써, 시스템 운영자가 특정 패킷의 흐름을 쉽게 알 수 있도록 하는 효과가 있다.As described above, the apparatus and method for detecting a destination and a packet type of an HDLC communication packet according to the present invention examine a specific field of an HDLC communication packet, and have a packet having the same information as the type information of the packet to be detected and the packet destination information. If this is detected, an interrupt is generated in the central processing unit so that the detected information is displayed, so that the system operator can easily recognize the flow of a particular packet.
또한 HDLC 통신 패킷의 특정 필드를 검사하여 패킷의 목적지와 패킷의 종류를 검출함으로써, 시스템 에러 발생시 에러 발생의 원인 분석 및 추적이 용이한 효과가 있게 된다.In addition, by inspecting a specific field of the HDLC communication packet to detect the destination of the packet and the type of the packet, it is possible to easily analyze and trace the cause of the error when a system error occurs.
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Cited By (1)
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