JP2709167B2 - Drive control circuit for magnetic disk drive - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は磁気ディスク駆動装置の駆動制御回路に関
し、特に磁気記録媒体としてのディスクを回転駆動し、
ヘッドシーク機構の駆動により磁気ヘッドを移動してデ
ィスクの任意のトラックに対してトンネル消去方式で情
報の磁気記録を行なう磁気ディスク駆動装置の駆動制御
回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a drive control circuit for a magnetic disk drive, and more particularly, to a rotary drive of a disk as a magnetic recording medium,
The present invention relates to a drive control circuit of a magnetic disk drive device that moves a magnetic head by driving a head seek mechanism and magnetically records information on an arbitrary track of a disk by a tunnel erasing method.

［従来の技術］ 上記の種類の磁気ディスク駆動装置としてFDD（フロ
ッピーディスクドライブ装置）では、記録時にディスク
のあるトラックにデータを書き込む時は書き込みと同時
に有効トラック幅の両サイドを消去する、いわゆるトン
ネル消去（以下、単に消去という）を行なうトンネル消
去方式で記録を行なう構成が一般的である。この場合、
磁気ヘッドの構造により記録時に消去の開始と終了のタ
イミングはそれぞれ書き込みの開始と終了のタイミング
よりより少し遅らされる（以下消去のディレーとい
う）。2. Description of the Related Art In a floppy disk drive (FDD) as a magnetic disk drive of the type described above, when data is written to a certain track on a disk during recording, both sides of the effective track width are erased at the same time as writing, so-called tunneling. Generally, recording is performed by a tunnel erasing method for performing erasing (hereinafter, simply referred to as erasing). in this case,
Due to the structure of the magnetic head, the start and end timings of erasing during recording are slightly delayed from the start and end timings of writing, respectively (hereinafter referred to as erasing delay).

このようなFDDの駆動制御回路において、記録系の上
記消去のディレーと、磁気ヘッドをディスクの径方向に
沿って任意のトラック位置に移動するヘッドシーク機構
の駆動源であるステッピングモータの制御に関わる要部
の構成の従来例を第２図に示してある。In such an FDD drive control circuit, the erasing delay of the recording system and the control of a stepping motor which is a drive source of a head seek mechanism for moving a magnetic head to an arbitrary track position along the radial direction of the disk are involved. FIG. 2 shows a conventional example of the configuration of the main part.

第２図において符号７はトンネル消去方式によりデー
タの書き込みを行なう磁気ヘッド、８はヘッドシーク機
構の駆動源のステッピングモータ（以下モータと略す）
である。また５は磁気ヘッド７の書き込み信号より開始
と終了のタイミングが所定時間遅れた消去信号を生成す
る遅延回路から成るイレーズディレー回路であり、６は
モータ８の駆動制御を行なうLSIなどから構成されるモ
ータ制御回路である。In FIG. 2, reference numeral 7 denotes a magnetic head for writing data by a tunnel erasing method, and 8 denotes a stepping motor (hereinafter abbreviated as a motor) as a driving source of a head seek mechanism.
It is. Reference numeral 5 denotes an erase delay circuit comprising a delay circuit which generates an erase signal whose start and end timings are delayed by a predetermined time from the write signal of the magnetic head 7, and 6 comprises an LSI for controlling the drive of the motor 8 and the like. It is a motor control circuit.

第２図の構成において、ディスクの書き込み禁止を指
示するローレベル能動のライトプロテクト信号１をイン
バータI1で反転した信号と、不図示のホストシステムか
ら書き込みを指示するローレベル能動のライトゲート信
号２がローレベル入力能動のアンドゲートA1に入力さ
れ、アンドゲートA1の出力信号がイレーズディレー回路
５に入力される。In the configuration shown in FIG. 2, a low-level active write protect signal 1 for instructing disk write inhibition is inverted by an inverter I1, and a low-level active write gate signal 2 for instructing writing from a host system (not shown). The low level input is input to the active AND gate A 1, and the output signal of the AND gate A 1 is input to the erase delay circuit 5.

そしてディスクにライトプロテクトがかかっていない
場合にはアンドゲートA1が開かれる。この状態で記録時
にホストシステムからのライトゲート信号２がローレベ
ルにされ、不図示の系を介して磁気ヘッド７に書き込み
データ信号が印加され書き込みが開始されると同時にア
ンドゲートA1の出力信号がハイレベルとなり、ライトゲ
ート信号２のローレベルに対応した信号としてイレーズ
ディレー回路５に入力され、イレーズディレー回路５は
前記信号より所定時間遅れたタイミングで消去信号を生
成する。イレーズディレー回路５から消去信号がバッフ
ァのインバータI2を介して磁気ヘッド７に印加され消去
が開始される。If the disk is not write-protected, the AND gate A1 is opened. In this state, at the time of recording, the write gate signal 2 from the host system is set to low level, a write data signal is applied to the magnetic head 7 via a system (not shown) to start writing, and at the same time the output signal of the AND gate A1 is output. It goes to a high level and is input to the erase delay circuit 5 as a signal corresponding to the low level of the write gate signal 2, and the erase delay circuit 5 generates an erase signal at a timing delayed by a predetermined time from the signal. The erase signal is applied from the erase delay circuit 5 to the magnetic head 7 via the inverter I2 of the buffer, and the erase is started.

また書き込み終了時にはライトゲート信号２がハイレ
ベルにされ、アンドゲートA1の出力信号がローレベルと
なり、それより所定時間遅れたタイミングでイレーズデ
ィレー回路５は消去信号の出力を終了し、消去が終了す
る。このようにして消去のディレーがなされる。At the end of writing, the write gate signal 2 is set to the high level, the output signal of the AND gate A1 is set to the low level, and the erase delay circuit 5 terminates the output of the erasure signal at a timing delayed by a predetermined time, ending the erasure. . In this manner, the erasure is delayed.

一方、第２図の構成においてホストシステムから１パ
ルスについてモータ８の１ステップの駆動を指示するス
テップ信号３がローレベル入力能動のナンドゲートN1を
介してモータ制御回路６に入力され、モータ制御回路６
はステップ信号３の入力に応じてモータ８を駆動し、ヘ
ッドシークが行なわれる。On the other hand, in the configuration shown in FIG. 2, a step signal 3 for instructing one step of driving the motor 8 for one pulse from the host system is input to the motor control circuit 6 via the low-level input active NAND gate N1, and the motor control circuit 6
Drives the motor 8 in response to the input of the step signal 3 to perform head seek.

ここでナンドゲートN1はアンドゲートA1の出力信号に
より開閉され、アンドゲートA1の出力信号がハイレベル
のとき、即ちライトプロテクト信号１がハイレベルでラ
イトゲート信号２がローレベルの書き込み期間中に閉じ
られ、非書き込み期間中に開かれる。即ち書き込み中に
ステップ信号３が入力されてもナンドゲートN1で遮断さ
れ、モータ８は駆動されず、ヘッドシークは行なわれ
ず、非書き込み期間中にステップ信号３が入力された場
合にのみモータ８が駆動されてヘッドシークが行なわれ
る。Here, the NAND gate N1 is opened and closed by the output signal of the AND gate A1, and is closed when the output signal of the AND gate A1 is at the high level, that is, during the write period when the write protect signal 1 is at the high level and the write gate signal 2 is at the low level. , Is opened during the non-writing period. That is, even if the step signal 3 is inputted during the writing, it is cut off by the NAND gate N1, the motor 8 is not driven, the head seek is not performed, and the motor 8 is driven only when the step signal 3 is inputted during the non-writing period. Then, a head seek is performed.

このようにして書き込み期間中はヘッドシークが禁止
され、書き込み期間中に誤ってヘッドシークが行なわれ
て書き込みが誤ってなされることが防止される。In this manner, the head seek is prohibited during the writing period, and it is prevented that the head seeking is performed erroneously during the writing period and the writing is performed erroneously.

［発明が解決しようとする課題］ ところが第２図の構成では、記録時の書き込み終了後
にまだ消去を行なっている状態（以下イレーズオフ状態
という）でステップ信号３がホストシステムから入力さ
れると、ライトゲート信号２がハイレベルにされている
ためステップ信号３は有効となり、ヘッドシークが行な
われてしまうことになる。そしてこの時にまた磁気ヘッ
ド７に消去信号が印加されているためディスク上のデー
タを誤って消してしまう恐れがあった。[Problems to be Solved by the Invention] However, in the configuration of FIG. 2, when the step signal 3 is input from the host system in a state where erasure is still being performed after the end of writing at the time of recording (hereinafter referred to as erase-off state), the write Since the gate signal 2 is at a high level, the step signal 3 becomes valid, and a head seek is performed. At this time, since the erase signal is applied to the magnetic head 7 again, there is a possibility that the data on the disk is erased by mistake.

そこで本発明の課題は、この種の磁気ディスク駆動装
置の駆動制御回路においてイレーズオフ状態で誤ってヘ
ッドシークが行なわれることを防止できるようにするこ
とにある。SUMMARY OF THE INVENTION It is an object of the present invention to prevent a drive control circuit of a magnetic disk drive of this type from erroneously performing head seek in an erase-off state.

［課題を解決するための手段］ 上記の課題を解決するため本発明によれば、磁気記録
媒体としてのディスクを回転駆動し、ヘッドシーク機構
の駆動により磁気ヘッドを移動してディスクの任意のト
ラックに対してトンネル消去方式で情報の磁気記録を行
なう磁気ディスク駆動装置の駆動制御回路において、記
録時にデータの書き込み後でトンネル消去の終了前にホ
ストシステムからヘッドシーク機構の駆動を指示する信
号が入力された場合にヘッドシーク機構の駆動をトンネ
ル消去終了まで延期する制御手段を設けた構成を採用し
た。[Means for Solving the Problems] According to the present invention, to solve the above problems, a disk as a magnetic recording medium is driven to rotate, a magnetic head is moved by driving a head seek mechanism, and an arbitrary track on the disk is moved. In the drive control circuit of the magnetic disk drive which performs magnetic recording of information by the tunnel erasing method, a signal for instructing the drive of the head seek mechanism is input from the host system after the data is written at the time of recording and before the end of the tunnel erasing. In this case, a control means for delaying the driving of the head seek mechanism until the end of the tunnel erasing is provided.

［作 用］ このような構成によれば、イレーズオフ状態でホスト
システムからヘッドシーク機構の駆動を指示する信号が
入力された場合にヘッドシーク機構の駆動がトンネル消
去終了まで延期されるので、イレーズオフ状態でヘッド
シークが行なわれることがない。[Operation] According to such a configuration, when a signal instructing the driving of the head seek mechanism is input from the host system in the erase-off state, the driving of the head seek mechanism is postponed until the end of the tunnel erasure. No head seek is performed.

［実施例］ 以下、図を参照して本発明の実施例の詳細を説明す
る。[Example] Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第１図は、本発明の実施例によるFDDの駆動制御回路
において記録系の消去のディレーと、ヘッドシーク機構
の駆動源のステッピングモータの制御に関わる要部の構
成を示している。第１図において従来例の第２図中と共
通な部分には共通な符号が付してあり、その説明は省略
する。FIG. 1 shows a configuration of a main part relating to delay of erasing of a recording system and control of a stepping motor as a drive source of a head seek mechanism in an FDD drive control circuit according to an embodiment of the present invention. In FIG. 1, portions common to those in FIG. 2 of the conventional example are denoted by common reference numerals, and description thereof is omitted.

第１図に示すように本実施例では従来例と共通な構成
に加えてナンドゲートN1とモータ制御回路６の間にステ
ップ信号処理回路10が挿入されている。ステップ信号処
理回路10は、イレーズオフ状態でホストシステムからス
テップ信号３が入力された場合にそのステップ信号３の
パルスのモータ制御回路６に対する入力を消去終了時点
まで遅らせる回路であり、Ｄフリップフロップ回路９と
ナンドゲートN2で構成されている。As shown in FIG. 1, in this embodiment, a step signal processing circuit 10 is inserted between the NAND gate N1 and the motor control circuit 6 in addition to the configuration common to the conventional example. The step signal processing circuit 10 is a circuit for delaying the input of the pulse of the step signal 3 to the motor control circuit 6 until the end of erasing when the step signal 3 is input from the host system in the erase-off state. And a NAND gate N2.

Ｄフリップフロップ９のデータ入力端子にはホストシ
ステムが使用するFDDのドライブを選択するローレベル
能動のセレクト信号４がインバータI3を介し反転されて
入力され、クロック入力端子にはナンドゲートN1の出力
信号が入力される。さらにＤフリップフロップ９のＱ出
力はナンドゲートN2のハイレベル能動の入力端子の一方
に入力され、ナンドゲートN2の他方の入力端子にはイレ
ーズディレー回路５の出力信号がインバータI4を介し反
転して入力される。即ちナンドゲートN2はインバータI4
からの入力信号により開閉される。そしてナンドゲート
N2のローレベル能動の出力信号がステップ信号３に対応
する信号としてモータ制御回路６に入力される。モータ
制御回路６はナンドゲートN2からの入力信号がハイレベ
ルからローレベルに変化した時点からステップ信号３の
パルス幅に相当する時間が経過するとＤフリップフロッ
プ９をクリアするものとする。A low-level active select signal 4 for selecting the drive of the FDD used by the host system is inverted and input to the data input terminal of the D flip-flop 9 via the inverter I3, and the output signal of the NAND gate N1 is input to the clock input terminal. Is entered. Further, the Q output of the D flip-flop 9 is input to one of the high-level active input terminals of the NAND gate N2, and the output signal of the erase delay circuit 5 is inverted and input to the other input terminal of the NAND gate N2 via the inverter I4. You. That is, the NAND gate N2 is connected to the inverter I4
It is opened and closed by the input signal from. And the NAND gate
The low-level active output signal of N2 is input to the motor control circuit 6 as a signal corresponding to the step signal 3. The motor control circuit 6 clears the D flip-flop 9 when the time corresponding to the pulse width of the step signal 3 elapses from the time when the input signal from the NAND gate N2 changes from the high level to the low level.

次に上記構成による動作を説明する。 Next, the operation of the above configuration will be described.

まず、第１図の回路が付属するドライブの使用をホス
トシステムが選択しており、セレクト信号４がローレベ
ルでＤフリップフロップ９のデータ入力信号がハイレベ
ルになっているものとする。この状態でアンドゲートA1
とイレーズディレー回路５の出力信号が共にローレベル
になる非書き込み且つ非消去中はナンドゲートN1とナン
ドゲートN2が開かれる。First, it is assumed that the host system selects the use of the drive to which the circuit shown in FIG. 1 is attached, the select signal 4 is at a low level, and the data input signal of the D flip-flop 9 is at a high level. In this state, AND gate A1
The gates N1 and N2 are opened during non-writing and non-erasing when the output signal of the erase delay circuit 5 and the output signal of the erase delay circuit 5 are both low.

そしてホストシステムからステップ信号３が入力され
ると、同信号はＤフリップフロップ９のクロック入力端
子に入力され、Ｄフリップフロップ９のＱ出力がハイレ
ベルになり、ナンドゲートN2の出力信号がローレベルに
なってモータ制御回路６に入力される。前述のようにＤ
フリップフロップ９は入力信号がローレベルになった時
点からステップ信号３のパルス幅に相当する時間の経過
後にＤフリップフロップ９をクリアし、Ｄフリップフロ
ップ９のＱ出力がローレベルになり、その後ステップ信
号３の次のパルスがデータ端子に入力されるとＱ出力が
再びハイレベルになる。このようにしてステップ信号３
に対応する信号がモータ制御回路６に入力され、それに
応じてモータ制御回路６はモータ８を駆動し、ヘッドシ
ークがなされる。When the step signal 3 is input from the host system, the signal is input to the clock input terminal of the D flip-flop 9, the Q output of the D flip-flop 9 becomes high level, and the output signal of the NAND gate N2 becomes low level. And input to the motor control circuit 6. D as described above
The flip-flop 9 clears the D flip-flop 9 after a lapse of time corresponding to the pulse width of the step signal 3 from the point in time when the input signal goes low, and the Q output of the D flip-flop 9 goes low. When the next pulse of the signal 3 is input to the data terminal, the Q output goes high again. Thus, the step signal 3
Is input to the motor control circuit 6, and the motor control circuit 6 drives the motor 8 in response to the signal to perform head seek.

次にアンドゲートA1の出力信号がハイレベルになる書
き込み中はナンドゲートN1が閉じられるので、ステップ
信号３がホストシステムから入力されてもナンドゲート
N1で遮断され、ヘッドシークは行なわれない。Ｄフリッ
プフロップ９のＱ出力はローレベルでナンドゲートN2の
出力はハイレベルになっている。Next, during the writing in which the output signal of the AND gate A1 becomes high level, the NAND gate N1 is closed, so that even if the step signal 3 is input from the host system, the NAND gate N1 is closed.
Cut off at N1 and no head seek is performed. The Q output of the D flip-flop 9 is low and the output of the NAND gate N2 is high.

次に書き込み終了後で消去中のイレーズオフ状態で
は、アンドゲートA1の出力がローレベル、イレーズディ
レー回路５の出力がハイレベルであり、ナンドゲートN1
は開かれるがナンドゲートN2はまだ閉じられている。こ
の状態でホストシステムからステップ信号３が入力され
ると、それがＤフリップフロップ９のクロック入力端子
に入力され、Ｑ出力がハイレベルになるが、閉じられて
いるナンドゲートN2の出力はハイレベルを保ち、モータ
８は駆動されず、ヘッドシークはなされない。但し、Ｄ
フリップフロップ９の出力がハイレベルを保ち、ステッ
プ信号３の１発のパルスがＤフリップフロップ９に記憶
されたことになる。Next, in the erase-off state during erasing after the end of writing, the output of the AND gate A1 is at the low level, the output of the erase delay circuit 5 is at the high level, and the NAND gate N1
Is opened but the NAND gate N2 is still closed. In this state, when the step signal 3 is inputted from the host system, it is inputted to the clock input terminal of the D flip-flop 9 and the Q output becomes high level, but the output of the closed NAND gate N2 becomes high level. The motor 8 is not driven, and no head seek is performed. Where D
This means that the output of the flip-flop 9 keeps the high level, and one pulse of the step signal 3 is stored in the D flip-flop 9.

そしてこの状態で消去が終了すると、イレーズディレ
ー回路５の出力がローレベルになることでナンドゲート
N2が開かれ、ナンドゲートN2の出力がローレベルとな
る。即ち、Ｄフリップフロップ９に記憶されたステップ
信号３の１発のパルスがモータ制御回路６に入力され、
モータ８が駆動され、ヘッドシークが開始される。その
後の動作は動作説明の最初に述べた非書き込み且つ非消
去中の動作である。When erasure is completed in this state, the output of the erase delay circuit 5 goes low, and the NAND gate is turned off.
N2 is opened, and the output of the NAND gate N2 goes low. That is, one pulse of the step signal 3 stored in the D flip-flop 9 is input to the motor control circuit 6,
The motor 8 is driven, and head seek is started. The subsequent operation is the operation during non-writing and non-erasing described at the beginning of the operation description.

以上のように本実施例によれば、イレーズオフ状態で
ステップ信号３が入力されてもモータ８の駆動、即ちヘ
ッドシーク機構の駆動が消去終了時点まで延期されるの
で、イレーズオフ状態でヘッドシークがなされることは
なく、イレーズオフ状態でのヘッドシークによりディス
クのデータが誤って消去されることを確実に防止でき
る。As described above, according to the present embodiment, even if the step signal 3 is input in the erase-off state, the driving of the motor 8, that is, the driving of the head seek mechanism is postponed until the end of erasing, so that the head seek is performed in the erase-off state. Therefore, it is possible to reliably prevent data on the disk from being accidentally erased due to head seek in the erase-off state.

なおイレーズオフ状態の時間はステップ信号３のパル
スの周期より大幅に短く、イレーズオフ状態でステップ
信号３のパルスが入力されたとしても１発だけである。
この１発のパルスが上述のようにＤフリップフロップ９
に記憶され、消去終了後にヘッドシーク機構の駆動に用
いられるので、ホストシステムから入力されるステップ
信号３のパルス数に対してヘッドシーク機構の駆動量、
即ちヘッドシーク量が狂うことはない。Note that the time of the erase-off state is much shorter than the period of the pulse of the step signal 3, and even if a pulse of the step signal 3 is input in the erase-off state, only one pulse is generated.
This one pulse is applied to the D flip-flop 9 as described above.
And is used for driving the head seek mechanism after the erasing is completed. Therefore, the driving amount of the head seek mechanism is determined by the number of pulses of the step signal 3 input from the host system.
That is, the head seek amount does not go out of order.

また上記構成においてモータ制御回路６をマイクロコ
ンピュータから構成するものとしてそのソフトウェアの
構成によってモータ制御回路６にステップ信号処理回路
10の機能を実行させることもできる。In the above configuration, the motor control circuit 6 is constituted by a microcomputer, and a step signal processing circuit is provided to the motor control circuit 6 by the software configuration.
You can also execute 10 functions.

［発明の効果］ 以上の説明から明らかなように本発明によれば、磁気
記録媒体としてのディスクを回転駆動し、ヘッドシーク
機構の駆動により磁気ヘッドを移動してディスクの任意
のトラックに対してトンネル消去方式で情報の磁気記録
を行なう磁気ディスク駆動装置の駆動制御回路におい
て、記録時にデータの書き込み後でトンネル消去の終了
前にホストシステムからヘッドシーク機構の駆動を指示
する信号が入力された場合にヘッドシーク機構の駆動を
トンネル消去終了まで延期する制御手段を設けた構成を
採用したので、イレーズオフ状態でホストシステムから
ヘッドシーク機構の駆動を指示する信号が入力されても
ヘッドシークが行なわれることがなく、イレーズオフ状
態でのヘッドシークによりディスクのデータが誤って消
去されることを確実に防止でき、磁気記録再生装置の信
頼性を向上できるという優れた効果が得られる。[Effects of the Invention] As is apparent from the above description, according to the present invention, a disk as a magnetic recording medium is driven to rotate, and a magnetic head is moved by driving a head seek mechanism to move an arbitrary track on the disk. In a drive control circuit of a magnetic disk drive which performs magnetic recording of information by a tunnel erasing method, when a signal for instructing driving of a head seek mechanism is input from a host system after data is written during recording and before the end of tunnel erasing. The head seek mechanism is postponed until the end of the tunnel erasing, so that the head seek can be performed even if a signal instructing the drive of the head seek mechanism is input from the host system in the erase-off state. Disk data is erased accidentally due to head seek in erase-off state And the reliability of the magnetic recording / reproducing apparatus can be improved.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の実施例によるFDDの駆動制御回路にお
いて消去のディレーとヘッドシーク機構の駆動制御に関
わる要部の構成を示すブロック図、第２図は従来のFDD
の駆動制御回路の要部の構成を示すブロック図である。 ５……イレーズディレー回路 ６……モータ制御回路 ７……磁気ヘッド ８……ステッピングモータ ９……Ｄフリップフロップ 10……ステップ信号処理回路 A1……アンドゲート I1〜I4……インバータ N1、N2……ナンドゲートFIG. 1 is a block diagram showing a configuration of a main part related to erasure delay and drive control of a head seek mechanism in an FDD drive control circuit according to an embodiment of the present invention, and FIG.
FIG. 3 is a block diagram illustrating a configuration of a main part of the drive control circuit of FIG. 5 Erase delay circuit 6 Motor control circuit 7 Magnetic head 8 Stepping motor 9 D flip-flop 10 Step signal processing circuit A1 AND gate I1 to I4 Inverters N1 and N2 … Nandgate

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】磁気記録媒体としてのディスクを回転駆動
し、ヘッドシーク機構の駆動により磁気ヘッドを移動し
てディスクの任意のトラックに対してトンネル消去方式
で情報の磁気記録を行なう磁気ディスク駆動装置の駆動
制御回路において、記録時にデータの書き込み後でトン
ネル消去の終了前にホストシステムからヘッドシーク機
構の駆動を指示する信号が入力された場合にヘッドシー
ク機構の駆動をトンネル消去終了まで延期する制御手段
を設けたことを特徴とする磁気ディスク駆動装置の駆動
制御回路。A magnetic disk drive for rotating a disk as a magnetic recording medium, moving a magnetic head by driving a head seek mechanism, and magnetically recording information on an arbitrary track of the disk by a tunnel erasing method. In the drive control circuit, when a signal for instructing the drive of the head seek mechanism is input from the host system after the writing of data at the time of recording and before the end of the tunnel erase, the drive of the head seek mechanism is postponed until the end of the tunnel erase. A drive control circuit for a magnetic disk drive, characterized by comprising means.