JP2704135B2 - 制御装置 - Google Patents
制御装置Info
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- JP2704135B2 JP2704135B2 JP7146170A JP14617095A JP2704135B2 JP 2704135 B2 JP2704135 B2 JP 2704135B2 JP 7146170 A JP7146170 A JP 7146170A JP 14617095 A JP14617095 A JP 14617095A JP 2704135 B2 JP2704135 B2 JP 2704135B2
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- Japan
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- data
- unit
- reception buffer
- dma
- decoding
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Description
【0001】
【産業上の利用分野】本発明は制御装置に関し、特にプ
リンタ等の出力装置を制御する制御装置に関する。
リンタ等の出力装置を制御する制御装置に関する。
【0002】
【従来の技術】この種の従来の制御装置について図面を
参照して説明する。
参照して説明する。
【0003】図6は第1の従来例を示すブロック図であ
る。
る。
【0004】この第1の従来例の制御装置18は上位装
置1に接続され、データラッチ部14は上位装置1から
のデータを受信し、DMAコントロール部17へDMA
要求を出力する。DMAコントロール部17はCPU1
6へデータバス使用権の要求を行い、データラッチ部1
4と受信バッファ部15との間でデータ転送を行わせ
る。DMA転送では、CPU16が直接データをデコー
ドすることができないので、例えば一定時間毎にCPU
16が受信バッファ部15の内容を確認し、デコードす
るようになっていた。
置1に接続され、データラッチ部14は上位装置1から
のデータを受信し、DMAコントロール部17へDMA
要求を出力する。DMAコントロール部17はCPU1
6へデータバス使用権の要求を行い、データラッチ部1
4と受信バッファ部15との間でデータ転送を行わせ
る。DMA転送では、CPU16が直接データをデコー
ドすることができないので、例えば一定時間毎にCPU
16が受信バッファ部15の内容を確認し、デコードす
るようになっていた。
【0005】図7は第2の従来例を示すブロック図であ
る。
る。
【0006】図7において、この第2の従来例は、特開
平2−39978号公報の開示内容のプリンタについて
記載され、上位装置(図示省略)から送られてきたデー
タを一時保持する受信バッファ101と、受信バッファ
101より読み出したデータが改頁コードであるかどう
かを判断するデコーダ102と、受信データに対応する
文字パターンを発生する文字パターン発生部103と、
デコーダ102の改頁コード以外のデータ102aを文
字パターン発生部103より入力される文字パターンと
参照し印字制御部105に出力する文字編集部104
と、図示しないプリンタ機構部を駆動して印字させ、ま
た改行動作を行なわせる印字制御部105と、デコーダ
102の改頁コード判別に対応する出力102bを受け
て印字制御部105に改頁動作をさせる改頁制御部10
6とから構成されている。
平2−39978号公報の開示内容のプリンタについて
記載され、上位装置(図示省略)から送られてきたデー
タを一時保持する受信バッファ101と、受信バッファ
101より読み出したデータが改頁コードであるかどう
かを判断するデコーダ102と、受信データに対応する
文字パターンを発生する文字パターン発生部103と、
デコーダ102の改頁コード以外のデータ102aを文
字パターン発生部103より入力される文字パターンと
参照し印字制御部105に出力する文字編集部104
と、図示しないプリンタ機構部を駆動して印字させ、ま
た改行動作を行なわせる印字制御部105と、デコーダ
102の改頁コード判別に対応する出力102bを受け
て印字制御部105に改頁動作をさせる改頁制御部10
6とから構成されている。
【0007】
【発明が解決しようとする課題】この従来の制御装置
は、図6に示す第1の従来例では、DMA転送の場合
は、CPUがデータ転送に直接関与しないため、高速に
転送できるのであるが、デコード機能ができないため、
CPUがある一定期間で、受信バッファに格納されたデ
ータを読み込みデコードする必要があり、そのため、受
信後、直ちに処理しなくてはいけないデータがある場
合、処理することができないという問題点があった。
は、図6に示す第1の従来例では、DMA転送の場合
は、CPUがデータ転送に直接関与しないため、高速に
転送できるのであるが、デコード機能ができないため、
CPUがある一定期間で、受信バッファに格納されたデ
ータを読み込みデコードする必要があり、そのため、受
信後、直ちに処理しなくてはいけないデータがある場
合、処理することができないという問題点があった。
【0008】又、図7に示す第2の従来例のでは、上位
装置からのデータを受信バッファに一時保持した後にデ
コーダが受信バッファからデータを読み出してデコード
を行う構成となっているので、上位装置からデータを受
信してからデータに対する処理が直ちにできないという
問題点があった。
装置からのデータを受信バッファに一時保持した後にデ
コーダが受信バッファからデータを読み出してデコード
を行う構成となっているので、上位装置からデータを受
信してからデータに対する処理が直ちにできないという
問題点があった。
【0009】
【課題を解決するための手段】本発明の制御装置は、上
位装置からのデータをラッチしてデコードした結果DM
A転送コードが有るか又は非DMA転送コードが有るか
を判定するコード判定手段と、前記DMA転送コードの
場合には前記ラッチしたデータを受信バッファに転送し
前記非DMA転送コードの場合には前記非DMA転送コ
ードの内容に従って予め設定された処理を行う処理手段
とを備えている。
位装置からのデータをラッチしてデコードした結果DM
A転送コードが有るか又は非DMA転送コードが有るか
を判定するコード判定手段と、前記DMA転送コードの
場合には前記ラッチしたデータを受信バッファに転送し
前記非DMA転送コードの場合には前記非DMA転送コ
ードの内容に従って予め設定された処理を行う処理手段
とを備えている。
【0010】本発明の制御装置は、上位装置からのデー
タを受信してラッチするデータラッチ部と、このデータ
ラッチ部でラッチしたデータのデコードした結果割込処
理要求か又はDMA処理要求を出力するデータデコード
部と、前記データラッチ部からの転送されたデータを受
信して一時記憶する受信バッファ部と、前記受信バッフ
ァ部からのデータを出力装置へ制御しながら出力する出
力制御部と、前記割込処理要求を受信すると前記デコー
ドした結果内容に従って前記データラッチ部のデータを
受信して前記受信バッファ部へ転送するか又は前記受信
バッファ部のイニシャライズ処理を行うCPUと、前記
DMA処理要求を受信すると前記データラッチ部のデー
タを直接前記受信バッファ部へ転送するDMAコントロ
ール部とを有している。
タを受信してラッチするデータラッチ部と、このデータ
ラッチ部でラッチしたデータのデコードした結果割込処
理要求か又はDMA処理要求を出力するデータデコード
部と、前記データラッチ部からの転送されたデータを受
信して一時記憶する受信バッファ部と、前記受信バッフ
ァ部からのデータを出力装置へ制御しながら出力する出
力制御部と、前記割込処理要求を受信すると前記デコー
ドした結果内容に従って前記データラッチ部のデータを
受信して前記受信バッファ部へ転送するか又は前記受信
バッファ部のイニシャライズ処理を行うCPUと、前記
DMA処理要求を受信すると前記データラッチ部のデー
タを直接前記受信バッファ部へ転送するDMAコントロ
ール部とを有している。
【0011】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0012】図1は本発明の一実施例を示すブロック図
である。
である。
【0013】図1において、本実施例の制御装置8は、
上位装置1からのデータを受信してラッチするデータラ
ッチ部2と、このデータラッチ部2でラッチしたデータ
をデコードした結果割込処理要求か又はDMA処理要求
を出力するデータデコード部3と、データラッチ部2か
らの転送されたデータを受信して一時記憶する受信バッ
ファ部4と、受信バッファ部4からのデータを出力装置
9へ制御しながら出力する出力制御部7と、割込処理要
求を受信するとデコードした結果内容に従ってデータラ
ッチ部2のデータを受信して受信バッファ部4へ転送す
るか又は受信バッファ部4のイニシャライズ処理を行う
CPU5と、DMA処理要求を受信するとデータラッチ
部2のデータを直接受信バッファ部4へ転送するDMA
コントロール部6とを有している。
上位装置1からのデータを受信してラッチするデータラ
ッチ部2と、このデータラッチ部2でラッチしたデータ
をデコードした結果割込処理要求か又はDMA処理要求
を出力するデータデコード部3と、データラッチ部2か
らの転送されたデータを受信して一時記憶する受信バッ
ファ部4と、受信バッファ部4からのデータを出力装置
9へ制御しながら出力する出力制御部7と、割込処理要
求を受信するとデコードした結果内容に従ってデータラ
ッチ部2のデータを受信して受信バッファ部4へ転送す
るか又は受信バッファ部4のイニシャライズ処理を行う
CPU5と、DMA処理要求を受信するとデータラッチ
部2のデータを直接受信バッファ部4へ転送するDMA
コントロール部6とを有している。
【0014】図2は本実施例におけるデータデコード部
を示すブロック図である。
を示すブロック図である。
【0015】図2において、本実施例におけるデータデ
コード部3はデータラッチ部2からのデータをデコード
するデコード回路31と、上位装置1からのストローブ
信号を予め設定された期間遅延されるディレイ回路32
と、デコード回路31の出力が割込処理要求の場合に割
込処理要求信号(INT)がセットされるダイナミック
フリップフロップ(D−F/F)33と、デコード回路
31の出力がDMA処理要求の場合にDMA処理要求信
号(DMARQ)がセットされるD−F/F34とを有
している。
コード部3はデータラッチ部2からのデータをデコード
するデコード回路31と、上位装置1からのストローブ
信号を予め設定された期間遅延されるディレイ回路32
と、デコード回路31の出力が割込処理要求の場合に割
込処理要求信号(INT)がセットされるダイナミック
フリップフロップ(D−F/F)33と、デコード回路
31の出力がDMA処理要求の場合にDMA処理要求信
号(DMARQ)がセットされるD−F/F34とを有
している。
【0016】図3は、本実施例の一動作の流れを示すフ
ローチャート、図4は本実施例におけるDMA処理を示
すタイミング図、図5は本実施例における割込処理を示
すタイミング図である。
ローチャート、図4は本実施例におけるDMA処理を示
すタイミング図、図5は本実施例における割込処理を示
すタイミング図である。
【0017】次に、本実施例の動作について図1〜図5
を参照して説明する。
を参照して説明する。
【0018】先ず、DMA処理の場合の動作について説
明する。
明する。
【0019】上位装置1からデータ(D)が入力される
と(S1)、データラッチ部2は同時に上位装置1から
出力されるストローブ信号(b)によってデータを保持
し(S2)、データをデータデコード部3に出力する。
データデコード部3では、そのデータを解読(以下デコ
ード)し、デコードした結果、文字コードであれば(S
3)、DMAコントロール部6にDMARQ信号をD−
F/F34から出力する。DMAコントロール部6で
は、CPU5にデータのバス使用権の要求を行い、デー
タラッチ部2と受信バッファ部4との間でDMA転送を
行う。DMA転送と同時にDMAコントロール部6は、
DMAACK信号を出力し、データデコード部3から出
力するDMARQ信号を出力しているD−F/F34を
リセットし、DMA要求を解除する。
と(S1)、データラッチ部2は同時に上位装置1から
出力されるストローブ信号(b)によってデータを保持
し(S2)、データをデータデコード部3に出力する。
データデコード部3では、そのデータを解読(以下デコ
ード)し、デコードした結果、文字コードであれば(S
3)、DMAコントロール部6にDMARQ信号をD−
F/F34から出力する。DMAコントロール部6で
は、CPU5にデータのバス使用権の要求を行い、デー
タラッチ部2と受信バッファ部4との間でDMA転送を
行う。DMA転送と同時にDMAコントロール部6は、
DMAACK信号を出力し、データデコード部3から出
力するDMARQ信号を出力しているD−F/F34を
リセットし、DMA要求を解除する。
【0020】図2を参照して補足説明すると、デコード
回路31は、データラッチ部2からのデータが入力さ
れ、デコードするようになっており、制御コードに場合
は“1”を、文字コードの場合は“0”を出力する。デ
コード回路31の次段にあるD−F/F34は、ストロ
ーブ信号の信号をディレイ回路32にて遅延した信号で
デコード回路31のインバータの出力を保持し、DMA
RQ信号を出力する。出力したD−F/F34は、DM
Aコントロール部6からのDMAACK信号にて解除さ
れる。
回路31は、データラッチ部2からのデータが入力さ
れ、デコードするようになっており、制御コードに場合
は“1”を、文字コードの場合は“0”を出力する。デ
コード回路31の次段にあるD−F/F34は、ストロ
ーブ信号の信号をディレイ回路32にて遅延した信号で
デコード回路31のインバータの出力を保持し、DMA
RQ信号を出力する。出力したD−F/F34は、DM
Aコントロール部6からのDMAACK信号にて解除さ
れる。
【0021】次に、割込処理の場合の動作について説明
する。
する。
【0022】データデコード部3でデコードしたデータ
が制御コードであった場合には割込処理を行うが、その
場合には2通り有り、その1つはイニシャライズコード
等の初期状態に戻すコードである。このコードを受信し
た場合(S6)、すぐに処理しなければならないため、
まず、データが制御コードと判断し、データデコード部
3からCPU5へ、割り込み信号(INT)をD−F/
F33から出力する。CPU5は、割り込み処理を行い
(S5)、データラッチ部2より読み込んだ、データを
デコードする。ここで、このデータの内容がすぐ処理し
なければならないコードであれば、CPU5は、その処
理を行う。例えば、イニシャライズコードであれば(S
6)、初期状態にするための処理を実行する(S7)。
が制御コードであった場合には割込処理を行うが、その
場合には2通り有り、その1つはイニシャライズコード
等の初期状態に戻すコードである。このコードを受信し
た場合(S6)、すぐに処理しなければならないため、
まず、データが制御コードと判断し、データデコード部
3からCPU5へ、割り込み信号(INT)をD−F/
F33から出力する。CPU5は、割り込み処理を行い
(S5)、データラッチ部2より読み込んだ、データを
デコードする。ここで、このデータの内容がすぐ処理し
なければならないコードであれば、CPU5は、その処
理を行う。例えば、イニシャライズコードであれば(S
6)、初期状態にするための処理を実行する(S7)。
【0023】もう一つは、制御コードでもすぐに処理し
なくても良いコードの場合である。CPU5に割り込み
要求を行い、データをデータラッチ部2より読み込み、
デコードするまでは上記と同じであるが、CPU5がす
ぐ処理しなくても良いコードと判断した場合(S6)
は、受信バッファ部4にデータをライトし、次に割り込
み解除信号を出力し、割り込み信号を解除する(S
8)。
なくても良いコードの場合である。CPU5に割り込み
要求を行い、データをデータラッチ部2より読み込み、
デコードするまでは上記と同じであるが、CPU5がす
ぐ処理しなくても良いコードと判断した場合(S6)
は、受信バッファ部4にデータをライトし、次に割り込
み解除信号を出力し、割り込み信号を解除する(S
8)。
【0024】図2を参照して補足説明すると、デコード
回路31は、データラッチ部2からのデータが入力され
ると、デコードするようになっており、制御コードに場
合は“1”を、文字コードの場合は“0”を出力する。
デコード回路31の次段にあるD−F/F33は、スト
ローブ信号(b)の信号をディレイ回路32にて遅延し
た信号でデコード回路31の出力を保持し、割り込み信
号(INT)を出力する。出力したD−F/F33は、
CPU5からの割り込み信号にて解除される。
回路31は、データラッチ部2からのデータが入力され
ると、デコードするようになっており、制御コードに場
合は“1”を、文字コードの場合は“0”を出力する。
デコード回路31の次段にあるD−F/F33は、スト
ローブ信号(b)の信号をディレイ回路32にて遅延し
た信号でデコード回路31の出力を保持し、割り込み信
号(INT)を出力する。出力したD−F/F33は、
CPU5からの割り込み信号にて解除される。
【0025】
【発明の効果】以上説明したように本発明は、上位装置
からのデータをラッチしてデコードした結果DMA転送
コードが有るか又は非DMA転送コードが有るかを判定
するコード判定手段と、DMA転送コードの場合にはラ
ッチしたデータを受信バッファに転送し非DMA転送コ
ードの場合には非DMA転送コードの内容に従って予め
設定された処理を行う処理手段とを備えることにより、
データを受信バッファへ転送する前にデータの処理方法
が判るので、データの処理能力を従来より向上させるこ
とができる効果がある。
からのデータをラッチしてデコードした結果DMA転送
コードが有るか又は非DMA転送コードが有るかを判定
するコード判定手段と、DMA転送コードの場合にはラ
ッチしたデータを受信バッファに転送し非DMA転送コ
ードの場合には非DMA転送コードの内容に従って予め
設定された処理を行う処理手段とを備えることにより、
データを受信バッファへ転送する前にデータの処理方法
が判るので、データの処理能力を従来より向上させるこ
とができる効果がある。
【図1】本発明の一実施例を示すブロック図である。
【図2】本実施例におけるデータデコード部を示すブロ
ック図である。
ック図である。
【図3】本実施例の一動作の流れを示すフローチャート
である。
である。
【図4】本実施例におけるDMA処理を示すタイミング
図である。
図である。
【図5】本実施例における割込処理を示すタイミング図
である。
である。
【図6】第1の従来例を示すブロック図である。
【図7】第2の従来例を示すブロック図である。
1 上位装置 2 データラッチ部 3 データデコード部 4 受信バッファ部 5 CPU 6 DMAコントロール部 7 出力制御部 8 制御装置 9 出力装置 31 デコード回路 32 ディレイ回路 33,34 ダイナミックフリップフロップ(D−F
/F)
/F)
Claims (2)
- 【請求項1】 上位装置からのデータをラッチしてデコ
ードした結果DMA転送コードが有るか又は非DMA転
送コードが有るかを判定するコード判定手段と、前記D
MA転送コードの場合には前記ラッチしたデータを受信
バッファに転送し前記非DMA転送コードの場合には前
記非DMA転送コードの内容に従って予め設定された処
理を行う処理手段とを備えることを特徴とする制御装
置。 - 【請求項2】 上位装置からのデータを受信してラッチ
するデータラッチ部と、このデータラッチ部でラッチし
たデータのデコードした結果割込処理要求か又はDMA
処理要求を出力するデータデコード部と、前記データラ
ッチ部からの転送されたデータを受信して一時記憶する
受信バッファ部と、前記受信バッファ部からのデータを
出力装置へ制御しながら出力する出力制御部と、前記割
込処理要求を受信すると前記デコードした結果内容に従
って前記データラッチ部のデータを受信して前記受信バ
ッファ部へ転送するか又は前記受信バッファ部のイニシ
ャライズ処理を行うCPUと、前記DMA処理要求を受
信すると前記データラッチ部のデータを直接前記受信バ
ッファ部へ転送するDMAコントロール部とを有するこ
とを特徴とする制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7146170A JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7146170A JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08339343A JPH08339343A (ja) | 1996-12-24 |
JP2704135B2 true JP2704135B2 (ja) | 1998-01-26 |
Family
ID=15401722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7146170A Expired - Lifetime JP2704135B2 (ja) | 1995-06-13 | 1995-06-13 | 制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2704135B2 (ja) |
-
1995
- 1995-06-13 JP JP7146170A patent/JP2704135B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08339343A (ja) | 1996-12-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |