JP2702455B2 - Pin grid array type semiconductor device - Google Patents
Pin grid array type semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明はピングリッドアレイ
型半導体装置に係わり、特に半導体素子搭載部として金
属板を用いるセラミックピングリッドアレイ型半導体装
置に関する。The present invention relates to a pin grid array type semiconductor device, and more particularly to a ceramic pin grid array type semiconductor device using a metal plate as a semiconductor element mounting portion.
【０００２】[0002]
【従来の技術】図６に従来のピングリッドアレイ型半導
体装置の上面図（Ａ）および裏面図（Ｂ）を示す。2. Description of the Related Art FIG. 6 shows a top view (A) and a back view (B) of a conventional pin grid array type semiconductor device.
【０００３】近年、半導体素子の高機能化に伴い、４側
辺１３に囲まれたセラミック基板１０の第１の主面１１
側の上面図（Ａ）に示すように、接着部３で固着された
半導体素子搭載部の金属板２の周囲のセラミック基板１
０の第１の主面（上面）１１上にグランドバウンスノイ
ズ対策を目的とした積層セラミックチップコンデンサ２
１等の電子部品を搭載する品種が著しく増加している。In recent years, as the functions of semiconductor elements have become more sophisticated, the first main surface 11 of the ceramic substrate 10 surrounded by four sides 13 has been described.
As shown in the top view (A) on the side, the ceramic substrate 1 around the metal plate 2 of the semiconductor element mounting portion fixed by the bonding portion 3
0 on the first main surface (upper surface) 11 of the multilayer ceramic chip capacitor 2 for the purpose of measures against ground bounce noise.
The number of types on which electronic components such as 1 are mounted has increased remarkably.
【０００４】電源ライン−接地ライン間の電位変動であ
るグランドバウンスノイズを低減させるための積層セラ
ミックチップコンデンサ２１は、その搭載位置が半導体
素子により近いほど有効である為に、半導体素子を搭載
している金属板２の寸法は可能な限り小さく設計され、
一般的に第２の主面１２側の裏面図（Ｂ）に示す外部ピ
ン７の配列の外部ピン最内周エリア１６より小さい寸法
となっている。尚、図６（Ｂ）において、外部ピン配列
の最も内側の外部ピン間の領域が外部ピン最内周エリア
１６でありこのエリアには外部ピンが存在しない。そし
て、外部ピン最内周エリア１６と側面との間、すなわち
第２の主面１２の周辺領域１５に外部ピン７がグリッド
状に配列して形成される。The multilayer ceramic chip capacitor 21 for reducing the ground bounce noise, which is a potential fluctuation between the power supply line and the ground line, is more effective as the mounting position is closer to the semiconductor element. The size of the metal plate 2 is designed to be as small as possible,
Generally, the dimension of the arrangement of the external pins 7 shown in the back view (B) of the second main surface 12 is smaller than the innermost peripheral area 16 of the external pins. In FIG. 6B, the area between the innermost external pins of the external pin array is the external pin innermost peripheral area 16, and no external pins exist in this area. The external pins 7 are formed in a grid pattern between the innermost peripheral area 16 of the external pin and the side surface, that is, in the peripheral area 15 of the second main surface 12.
【０００５】図７は図６（Ａ）のＡ−Ａ部を拡大して示
した断面図である。半導体素子１を搭載する金属板２と
電気的配線パターンを有するセラミック基板１０は、主
に銀（Ａｇ）と銅（Ｃｕ）の合金材料の融着により接着
部３で接着されている。尚、図７において、外部ピン７
が配列形成される第２の主面１２の周辺領域１５に対応
する第１の主面１１の領域、すなわちセラミック基板の
側面１３から周辺領域１５と同じ寸法内に位置する第１
の主面１１の領域を第１の主面の周辺領域１４として示
してある。FIG. 7 is an enlarged cross-sectional view of a portion AA in FIG. The metal plate 2 on which the semiconductor element 1 is mounted and the ceramic substrate 10 having an electric wiring pattern are bonded at the bonding portion 3 mainly by fusing an alloy material of silver (Ag) and copper (Cu). Note that, in FIG.
Are arranged in the first main surface 11 corresponding to the peripheral region 15 of the second main surface 12, that is, the first region located within the same dimension as the peripheral region 15 from the side surface 13 of the ceramic substrate.
Is shown as a peripheral region 14 of the first main surface.
【０００６】次に、接着部３の詳細材料構成を金属板２
の端部近傍を拡大して図８の断面図に示す。アルミナか
らなるセラミック基板１０の面上にタングステンメタラ
イズのメタライズパターン４０を形成しその表面にニッ
ケル（Ｎｉ）メッキ膜３２を形成する。そして表面にＮ
ｉメッキ膜３２を形成した銅（Ｃｕ）もしくは鉄−ニッ
ケル（Ｆｅ／Ｎｉ）合金からなる金属板２を、銀−銅
（Ａｇ／Ｃｕ）合金すなわち銀ロー材を介してメタライ
ズパターン４０上に載置し、加熱することによりＡｇ／
Ｃｕ合金を溶融し凝固させたＡｇ／Ｃｕ合金層３１を融
着させて金属板２を固着する。[0006] Next, the detailed material composition of the bonding portion 3 is described as follows.
8 is enlarged and shown in the cross-sectional view of FIG. A metallized pattern 40 of tungsten metallization is formed on the surface of a ceramic substrate 10 made of alumina, and a nickel (Ni) plating film 32 is formed on the surface. And N on the surface
The metal plate 2 made of copper (Cu) or iron-nickel (Fe / Ni) alloy on which the i-plated film 32 is formed is mounted on the metallized pattern 40 via a silver-copper (Ag / Cu) alloy, that is, a silver brazing material. Ag /
The metal plate 2 is fixed by fusing the Ag / Cu alloy layer 31 obtained by melting and solidifying the Cu alloy.
【０００７】一般的に、メタライズパターン４０のパタ
ーンエッジはＮｉメッキを表面に施した金属板２から約
１．０ｍｍ突出して形成され、Ａｇ／Ｃｕ合金層３１は
融着時にタングステンメタライズのパターンエッジ部ま
で流れて形成され、金属板２の側面にメニスカス形状を
形成することで、セラミック基板１０と金属板２を強固
に接着する構造になっている。Generally, the pattern edge of the metallized pattern 40 is formed so as to protrude about 1.0 mm from the Ni-plated metal plate 2, and the Ag / Cu alloy layer 31 forms a tungsten metallized pattern edge portion during fusion. By forming a meniscus shape on the side surface of the metal plate 2, the ceramic substrate 10 and the metal plate 2 are firmly bonded.
【０００８】そしてＮｉメッキ膜３２を下地として金
（Ａｕ）メッキ膜３３で覆うことにより、ロー材として
流れて硬化したＡｇ／Ｃｕ合金層３１、メタライズパタ
ーン４０、Ａｕメッキ膜３３およびその下地のＮｉメッ
キ膜３２のエッジが図中のＰ点で揃いオーバーハングの
状態となっている。Then, by covering the Ni plating film 32 with the gold (Au) plating film 33 as a base, the Ag / Cu alloy layer 31 flowing and hardening as a brazing material, the metallized pattern 40, the Au plating film 33 and the base Ni The edges of the plating film 32 are aligned at point P in the figure, and are in an overhang state.
【０００９】[0009]
【発明が解決しようとする課題】図９はこの従来技術の
セラミックピングリッドアレイ型半導体装置のストッパ
ー７Ａを有する外部ピンを含む外部ピン７をプリント基
板５０のピン孔５１に挿入し半田８により接続して実装
した場合を示す断面図である。FIG. 9 shows a conventional ceramic pin grid array type semiconductor device according to the prior art, in which external pins 7 including external pins having stoppers 7A are inserted into pin holes 51 of a printed circuit board 50 and connected by solder 8. FIG. 7 is a cross-sectional view showing a case where the semiconductor device is mounted in a manner described above.
【００１０】実装作業時の急加熱および急冷却により、
プリント基板とピングリッドアレイ構造との熱膨張差に
起因して、例えば約４．０ｍｍの間隔となる金属板３の
端部と一番内側の外部ピン７間のセラミック基板１０の
箇所が変形しやすく、Ｐ点からセラミック基板にクラッ
クが発生し、これによる実装の不良発生率は、例えば約
０．３％にも達する。[0010] By rapid heating and rapid cooling during the mounting operation,
Due to the difference in thermal expansion between the printed circuit board and the pin grid array structure, a portion of the ceramic substrate 10 between the end of the metal plate 3 and the innermost external pin 7 at a distance of, for example, about 4.0 mm is deformed. It is easy to cause cracks in the ceramic substrate from the point P, and the failure rate of mounting due to the cracks reaches, for example, about 0.3%.
【００１１】この理由は、異種材料の端部が集中する構
造となっているから各材料の熱膨張差による熱的応力が
集中するからであり、端部のオーバーハング状態が切欠
として作用して切欠エフェクトにより機械的応力が集中
するからであり、またクラックの起点部が破壊靭性が低
いセラミックであるからクラックを発生させやすいから
である。The reason for this is that since the ends of different materials are concentrated, thermal stress due to the difference in thermal expansion of each material is concentrated, and the overhanging state of the ends acts as notches. This is because mechanical stress is concentrated due to the notch effect, and cracks are easily generated because the crack starting point is made of ceramic having low fracture toughness.
【００１２】したがって本発明の目的は、急加熱および
急冷却をともなう実装においてもセラミック基板のクラ
ックの発生を抑制したピングリッドアレイ型半導体装置
を提供することである。Accordingly, an object of the present invention is to provide a pin grid array type semiconductor device in which cracks in a ceramic substrate are suppressed even in mounting with rapid heating and rapid cooling.
【００１３】[0013]
【課題を解決するための手段】本発明の特徴は、第１の
主面と第２の主面とを有し、中央部に開口部を有するセ
ラミック基板と、前記第１の主面に形成されたメタライ
ズパターンと、前記メタライズパターンに固着して前記
開口部の前記第１の主面側を閉塞する金属板と、前記開
口部内で前記金属板上に搭載された半導体素子と、前記
第セラミック基板の前記第２の主面の周辺領域から該主
面に対して垂直に延在して形成し、かつたがいにグリッ
ド状に配列せる多数の外部ピンとを有し、前記外部ピン
が配列形成される前記第２の主面の周辺領域に対応する
前記第１の主面の周辺領域と前記金属板の前記第１の主
面上の端部とが離間しているピングリッドアレイ型半導
体装置において、前記メタライズパターンは前記開口部
の箇所から前記第１の主面の周辺領域内にまで延在して
いるピングリッドアレイ型半導体装置にある。ここで前
記金属板の近傍の第１の主面上に複数個の積層セラミッ
クコンデンサが搭載されており、前記メタライズパター
ンは前記積層セラミックコンデンサのそれぞれの周辺を
避けて前記第１の主面の前記周辺領域内にまで延在して
いることができる。また、前記メタライズパターンは前
記セラミック基板の全側面に向って前記第１の主面の前
記周辺領域内にまで延在していることが好ましい。ある
いは、前記メタライズパターンは前記セラミック基板の
全側面のうち角部およびその近傍の側面部分のみに向っ
て前記第１の主面の前記周辺領域内にまで延在している
ことができる。さらに、前記金属板の端部から所定距離
離間した箇所から前記メタライズパターンはコーティン
グ材により被覆されていることが好ましい。A feature of the present invention is that a ceramic substrate has a first main surface and a second main surface and has an opening in the center, and a ceramic substrate formed on the first main surface. A metallized pattern, a metal plate fixed to the metallized pattern and closing the first main surface side of the opening, a semiconductor element mounted on the metal plate in the opening, and the ceramic A plurality of external pins formed so as to extend perpendicularly to the main surface from a peripheral region of the second main surface of the substrate, and to be arranged in a grid shape each other, wherein the external pins are arranged and formed. A pin grid array type semiconductor device in which a peripheral region of the first main surface corresponding to a peripheral region of the second main surface is separated from an end of the metal plate on the first main surface. The metallized pattern is formed from the opening at the There of the pin grid array type semiconductor device which extends to the peripheral region of the major surface. Here, a plurality of multilayer ceramic capacitors are mounted on the first main surface in the vicinity of the metal plate, and the metallized pattern avoids the periphery of each of the multilayer ceramic capacitors and is formed on the first main surface. It can extend into the peripheral area. Further, it is preferable that the metallized pattern extends toward the entire side surface of the ceramic substrate and into the peripheral region of the first main surface. Alternatively, the metallized pattern may extend into the peripheral region of the first main surface only toward a corner portion and a side portion near the corner portion among all side surfaces of the ceramic substrate. Further, it is preferable that the metallized pattern is covered with a coating material from a location separated from the end of the metal plate by a predetermined distance.
【００１４】[0014]
【発明の実施の形態】以下、図面を参照して本発明を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００１５】図１は本発明の実施の形態のピングリッド
アレイ型半導体装置の上面図（Ａ）および裏面図（Ｂ）
であり、従来技術の図６と外観的差異はない。FIG. 1 is a top view (A) and a back view (B) of a pin grid array type semiconductor device according to an embodiment of the present invention.
Therefore, there is no difference in appearance from FIG.
【００１６】すなわち平面角部を含む四側面１３に囲ま
れたアルミナセラミック基板１０の第１の主面（上面）
１１には、このセラミック基板の中央の開口部を第１の
主面側から閉塞する金属板２が接着部３で固着されてい
る。この金属板３は開口部内で半導体素子１を下向きに
搭載固着する板である。また金属板２の周辺近傍の第１
の主面１１上にはグランドバウンスノイズ対策の積層セ
ラミックコンデンサ１０が複数個搭載されている。That is, the first main surface (upper surface) of the alumina ceramic substrate 10 surrounded by the four side surfaces 13 including the planar corners
At 11, a metal plate 2 for closing a central opening of the ceramic substrate from the first main surface side is fixed by an adhesive portion 3. The metal plate 3 is a plate for mounting and fixing the semiconductor element 1 downward in the opening. In addition, the first part near the metal plate 2
A plurality of multilayer ceramic capacitors 10 for preventing ground bounce noise are mounted on the main surface 11 of the first embodiment.
【００１７】一方、セラミック基板１０の第２の主面
（裏面）１２には開口部内の半導体素子１を気密封止す
るキャップ５が固着され、キャップ５より離間したセラ
ミック基板１０の第２の主面１２には、キャップ５から
も離間しかつ平面形状で金属板３からも離間したその周
辺領域１５に多数の外部ピン７がグリッド状に配列形成
されて下方向に向って伸びている。On the other hand, a cap 5 for hermetically sealing the semiconductor element 1 in the opening is fixed to the second main surface (back surface) 12 of the ceramic substrate 10, and the second main surface of the ceramic substrate 10 separated from the cap 5. On the surface 12, a large number of external pins 7 are arranged in a grid pattern in a peripheral region 15 thereof, which is also separated from the cap 5 and also separated from the metal plate 3 in a planar shape, and extends downward.
【００１８】上述した従来技術で説明したように、グリ
ッド状に配列した外部ピンの最っとも内側に位置する外
部ピン間の領域が外部ピン最内周エリア１６でありこの
エリアには外部ピンが存在しないで、外部ピン最内周エ
リア１６と側面１３との間のリング状の領域が第２の主
面１２の周辺領域１５でありここに外部ピン７がグリッ
状に配列して形成される。図ではこの境界を図１（Ｂ）
で想像線（２点鎖線）で示してある。As described in the prior art, the area between the outer pins located at the innermost side of the outer pins arranged in a grid is the innermost area 16 of the outer pins. A ring-shaped region between the innermost peripheral area 16 of the external pin and the side surface 13 is a peripheral region 15 of the second main surface 12, and is formed by arranging the external pins 7 in a grid-like manner. . In the figure, this boundary is shown in FIG.
Are indicated by imaginary lines (two-dot chain lines).
【００１９】そして第２の主面１２の周辺領域１５に対
応して、平面形状で周辺領域１５と一致する第１の主面
１１の領域、すなわち側面１３から同じ寸法内の第１の
主面の領域が第１の主面１１の周辺領域１４であり、や
はりこの境界を図１（Ａ）で想像線（２点鎖線）で示し
てある。A region of the first main surface 11 corresponding to the peripheral region 15 of the second main surface 12 in a planar shape corresponding to the peripheral region 15, that is, a first main surface within the same dimension from the side surface 13 Is a peripheral region 14 of the first main surface 11, and this boundary is also shown by an imaginary line (two-dot chain line) in FIG.
【００２０】図２（Ａ）は図１（Ａ）のＡ−Ａ部を拡大
して示した断面図であり、図２（Ｂ）は図１（Ａ）のＢ
−Ｂ部を拡大して示した断面図である。FIG. 2A is an enlarged cross-sectional view taken along the line AA of FIG. 1A, and FIG. 2B is a sectional view of FIG.
It is sectional drawing which expanded and showed the -B part.
【００２１】図２（Ａ）に示すように、セラミック基板
１０の中央部に第２の主面（裏面）１２側より凹部が設
けられ、その底面から第１の主面（上面）１１に達する
開口が設けられて全体として両主面間を貫通する開口部
が形成されている。As shown in FIG. 2A, a concave portion is provided at the center of the ceramic substrate 10 from the second main surface (back surface) 12 side, and reaches the first main surface (upper surface) 11 from the bottom surface. An opening is provided to form an opening penetrating between the two main surfaces as a whole.
【００２２】そして、セラミック基板１０の第１の主面
１１にメタライズパターン４が形成され、そこに金属板
２が主にＡｇとＣｕの合金材料の融着により接着部３で
接着され、金属板２に下向きに半導体素子１が搭載され
て、半導体素子１の電極とセラミック基板４の配線パタ
ーンとが金属細線６で接続されている。この配設パター
ンはそれぞれの外部ピン７に接続しており、かつこの内
に電源ラインおよび接地ラインを含んでいる。Then, a metallized pattern 4 is formed on the first main surface 11 of the ceramic substrate 10, and the metal plate 2 is bonded to the metal plate 2 at the bonding portion 3 mainly by fusing an alloy material of Ag and Cu. 2, the semiconductor element 1 is mounted downward, and the electrode of the semiconductor element 1 and the wiring pattern of the ceramic substrate 4 are connected by a thin metal wire 6. This arrangement pattern is connected to each external pin 7 and includes a power supply line and a ground line therein.
【００２３】図２（Ｂ）を参照して、セラミック基板１
０内に形成されてある接地ライン２４および電源ライン
２５に積層セラミックチップコンデンサ２１の電極端子
２２および２３がそれぞれ接続している。Referring to FIG. 2B, ceramic substrate 1
The electrode terminals 22 and 23 of the multilayer ceramic chip capacitor 21 are respectively connected to a ground line 24 and a power supply line 25 formed in the capacitor 0.
【００２４】図２（Ａ）に戻って、図１で説明したよう
に外部ピン７の配列の内側間が外部ピン最内周エリア１
６でありそのエリアには外部ピンが存在しない。またプ
リント基板のピン孔に外部ピン７を挿入してこの半導体
装置を実装した際に高さ方向の位置出しをするために、
一部の外部ピン７にストッパー７Ａを設けてある。Returning to FIG. 2 (A), as described with reference to FIG.
6 and there are no external pins in that area. In order to position the semiconductor device in the height direction when the semiconductor device is mounted by inserting the external pins 7 into the pin holes of the printed circuit board,
Some external pins 7 are provided with stoppers 7A.
【００２５】この実施の形態では、メタライズパターン
４が外部ピン最内周エリアより外側、すなわち外部ピン
形成エリアとなる第２の主面１２の周辺領域１５の丁度
真上に位置する第１の主面１１の周辺領域１４上にまで
延在させ、接着部３を区画するようにメタライズパター
ン４の延在部分をセラミック材料のコーティング材被覆
してある。また図４に右上の斜線のハッチングで示すよ
うに、メタライズパターン４は複数の積層セラミックチ
ップコンデンサ２１のそれぞれの周囲から間隔１９をあ
けて延在することにより積層セラミックチップコンデン
サ２１の機能に支障がないようになっている。また、図
４の例では、メタライズパターン４はセラミック基板１
０の全側面１３に向って第１の主面の周辺領域１４内に
まで延在している。In this embodiment, the metallized pattern 4 is located outside the innermost peripheral area of the external pins, that is, the first main area located just above the peripheral area 15 of the second main surface 12 to be the external pin forming area. The metallized pattern 4 is extended over the peripheral region 14 of the surface 11 and the extended portion of the metallized pattern 4 is coated with a coating material of a ceramic material so as to define the bonding portion 3. As shown by hatching in the upper right corner of FIG. 4, the metallized pattern 4 extends from the periphery of each of the plurality of multilayer ceramic chip capacitors 21 at an interval 19, thereby hindering the function of the multilayer ceramic chip capacitor 21. Not to be. In the example of FIG. 4, the metallized pattern 4 is
0, extending into the peripheral region 14 of the first main surface.
【００２６】図３は接着部３の詳細材料構成を金属板２
の端部近傍を拡大して示した断面図である。アルミナか
らなるセラミック基板１０の面上に膜厚約２０μｍのタ
ングステンメタライズのメタラズパターン４を金属板２
を搭載する箇所およびその近傍から外部ピン最内周エリ
アの外側に相当する第１の主面の周辺領域１４上にまで
延在させ、接着部３を露出させて延在部分をセラミック
コート９で被覆して、金属板を搭載する箇所およびその
近傍のメタライズパターン４の表面にＮｉメッキ膜３２
を形成する。そして表面にＮｉメッキ膜３２を形成した
ＣｕもしくはＦｅ／Ｎｉ合金からなる金属板２を、Ａｇ
／Ｃｕ合金すなわち銀ロー材を介してメタライズパター
ン４上に載置し、加熱することによりＡｇ／Ｃｕ合金を
溶融し凝固させたＡｇ／Ｃｕ合金層３１を融着させて金
属板２を固着してセラミック基板１０の開口部の第１の
主面１１側を閉塞し、その後、この接着部を含めコーテ
ィング材９から露出した箇所にＮｉメッキ膜３２を下地
にしてＡｕメッキ膜３３を形成する。このようにメタラ
イズパターン４の延在部分をコーティング材で被覆して
メッキが必要の箇所のみにメッキをするから、Ａｕメッ
キのコストが低減される。FIG. 3 shows a detailed material composition of the bonding portion 3 by the metal plate 2.
FIG. 3 is an enlarged cross-sectional view showing the vicinity of an end of the first embodiment. On a surface of a ceramic substrate 10 made of alumina, a metallized pattern 4 of tungsten metallized
From the mounting position and the vicinity thereof to the peripheral region 14 of the first main surface corresponding to the outside of the innermost peripheral area of the external pin, the adhesive portion 3 is exposed, and the extended portion is covered with the ceramic coat 9. A Ni plating film 32 is formed on the surface of the metallized pattern 4 in a position where the metal plate is mounted and in the vicinity thereof.
To form Then, the metal plate 2 made of Cu or Fe / Ni alloy with the Ni plating film 32 formed on the surface is
/ Cu alloy, that is, placed on the metallized pattern 4 via a silver brazing material, and heated to melt the Ag / Cu alloy and solidify the Ag / Cu alloy layer 31 to fuse and fix the metal plate 2. Then, the first main surface 11 side of the opening of the ceramic substrate 10 is closed, and thereafter, the Au plating film 33 is formed on the portion exposed from the coating material 9 including the bonding portion with the Ni plating film 32 as a base. As described above, since the extending portion of the metallized pattern 4 is covered with the coating material and the plating is performed only on the portions that need to be plated, the cost of Au plating is reduced.
【００２７】この実施の形態のセラミックピングリッド
アレイ型半導体装置においても、外部ピン７をプリント
基板のピン孔に挿入し半田により接続して実装した場合
には実装作業時の急加熱および急冷却により、プリント
基板とピングリッドアレイ構造との熱膨張差に起因して
セラミック基板１０が変形しやすい。Also in the ceramic pin grid array type semiconductor device of this embodiment, when the external pins 7 are inserted into the pin holes of the printed circuit board and mounted by soldering, rapid heating and rapid cooling during the mounting operation are performed. The ceramic substrate 10 is easily deformed due to a difference in thermal expansion between the printed circuit board and the pin grid array structure.
【００２８】しかしながら本実施の形態の半導体装置で
はＰ点からのセラミック基板のクラックは略０％、すな
わちこの問題を皆無にすることができる。However, in the semiconductor device of the present embodiment, cracks in the ceramic substrate from the point P are almost 0%, that is, this problem can be completely eliminated.
【００２９】この理由は、Ｐ点にはメタライズパターン
４の端部が存在せず、さらにセラミックコート９をある
程度金属板から離間させることによりＡｇ／Ｃｕ合金層
３１の端部とメッキ膜３２，３３の端部とを離間させる
ことができるから、異種材料の端部が集中する構造によ
る各材料の熱膨張差による熱的応力の集中が回避され、
またメタライズパターン４の端部が存在しないから端部
のオーバーハング量が低減され、これにより切欠エフェ
クトによる機械的応力の集中が回避され、さらにクラッ
クの起点部となる表面に破壊靭性が高いメタライズパタ
ーン４を存在させてあるからである。The reason for this is that the end of the metallized pattern 4 does not exist at the point P, and the end of the Ag / Cu alloy layer 31 and the plating films 32, 33 are formed by separating the ceramic coat 9 from the metal plate to some extent. Can be separated from the end of the material, thereby avoiding the concentration of thermal stress due to the difference in thermal expansion of each material due to the structure in which the ends of different materials are concentrated,
Further, since there is no end of the metallized pattern 4, the amount of overhang at the end is reduced, thereby avoiding the concentration of mechanical stress due to the notch effect, and the metallized pattern with high fracture toughness is formed on the surface serving as the starting point of the crack. This is because 4 exists.
【００３０】また、メタライズパターンを金属板の固着
領域から延在させても外部ピン最内周エリア内にのみ延
在させた場合は、メタライズパターンの端部でクラック
が発生する。これはプリント基板のピン孔に外部ピンを
挿入接続することにより固定されたセラミック基板の周
辺領域とメタライズパターンの端部との間のセラミック
基板の箇所が変形するからである。If the metallized pattern extends only from the innermost peripheral area of the external pin even if it extends from the fixed region of the metal plate, cracks occur at the end of the metallized pattern. This is because the portion of the ceramic substrate between the peripheral region of the fixed ceramic substrate and the end of the metallized pattern is deformed by inserting and connecting external pins to the pin holes of the printed circuit board.
【００３１】セラミック基板の破壊強度を向上させるた
めにはメタライズパターン４を、図４に示すように、セ
ラミック基板の全側面１３に向って第１の主面の周辺領
域１４内にまで延在させることが好ましい。In order to improve the breaking strength of the ceramic substrate, the metallized pattern 4 is extended toward the entire side surface 13 of the ceramic substrate into the peripheral region 14 of the first main surface as shown in FIG. Is preferred.
【００３２】しかし実装時の熱処理条件がそれほど厳し
くなく、かつ積層セラミックコンデンサ２１の配置がた
がいに異なる種々のピングリッドアレイ型半導体装置に
同一のスクリーンマスクでメタライズパターン４を形成
したい場合は、図５の右上斜線のハッチングで示すよう
に、メタライズパターン４をセラミック基板の全側面の
うち角部１３Ａおよびその近傍部の側面のみに向って第
１の主面の周辺領域１４内にまで延在する形態にするこ
ともできる。However, if the conditions of the heat treatment during mounting are not so severe and it is desired to form the metallized pattern 4 with the same screen mask on various pin grid array type semiconductor devices in which the arrangement of the multilayer ceramic capacitor 21 is different from each other, see FIG. As shown by hatching in the upper right corner, the metallized pattern 4 extends only in the peripheral region 14 of the first main surface toward only the corner 13A and the side near the corner 13A among all side surfaces of the ceramic substrate. You can also
【００３３】[0033]
【発明の効果】以上説明したように本発明によれば、金
属基板の端部近傍のＰ点にはメタライズパターンの端部
が存在しないからそれだけ異種材料の端部の集中による
各材料の熱膨張差による熱的応力の集中が回避され、ま
たメタライズパターンの端部が存在しないから端部のオ
ーバーハング量が低減され、これにより切欠エフェクト
による機械的応力の集中が回避され、さらにクラックの
起点部となる表面に破壊靭性が高いメタライズパターン
を存在させ、かつ実装により固定されるセラミック基板
の周辺領域内にまでメタライズパターンを延在させた構
成となっているから、このセラミックピングリッドアレ
イ型半導体装置をプリント基板に実装する熱処理際にセ
ラミック基板のクラック発生を抑制することができる。As described above, according to the present invention, since the end of the metallized pattern does not exist at the point P near the end of the metal substrate, the thermal expansion of each material due to the concentration of the end of the dissimilar material accordingly. The concentration of thermal stress due to the difference is avoided, and the overhang amount at the end is reduced because the end of the metallized pattern does not exist, whereby the concentration of mechanical stress due to the notch effect is avoided, and the starting point of the crack Since the metallized pattern with high fracture toughness is present on the surface to be formed and the metallized pattern is extended to the peripheral region of the ceramic substrate fixed by mounting, this ceramic pin grid array type semiconductor device Cracks in the ceramic substrate can be suppressed during heat treatment for mounting the ceramic substrate on a printed circuit board.
【図１】本発明の実施の形態のピングリッドアレイ型半
導体装置を示す図であり、（Ａ）は上面図、（Ｂ）は裏
面図である。FIGS. 1A and 1B are diagrams showing a pin grid array type semiconductor device according to an embodiment of the present invention, wherein FIG. 1A is a top view and FIG.
【図２】本発明の実施の形態のピングリッドアレイ型半
導体装置を示す図であり、（Ａ）は図１（Ａ）のＡ−Ａ
部を拡大して示した断面図、（Ｂ）は図１（Ａ）のＢ−
Ｂ部を拡大して示した断面図である。FIGS. 2A and 2B are diagrams showing a pin grid array type semiconductor device according to an embodiment of the present invention, wherein FIG.
FIG. 1B is a cross-sectional view showing an enlarged portion, and FIG.
It is sectional drawing which expanded and showed the B section.
【図３】図２の接着部から外部ピンまでの部分を拡大し
て示した断面図である。FIG. 3 is an enlarged sectional view of a portion from an adhesive portion to an external pin in FIG. 2;
【図４】本発明の実施の形態のメタライズパターンを示
した上面図である。FIG. 4 is a top view showing a metallized pattern according to the embodiment of the present invention.
【図５】図４の一部を変更したメタライズパターンを示
した上面図である。FIG. 5 is a top view showing a metallized pattern obtained by partially changing FIG. 4;
【図６】従来技術のピングリッドアレイ型半導体装置を
示す図であり、（Ａ）は上面図、（Ｂ）は裏面図であ
る。6A and 6B are diagrams showing a conventional pin grid array type semiconductor device, in which FIG. 6A is a top view and FIG. 6B is a back view.
【図７】図６（Ａ）のＡ−Ａ部を拡大して示した断面図
である。FIG. 7 is an enlarged sectional view of an AA part of FIG. 6 (A).
【図８】図７の接着部から外部ピンまでの部分を拡大し
て示した断面図である。FIG. 8 is an enlarged cross-sectional view showing a portion from an adhesive portion to an external pin in FIG. 7;
【図９】従来技術の実装時の問題点を示した断面図であ
る。FIG. 9 is a cross-sectional view showing a problem at the time of mounting according to the related art.
１ 半導体素子 ２ 金属板 ３ 接着部 ４，４０ メタライズパターン ５ キャップ ６ 金属細線 ７ 外部ピン ７Ａ 外部ピンのストッパー ８ 半田 ９ コーティング材 １０ セラミック基板 １１ セラミック基板の第１の主面 １２ セラミック基板の第２の主面 １３ セラミック基板の側面 １３Ａ セラミック基板の平面角部の側面 １４ セラミック基板の第１の主面の周辺領域 １５ セラミック基板の第２の主面の周辺領域 １６ セラミック基板の外部ピン最内周エリア １９ 間隔 ２１ 積層セラミックコンデンサ ２２，２３ 積層セラミックコンデンサの電極端子 ２４ 接地ライン ２５ 電源ライン ３１ Ａｇ／Ｃｕ合金層 ３２ Ｎｉメッキ膜 ３３ Ａｕメッキ膜 ５０ プリント基板 ５１ プリント基板のピン孔 DESCRIPTION OF SYMBOLS 1 Semiconductor element 2 Metal plate 3 Adhesion part 4, 40 Metallized pattern 5 Cap 6 Fine metal wire 7 External pin 7A External pin stopper 8 Solder 9 Coating material 10 Ceramic substrate 11 First main surface of ceramic substrate 12 Second ceramic substrate 13 A side surface of the ceramic substrate 13A A side surface of a planar corner portion of the ceramic substrate 14 A peripheral region of the first main surface of the ceramic substrate 15 A peripheral region of a second main surface of the ceramic substrate 16 An innermost periphery of an external pin of the ceramic substrate Area 19 Interval 21 Multilayer ceramic capacitor 22, 23 Electrode terminal of multilayer ceramic capacitor 24 Ground line 25 Power supply line 31 Ag / Cu alloy layer 32 Ni plating film 33 Au plating film 50 Printed circuit board 51 Pin hole of printed circuit board
Claims (5)
部に開口部を有するセラミック基板と、前記第１の主面
に形成されたメタライズパターンと、前記メタライズパ
ターンに固着して前記開口部の前記第１の主面側を閉塞
する金属板と、前記開口部内で前記金属板上に搭載され
た半導体素子と、前記第セラミック基板の前記第２の主
面の周辺領域から該主面に対して垂直に延在して形成
し、かつたがいにグリッド状に配列せる多数の外部ピン
とを有し、前記外部ピンが配列形成される前記第２の主
面の周辺領域に対応する前記第１の主面の周辺領域と前
記金属板の前記第１の主面上の端部とが離間しているピ
ングリッドアレイ型半導体装置において、前記メタライ
ズパターンは前記開口部の箇所から前記第１の主面の周
辺領域内にまで延在していることを特徴とするピングリ
ッドアレイ型半導体装置。A ceramic substrate having a first main surface and a second main surface and having an opening at a central portion; a metallized pattern formed on the first main surface; and a metallized pattern formed on the first main surface. A metal plate fixedly attached to close the first main surface side of the opening, a semiconductor element mounted on the metal plate in the opening, and a periphery of the second main surface of the ceramic substrate; A plurality of external pins formed to extend perpendicularly to the main surface from the region and arranged in a grid pattern each other, and a peripheral region of the second main surface in which the external pins are arranged and formed. In a pin grid array type semiconductor device in which a peripheral region of the first main surface corresponding to the above is separated from an end portion of the metal plate on the first main surface, the metallized pattern is located at the position of the opening. Extending into the peripheral area of the first main surface. A pin grid array type semiconductor device, comprising:
個の積層セラミックコンデンサが搭載されており、前記
メタライズパターンは前記積層セラミックコンデンサの
それぞれの周辺を避けて前記第１の主面の前記周辺領域
内にまで延在していることを特徴とする請求項１記載の
ピングリッドアレイ型半導体装置。2. A plurality of multilayer ceramic capacitors are mounted on a first main surface in the vicinity of the metal plate, and the metallized pattern avoids the periphery of each of the multilayer ceramic capacitors. 2. The pin grid array type semiconductor device according to claim 1, wherein said semiconductor device extends into said peripheral region of a surface.
ク基板の全側面に向って前記第１の主面の前記周辺領域
内にまで延在していることを特徴とする請求項１記載の
ピングリッドアレイ型半導体装置。3. The pin grid array type according to claim 1, wherein said metallized pattern extends toward the entire side surface of said ceramic substrate into said peripheral region of said first main surface. Semiconductor device.
ク基板の全側面のうち角部およびその近傍部の側面のみ
に向って前記第１の主面の前記周辺領域内にまで延在し
ていることを特徴とする請求項１記載のピングリッドア
レイ型半導体装置。4. The method according to claim 1, wherein the metallized pattern extends to the peripheral region of the first main surface only toward the corners and the side surfaces near the corners of all the side surfaces of the ceramic substrate. 2. The pin grid array type semiconductor device according to claim 1, wherein
箇所から前記メタライズパターンはコーティング材によ
り被覆されていることを特徴とする請求項１記載のピン
グリッドアレイ型半導体装置。5. The pin grid array type semiconductor device according to claim 1, wherein said metallized pattern is coated with a coating material from a location which is separated from an end of said metal plate by a predetermined distance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801795A JP2702455B2 (en) | 1995-09-18 | 1995-09-18 | Pin grid array type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23801795A JP2702455B2 (en) | 1995-09-18 | 1995-09-18 | Pin grid array type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982831A JPH0982831A (en) | 1997-03-28 |
| JP2702455B2 true JP2702455B2 (en) | 1998-01-21 |
Family
ID=17023926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| JP (1) | JP2702455B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102639721B1 (en) * | 2018-04-13 | 2024-02-26 | 삼성전자주식회사 | Three-dimensional semiconductor memory devices |
| CN113795610A (en) * | 2019-04-26 | 2021-12-14 | 朗姆研究公司 | High temperature heating of substrates in a processing chamber |
-
1995
- 1995-09-18 JP JP23801795A patent/JP2702455B2/en not_active Expired - Fee Related
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|---|---|
| JPH0982831A (en) | 1997-03-28 |
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