JP2701707B2 - Semiconductor integrated circuit device - Google Patents
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Classifications
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- H—ELECTRICITY
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に論理検証機能を有するＣＭＯＳゲートアレイに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a CMOS gate array having a logic verification function.
【０００２】[0002]
【従来の技術】近年、各分野のシステムのＬＳＩ化が進
み、短納期，低開発コストで小量生産が可能ないわゆる
ゲートアレイが著しい伸びを示している。ゲートアレイ
は複数の基本ゲートが接続されてなり、それぞれの基本
ゲートは少なくとも１つの基本セールが電源配線と接地
配線と入力配線と出力配線とにより接続されてなる。2. Description of the Related Art In recent years, the integration of LSIs in systems in various fields has been progressing, and so-called gate arrays which can be produced in a small amount at a short delivery time and at a low development cost have shown remarkable growth. The gate array is formed by connecting a plurality of basic gates, and each of the basic gates includes at least one basic sail connected by a power supply line, a ground line, an input line, and an output line.
【０００３】半導体集積回路装置の平面図である図３を
参照すると、ＣＭＯＳゲートアレイの基本セルの一例
は、半導体基板（図示せず）表面に設けられた矩形の第
１の素子形成領域３ａａおよび矩形の第２の素子形成領
域３ｂと、ゲート絶縁膜（図示せず）を介して第１の素
子形成領域３ａａ上および第２の素子形成領域３ｂ上に
設けられた第１のゲート電極５ａ，５ｂと、素子形成領
域３ａａ表面および素子形成領域３ｂ表面に設けられた
３つのＮ+ 型拡散層１６および３つのＰ+ 型拡散層１７
とから構成されている。上記素子形成領域３ａａおよび
素子形成領域３ｂは、それぞれ半導体基板表面のＸ方向
にそれぞれ平行に，かつ，Ｘ方向に直交するＹ方向に平
行に交互に配置されている。上記ゲート電極５ａ，５ｂ
は、ゲート絶縁膜を介して、それぞれの一対の素子形成
領域３ａａ上および素子形成領域３ｂ上をそれぞれＹ方
向に平行に横断している。上記Ｎ+ 型拡散層１６および
Ｐ+型拡散層１７は、これらのゲート電極５ａ，５ｂに
より分断された素子形成領域３ａａ表面および素子形成
領域３ｂ表面にそれぞれ設けられている。Referring to FIG. 3, which is a plan view of a semiconductor integrated circuit device, an example of a basic cell of a CMOS gate array is a rectangular first element formation region 3aa provided on a surface of a semiconductor substrate (not shown). A rectangular second element formation region 3b and first gate electrodes 5a, 5a provided on the first element formation region 3aa and the second element formation region 3b via a gate insulating film (not shown). 5b, three N + -type diffusion layers 16 and three P + -type diffusion layers 17 provided on the surface of the element formation region 3aa and the surface of the element formation region 3b.
It is composed of The element forming regions 3aa and the element forming regions 3b are alternately arranged in parallel with each other in the X direction on the surface of the semiconductor substrate and in parallel with the Y direction orthogonal to the X direction. The gate electrodes 5a, 5b
Crosses over the pair of element formation regions 3aa and 3b in parallel with the Y direction via the gate insulating film. The N + -type diffusion layer 16 and the P + -type diffusion layer 17 are provided on the surface of the element forming region 3aa and the surface of the element forming region 3b separated by the gate electrodes 5a and 5b, respectively.
【０００４】ゲートアレイの分野でも年々高集積化が進
み、図３に例示したような基本セルが６００×１０3 個
以上配線接続されて集積された６００Ｋゲート以上のゲ
ートアレイが製品化されている。このような大規模ゲー
トアレイでは、論理検証および不良発生時の故障解析が
非常に困難になっている。このような問題を解決するた
めに、それぞれの基本セルにそれぞれ１つずつＭＯＳト
ランジスタ（以後、クロスチェック・トランジスタと記
す）を接続し、それぞれの基本ゲートの出力電位を検出
することによって論理検証を行なっている。In the field of gate arrays, the degree of integration is increasing year by year, and a gate array of 600K gates or more in which at least 600 × 10 3 basic cells as shown in FIG. . In such a large-scale gate array, it is very difficult to perform logic verification and failure analysis when a failure occurs. In order to solve such a problem, logic verification is performed by connecting one MOS transistor (hereinafter referred to as a cross-check transistor) to each basic cell and detecting the output potential of each basic gate. I do.
【０００５】半導体集積回路装置の平面図である図４を
参照すると、図３に示した１つの基本セルを多少変更し
た基本セルから構成された２入力ＮＯＲからなる論理検
証機能を有した基本ゲートは、以下のようになってい
る。Referring to FIG. 4 which is a plan view of a semiconductor integrated circuit device, a basic gate having a logic verifying function consisting of a two-input NOR composed of basic cells obtained by slightly modifying one basic cell shown in FIG. Is as follows:
【０００６】Ｐ型シリコン基板（図示せず）表面にはＰ
ウェル（図示せず）およびＮウェル（図示せず）が設け
られ、Ｐウェル表面およびＮウェル表面にはそれぞれ複
数の第１の素子形成領域３ａｂおよび複数の矩形の第２
の素子形成領域３ｂが設けられている。素子形成領域３
ａｂ，３ｂの配列は、概ね（図３に示した）素子形成領
域３ａａ，３ｂの配列と同じである。素子形成領域３ａ
ｂ，３ｂが形成されていないＰ型シリコン基板表面には
フィールド酸化膜（図示せず）が設けられている。ゲー
ト電極５ａ，５ｂが、ゲート絶縁膜（図示せず）を介し
て、それぞれの一対の素子形成領域３ａｂ上および素子
形成領域３ｂ上をそれぞれＹ方向に平行に横断してい
る。さらに、クロスチェック・トランジスタのゲート電
極５ｃａが、ゲート絶縁膜を介して素子分離領域３ａｂ
上に設けられている。このゲート電極５ｃａはゲート電
極５ａ，５ｂと同一の配線層からなるクロスチェック入
力配線５ｃｂの一部が転用され、このクロスチェック入
力配線５ｃｂは素子形成領域３ｂ間のＸ方向の空隙部に
おいてＹ方向に平行に設けられている。ゲート電極５
ａ，５ｂにより分断された素子形成領域３ｂには、Ｐ+
型拡散層１７ａ（ドレイン領域）とＰ+ 型拡散層１７ｂ
（ソース領域）とＰ+ 型拡散層１７ｃとが設けられてい
る。また、ゲート電極５ａ，５ｂ，５ｃａにより分断さ
れた素子形成領域３ｂには、Ｎ+ 型拡散層１６ａ（ドレ
イン領域）とＮ+ 型拡散層１６ｂ（ソース領域）とＮ+
型拡散層１６ｃとが設けられている。A P-type silicon substrate (not shown) has a P
A well (not shown) and an N well (not shown) are provided, and a plurality of first element formation regions 3ab and a plurality of rectangular second
Element formation region 3b is provided. Element formation region 3
The arrangement of ab and 3b is substantially the same as the arrangement of the element formation regions 3aa and 3b (shown in FIG. 3). Element formation region 3a
A field oxide film (not shown) is provided on the surface of the P-type silicon substrate on which b and 3b are not formed. The gate electrodes 5a and 5b traverse the pair of element formation regions 3ab and 3b, respectively, in parallel with the Y direction via a gate insulating film (not shown). Further, the gate electrode 5ca of the cross check transistor is connected to the element isolation region 3ab via the gate insulating film.
It is provided above. As the gate electrode 5ca, a part of the cross-check input wiring 5cb formed of the same wiring layer as the gate electrodes 5a and 5b is diverted, and the cross-check input wiring 5cb is used in the Y-direction at the X-direction gap between the element forming regions 3b. Are provided in parallel with each other. Gate electrode 5
a, 5b, P +
Diffusion layer 17a (drain region) and P + type diffusion layer 17b
(Source region) and a P + type diffusion layer 17c. In the element forming region 3b divided by the gate electrodes 5a, 5b, 5ca, the N + type diffusion layer 16a (drain region), the N + type diffusion layer 16b (source region), and the N + type
The mold diffusion layer 16c is provided.
【０００７】層間絶縁膜（図示せず）に設けられたコン
タクト孔２２を介して、入力配線２３ａ，２３ｂはそれ
ぞれゲート電極５ａ，５ｂに接続され、電源配線２３ｃ
はＰ+ 型拡散層１７ｂに接続され、接地配線２３ｄはＮ
+ 型拡散層１６ｂに接続され、出力配線２３ｅはＮ+ 型
拡散層１６ａおよびＰ+ 型拡散層１７ａに接続されてい
る。また、クロスチェック出力配線２３ｆは、層間絶縁
膜に設けられたコンタクト孔２２ａを介して、Ｎ+ 型拡
散層１６ｃに接続されている。クロスチェック出力配線
２３ｆは、Ｘ方向に平行に配置されている。Input wirings 23a and 23b are connected to gate electrodes 5a and 5b, respectively, via contact holes 22 provided in an interlayer insulating film (not shown), and power supply wiring 23c
Is connected to the P + type diffusion layer 17b, and the ground wiring 23d is
The output wiring 23e is connected to the N + -type diffusion layer 16a and the P + -type diffusion layer 17a. The cross check output wiring 23f is connected to the N + type diffusion layer 16c via a contact hole 22a provided in the interlayer insulating film. The cross check output wiring 23f is arranged parallel to the X direction.
【０００８】このように、１つの基本セルには、Ｎ+ 型
拡散層１６ｃ，ゲート電極５ｃａおよびＮ+ 型拡散層１
６ａからなるＮチャネルＭＯＳトランジスタがそれぞれ
１つずつクロスチェック・トランジスタとして設けられ
ている。図４の場合には１つの基本ゲートに１つのクロ
スチェック・トランジスタのみが設けられており、この
トランジスタを構成するＮ+ 型拡散層１６ａは出力配線
２３ｅに接続されている。この基本ゲートの出力電位を
検出は、以下のように行なわれる。他の列の基本ゲート
に属するクロスチェック入力配線および他の行の基本ゲ
ートに属するクロスチェック出力配線をそれぞれ接地電
位に印加しておき、このクロスチェック・トランジスタ
のゲート電極５ｃａに接続されたクロスチェック入力配
線５ｃｂに正電位を印加してこのトランジスタをオン状
態にし、このときのＮ+ 型拡散層１６ｃの電位をクロス
チェック出力配線２３ｆにより検出する。このような動
作を（マトリックク的に）繰り返して行なうことによ
り、全ての基本ゲートの出力電位の検出が行なえること
になり、ゲートアレイが大規模化しても、その細部にお
ける論理検証を行なうことが可能となる。As described above, one basic cell includes the N + type diffusion layer 16c, the gate electrode 5ca and the N + type diffusion layer 1c.
One N-channel MOS transistor 6a is provided as a cross-check transistor. In the case of FIG. 4, only one cross-check transistor is provided for one basic gate, and the N + type diffusion layer 16a constituting this transistor is connected to the output wiring 23e. The detection of the output potential of the basic gate is performed as follows. A cross check input wiring belonging to a basic gate in another column and a cross check output wiring belonging to a basic gate in another row are respectively applied to the ground potential, and the cross check connected to the gate electrode 5ca of the cross check transistor is applied. A positive potential is applied to the input wiring 5cb to turn on the transistor, and the potential of the N + type diffusion layer 16c at this time is detected by the cross check output wiring 23f. By repeating such an operation (matrix-like), the output potentials of all the basic gates can be detected, and even if the gate array becomes large-scale, it is possible to perform logic verification in the details thereof. It becomes possible.
【０００９】なお、例えば２つの基本セルから構成され
る３入力ＮＡＮＤゲート等では、１つの基本ゲートに２
つのクロスチェック・トランジスタが設けられている。
この２つのクロスチェック・トランジスタのうちの１つ
は出力配線に接続されＮ+ 型拡散層を有しているが、他
の１つのクロスチェック・トランジスタのＮ+ 型拡散層
には出力配線が接続されていない。この場合、上記のよ
うな検出方法を採用しているため、出力配線に接続され
たクロスチェック・トランジスタの検出の際には、出力
配線に接続されていないクロスチェック・トランジスタ
はオフ状態になっているため、出力電位の検証に支障は
ない。For example, in a three-input NAND gate composed of two basic cells, one basic gate has two
Two cross-check transistors are provided.
This one of the two cross-check transistor has connected N + -type diffusion layer to the output line, connected to the output wiring in the N + diffusion layer of the other one cross check transistor It has not been. In this case, since the detection method as described above is employed, when detecting the cross-check transistor connected to the output wiring, the cross-check transistor not connected to the output wiring is turned off. Therefore, there is no problem in verifying the output potential.
【００１０】[0010]
【発明が解決しようとする課題】ゲートアレイにおいて
は、ＣＡＤを用いて自動設計を行なうため、拡散層にコ
ンタクト孔を配置できる位置（格子）が定められてい
る。このことから、それぞれの基本セルにクロスチェッ
ク・トランジスタを配置すると、格子を１つ増やす必要
があり、このため例えばＮチャネルＭＯＳトランジスタ
が形成される素子形成領域の一部が矩形からはみ出した
部分を有する形状になり、半導体基板の表面に形成され
るＮ+ 型拡散層の面積が増大する。そのため、それぞれ
の基本ゲートの出力に付加される寄生容量が増加する。
その結果、ゲートアレイに要求される重要な性能である
動作速度の低下という問題が生じる。In a gate array, a position (lattice) where a contact hole can be arranged in a diffusion layer is determined because automatic design is performed using CAD. For this reason, if a cross-check transistor is arranged in each basic cell, it is necessary to increase the number of lattices by one. For this reason, for example, a part of an element formation region where an N-channel MOS transistor is formed is partly protruded from a rectangle. Is formed on the surface of the semiconductor substrate
Therefore, the area of the N + type diffusion layer increases. Therefore, the parasitic capacitance added to the output of each basic gate increases.
As a result, there is a problem that the operation speed, which is an important performance required for the gate array, is reduced.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体集積回路
装置は、それぞれ半導体基板表面のＸ方向に平行に配置
され，Ｘ方向に直交するＹ方向に平行に交互に配置され
た第１の素子形成領域および第２の素子形成領域と、対
をなすこの第１の素子形成領域およびこの第２の素子形
成領域をそれぞれＹ方向に平行に第１のゲート絶縁膜を
介して横断し，それぞれのこの対にたいしてそれぞれ少
なくとも１つずつ設けられた第１のゲート電極と、この
第１のゲート電極により分断されたこの第１の素子形成
領域およびこの第２の素子形成領域にそれぞれに設けら
れたＮ+ 型拡散層およびＰ+ 型拡散層とからなる複数の
基本セルを有し、それぞれの一端がダイレクト・コンタ
クト孔を介して上記基本セルの１つの上記Ｎ + 型拡散層
に直接に接続され，Ｘ方向に平行に上記フィールド酸化
膜の表面に延在して設けられた多結晶シリコン膜を有
し、それぞれの上記多結晶シリコン膜の一端に設けられ
た上記基本セルの１つの上記Ｎ+ 型拡散層に直接に接続
される第１のＮ + 型ソース・ドレイン領域と、それぞれ
Ｘ方向に平行に，この多結晶シリコン膜の他端に設けら
れたクロスチェック出力配線に接続される第２のＮ + 型
ソース・ドレイン領域と、それぞれの多結晶シリコン膜
に設けられたこの第１のＮ + 型ソース・ドレイン領域お
よびこの第２のＮ + 型ソース・ドレイン領域を接続する
チャネル領域と、第２のゲート絶縁膜を介してこの該チ
ャネル領域表面に対向し，この基本セルのＸ方向の空隙
部にそれぞれＹ方向に平行に設けられたクロスチェック
入力配線に接続された第２のゲート電極とからなるクロ
スチェック用の薄膜トランジスタを有し、少なくとも１
つの上記基本セルが電源配線，入力配線，上記薄膜トラ
ンジスタに接続された上記Ｎ+ 型拡散層の１つに接続さ
れる出力配線，および上記薄膜トランジスタに接続され
ないこのＮ+ 型拡散層の少なくとも１つに接続される接
地配線により接続されてなる基本ゲートを有する。A semiconductor integrated circuit device according to the present invention has first elements arranged in parallel with each other in the X direction on the surface of the semiconductor substrate and alternately arranged in parallel with the Y direction orthogonal to the X direction. The first element formation region and the second element formation region forming a pair with the formation region and the second element formation region are traversed in parallel with the Y direction via the first gate insulating film, respectively. At least one first gate electrode is provided for each of the pairs, and N is provided in each of the first element formation region and the second element formation region separated by the first gate electrode. It has a plurality of basic cells consisting of a + type diffusion layer and a P + type diffusion layer , one end of which is a direct contour
The N + -type diffusion layer of one of the basic cells through a via hole
Field oxidation, connected directly to the
A polycrystalline silicon film extending over the surface of the film.
And provided at one end of each of the above polycrystalline silicon films.
It was one of the first N + -type source and drain regions being directly connected to the above N + -type diffusion layer of the basic cell, parallel to the X direction, respectively, et al at the other end of the polycrystalline silicon film
N + -type source / drain regions connected to the selected cross-check output wiring and respective polycrystalline silicon films
Contact The first N + -type source and drain regions provided in the
And a channel region connecting the second N + -type source and drain regions, through the second gate insulating film opposite to the said surface of the channel region, the direction Y, the gap portion of the X direction of the basic cell It has a thin film transistor for cross checking comprising a second gate electrode connected to cross-check the input wiring provided in parallel, even with one less
The two basic cells are connected to at least one of a power supply line, an input line, an output line connected to one of the N + type diffusion layers connected to the thin film transistor, and the N + type diffusion layer not connected to the thin film transistor. It has a basic gate connected by a connected ground wiring.
【００１２】好ましくは、上記薄膜トランジスタがトッ
プゲート型の薄膜トランジスタであり、上記第１のゲー
ト電極がこの薄膜トランジスタを構成する上記多結晶シ
リコン膜と同一層の多結晶シリコン膜からなる。もしく
は、上記薄膜トランジスタがボトムゲート型の薄膜トラ
ンジスタであり、上記第１のゲート電極が上記クロスチ
ェック入力配線と同一層の導電体膜からなる。Preferably, the thin film transistor is a top gate thin film transistor, and the first gate electrode is formed of a polycrystalline silicon film of the same layer as the polycrystalline silicon film constituting the thin film transistor. Alternatively, the thin film transistor is a bottom-gate thin film transistor, and the first gate electrode is formed of the same conductive film as the cross check input wiring.
【００１３】[0013]
【実施例】次に、本発明について図面を参照して説明す
る。Next, the present invention will be described with reference to the drawings.
【００１４】半導体集積回路装置の平面図である図１お
よび図１のＸＸ線での断面図である図２を参照すると、
本発明の一実施例は、２入力ＮＯＲゲートからなる基本
ゲートが１つの基本セルから構成されており、この２入
力ＮＯＲゲートはトップゲート型のＮチャネル薄膜トラ
ンジスタ（ＴＦＴ）をクロスチェック・トランジスタと
して有している。Referring to FIG. 1 which is a plan view of the semiconductor integrated circuit device and FIG. 2 which is a cross-sectional view taken along line XX of FIG. 1,
In one embodiment of the present invention, a basic gate composed of a two-input NOR gate is composed of one basic cell. The two-input NOR gate has a top-gate type N-channel thin film transistor (TFT) as a cross-check transistor. doing.
【００１５】まず、本実施例の基本セルについて説明す
る。First, the basic cell of this embodiment will be described.
【００１６】Ｐ型シリコン基板１表面には、それぞれＸ
方向に平行に、複数の帯状のＰウェル２および複数の帯
状のＮウェル（図示せず）が設けられている。これらの
Ｐウェル２表面およびＮウェル表面には、それぞれＸ方
向に平行に矩形の複数の第１の素子形成領域３ａおよび
矩形の複数の第２の素子形成領域３ｂが設けられてい
る。さらに、これらの素子形成領域３ａと素子形成領域
３ｂとは、Ｘ方向に直交するＹ方向に平行に，交互に配
置されている。素子形成領域３ａおよび素子形成領域３
ｂ設けられていないＰ型シリコン基板１表面には、フィ
ールド酸化膜３が設けられている。Ｐウェル２表面およ
びＮウェル表面は、第１のゲート絶縁膜であるゲート酸
化膜４により覆われている。第１のゲート電極であり，
Ｎ+ 型の多結晶シリコン膜からなるゲート電極５ａ，５
ｂは、ゲート酸化膜４を介して、それぞれ一対の素子形
成領域３ａ上および素子形成領域３ｂ上を横断してい
る。これらゲート電極５ａ，５ｂにより分断されて、素
子形成領域３ａ表面および素子形成領域３ｂ表面にはそ
れぞれＮ+ 型拡散層６ａ，６ｂおよびＰ+ 型拡散層７
ａ，７ｂ，７ｃが設けられている。On the surface of the P-type silicon substrate 1, X
A plurality of band-shaped P wells 2 and a plurality of band-shaped N wells (not shown) are provided in parallel to the direction. On the surface of the P well 2 and the surface of the N well, a plurality of rectangular first element formation regions 3a and a plurality of rectangular second element formation regions 3b are provided in parallel with the X direction. Further, the element forming regions 3a and the element forming regions 3b are alternately arranged in parallel with the Y direction orthogonal to the X direction. Element forming region 3a and element forming region 3
The field oxide film 3 is provided on the surface of the P-type silicon substrate 1 where no b is provided. The surface of the P well 2 and the surface of the N well are covered with a gate oxide film 4 which is a first gate insulating film. A first gate electrode,
Gate electrodes 5a, 5 made of N + type polycrystalline silicon film
b crosses over the pair of element formation regions 3a and 3b, respectively, via the gate oxide film 4. N + -type diffusion layers 6a and 6b and P + -type diffusion layers 7 are formed on the surfaces of the element forming region 3a and the element forming region 3b, respectively, by being divided by these gate electrodes 5a and 5b.
a, 7b and 7c are provided.
【００１７】次に、本実施例のクロスチェック・トラン
ジスタとなるＴＦＴについて説明する。Next, a TFT serving as a cross-check transistor according to this embodiment will be described.
【００１８】それぞれの基本セルには１つずつこのＴＦ
Ｔが接続されている。このＴＦＴは、ゲート電極５ａ，
５ｂと同一層の多結晶シリコン膜９と、第２のゲート絶
縁膜であるゲート酸化膜４Ａと、第２のゲート電極であ
るゲート電極１０ａとからなる。この多結晶シリコン膜
９は、第１のソース・ドレイン領域であるＮ+ 型ソース
・ドレイン領域９ａａ，第２のソース・ドレイン領域で
あるＮ+ 型ソース・ドレイン領域９ａｂ，およびＮ+ 型
ソース・ドレイン領域９ａａとＮ+ 型ソース・ドレイン
領域９ａｂとを接続するＰ型のチャネル領域９ｂとから
なる。このＮ+型ソース・ドレイン領域９ａａは、ゲー
ト酸化膜４に設けられたダイレクト・コンタクト孔８を
介して、Ｎ+ 型拡散層６ａに直接に接続されている。こ
のＮ+ 型ソース・ドレイン領域９ａｂは、層間絶縁膜１
１に設けられたコンタクト孔１２ａを介して、クロスチ
ェック出力配線１３ｆの１つに接続されている。クロス
チェック出力配線１３ｆは、Ｘ方向に平行に設けられて
いる。上記ゲート酸化膜４Ａは、上記チャネル領域９ｃ
表面（上面および側面）を覆っている。上記ゲート電極
１０ａは、ゲート酸化膜４Ａを介して、チャネル領域９
ｃ上を覆っている。このゲート電極１０ａは、１つのク
ロスチェック入力配線１０ｂの一部が転用されて設けら
れている。クロスチェック入力配線１０ｂは、上記基本
セルのＸ方向の空隙部において，Ｙ方向に平行に設けら
れている。このクロスチェック入力配線１０ｂは、第２
層のＮ+ 型の多結晶シリコン膜からなる。One TF is assigned to each basic cell.
T is connected. This TFT has a gate electrode 5a,
5b, a polycrystalline silicon film 9 in the same layer as 5b, a gate oxide film 4A as a second gate insulating film, and a gate electrode 10a as a second gate electrode. The polycrystalline silicon film 9, first a source-drain region N + -type source and drain regions 9aa, second source-drain region and a N + -type source and drain regions 9ab, and N + -type source It comprises a P-type channel region 9b connecting the drain region 9aa and the N + -type source / drain region 9ab. This N + -type source / drain region 9aa is directly connected to the N + -type diffusion layer 6a via a direct contact hole 8 provided in the gate oxide film 4. This N + type source / drain region 9ab is
1, and is connected to one of the cross-check output wirings 13f via a contact hole 12a provided in the first. The cross check output wiring 13f is provided in parallel with the X direction. The gate oxide film 4A is formed on the channel region 9c.
Covers the surface (top and side). The gate electrode 10a is connected to the channel region 9 via the gate oxide film 4A.
c. The gate electrode 10a is provided by diverting a part of one cross check input wiring 10b. The cross check input wiring 10b is provided in a gap in the X direction of the basic cell in parallel with the Y direction. The cross check input wiring 10b is connected to the second
The layer is made of an N + -type polycrystalline silicon film.
【００１９】次に、上記基本セルを配線して得られた本
実施例の基本ゲートについて説明する。Next, the basic gate of this embodiment obtained by wiring the basic cells will be described.
【００２０】層間絶縁膜１１に設けられたコンタクト孔
１２を介して、入力配線１３ａ，１３ｂはそれぞれゲー
ト電極５ａ，５ｂに接続され、電源配線１３ｃはＰ+ 型
拡散層７ｂに接続され、接地配線１３ｄはＮ+ 型拡散層
６ｂに接続され、出力配線１３ｅはＮ+ 型拡散層６ａお
よびＰ+ 型拡散層７ａに接続され、本実施例による２入
力ＮＯＲゲートが得られる。この場合、Ｎ+ 型拡散層６
ａおよびＮ+ 型拡散層６ｂはそれぞれこの基本セルを構
成するＮチャネルＭＯＳトランジスタのドレイン領域お
よびソース領域となり、Ｐ+ 型拡散層７ａおよびＰ+ 型
拡散層７ｂはそれぞれこの基本セルを構成するＰチャネ
ルＭＯＳトランジスタのドレイン領域およびソース領域
となる。上記入力配線１３ａ，１３ｂ，電源配線１３
ｃ，接地配線１３ｄ，出力配線１３ｅおよびクロスチェ
ック出力配線１３ｆは、同一層の金属膜からなる。Input wirings 13a and 13b are connected to gate electrodes 5a and 5b via contact holes 12 provided in interlayer insulating film 11, power supply wiring 13c is connected to P + type diffusion layer 7b, and ground wiring is formed. 13d is connected to the N + -type diffusion layer 6b, and the output wiring 13e is connected to the N + -type diffusion layer 6a and the P + -type diffusion layer 7a, thereby obtaining the two-input NOR gate according to the present embodiment. In this case, the N + type diffusion layer 6
a and N + -type diffusion layers 6b serve as a drain region and a source region of an N-channel MOS transistor constituting the basic cell, respectively, and P + -type diffusion layers 7a and P + -type diffusion layers 7b constitute P-type diffusion layers constituting the basic cell, respectively. It becomes a drain region and a source region of the channel MOS transistor. The input wirings 13a and 13b, the power supply wiring 13
c, the ground wiring 13d, the output wiring 13e, and the cross-check output wiring 13f are formed of the same metal film.
【００２１】上記一実施例の基本ゲートの出力電位を検
出は、以下のように行なわれる。The detection of the output potential of the basic gate in the above embodiment is performed as follows.
【００２２】他の列の基本ゲートに属するクロスチェッ
ク入力配線１０ｂおよび他の行の基本ゲートに属するク
ロスチェック出力配線１３ｆをそれぞれ接地電位に印加
しておき、所望の（基本ゲートの出力端に接続する）Ｔ
ＦＴのゲート電極１０ａに接続されたクロスチェック入
力配線１０ｂに正電位を印加してこのＴＦＴをオン状態
にし、このときのＮ+ 型拡散層６ａの電位をクロスチェ
ック出力配線１３ｆにより検出する。このような動作を
（マトリックク的に）繰り返して行なうことにより、全
ての基本ゲートの出力電位の検出が行なえることにな
り、ゲートアレイが大規模化しても、その細部における
論理検証を行なうことが可能となる。The cross-check input wiring 10b belonging to the basic gate in the other column and the cross-check output wiring 13f belonging to the basic gate in the other row are respectively applied to the ground potential, and are connected to the desired (the output terminal of the basic gate). Do) T
A positive potential is applied to the cross check input wiring 10b connected to the gate electrode 10a of the FT to turn on the TFT, and the potential of the N + type diffusion layer 6a at this time is detected by the cross check output wiring 13f. By repeating such an operation (matrix-like), the output potentials of all the basic gates can be detected, and even if the gate array becomes large-scale, it is possible to perform logic verification in the details thereof. It becomes possible.
【００２３】上記一実施例では、上述したように、クロ
スチェック・トランジスタがＴＦＴからなるため、図４
に示しなようにクロスチェック・トランジスタを設ける
ために第１の素子形成領域を局部的に突出させる必要が
無くなる。すなわち、本実施例ではクロスチェック・ト
ランジスタを設けても、（出力端となる）ＮチャネルＭ
ＯＳトランジスタのドレイン領域の面積の増大は不要と
なり、ゲートアレイに要求される重要な性能である動作
速度の低下は回避することができる。In the above-described embodiment, since the cross-check transistor is formed of a TFT as described above, FIG.
As shown in (1), there is no need to locally project the first element formation region in order to provide the cross-check transistor. That is, in the present embodiment, even if the cross-check transistor is provided, the N-channel M
It is not necessary to increase the area of the drain region of the OS transistor, and a decrease in operation speed, which is an important performance required for the gate array, can be avoided.
【００２４】次に、上記一実施例の基本ゲートとＴＦＴ
との形成までの製造方法の要点を説明する。Next, the basic gate and TFT of the above-described embodiment will be described.
The main points of the manufacturing method up to the formation will be described.
【００２５】まず、Ｐ型シリコン基板１表面にＰウェル
２とＮウェルとが形成された後、フィールド酸化膜３が
形成される。このフィールド酸化膜３の形成により、素
子分離領域３ａ，３ｂも形成される。素子分離領域３
ａ，３ｂ表面には、熱酸化によるゲート酸化膜４が形成
される。所定部分のゲート酸化膜がエッチングされてダ
イレクト・コンタクト孔８が形成される。全面に低濃度
のＰ型の多結晶シリコン膜が形成され、ＴＦＴのチャネ
ル領域の形成予定領域を内包するフォトレジスト膜をマ
スクにしたイオン注入により、この内包領域以外の多結
晶シリコン膜がＮ+ 型になる。この多結晶シリコン膜が
パターニングされ、ゲート電極５ａ，５ｂ，多結晶シリ
コン膜９が形成される。First, after a P-well 2 and an N-well are formed on the surface of a P-type silicon substrate 1, a field oxide film 3 is formed. By forming this field oxide film 3, element isolation regions 3a and 3b are also formed. Element isolation region 3
On the surfaces a and 3b, a gate oxide film 4 is formed by thermal oxidation. A predetermined portion of the gate oxide film is etched to form a direct contact hole 8. A low-concentration P-type polycrystalline silicon film is formed on the entire surface, and the polycrystalline silicon film other than the encapsulating region becomes N + by ion implantation using a photoresist film enclosing a region for forming a channel region of the TFT as a mask. Be a type. This polycrystalline silicon film is patterned to form gate electrodes 5a, 5b and polycrystalline silicon film 9.
【００２６】続いて、熱酸化によりゲート酸化膜４Ａが
形成される。この段階でのゲート酸化膜４Ａは、露出し
たゲート酸化膜４の表面上，露出したゲート電極５ａ，
５ｂおよび多結晶シリコン膜９の表面に形成されてい
る。次に、全面に第２層のＮ+型の多結晶シリコン膜が
形成され、この多結晶シリコン膜が異方性エッチングに
よりパターニングされてゲート電極１０ａおよびクロス
チェック入力配線１０ｂが形成される。Subsequently, a gate oxide film 4A is formed by thermal oxidation. The gate oxide film 4A at this stage is formed on the surface of the exposed gate oxide film 4 and on the exposed gate electrode 5a,
5b and the surface of the polycrystalline silicon film 9. Next, a second-layer N + -type polycrystalline silicon film is formed on the entire surface, and the polycrystalline silicon film is patterned by anisotropic etching to form a gate electrode 10a and a cross-check input wiring 10b.
【００２７】その後、Ｎ型不純物とＰ型不純物とのイオ
ン注入がそれぞれ選択的に行なわれ、素子分離領域３ａ
表面と素子分離領域３ｂ表面とには、それぞれＮ+ 型拡
散層６ａ，６ｂとＰ+ 型拡散層７ａ，７ｂ，７ｃとが形
成される。これらのイオン注入では、ゲート電極５ａ，
５ｂおよびクロスチェック入力配線１０ｂもマスクとし
て機能するため、このＮ型不純物のイオン注入により、
多結晶シリコン膜９ではＮ+ 型ソース・ドレイン領域９
ａａ，９ａｂが形成され，Ｐ型のチャネル領域９ｂが画
定される。Thereafter, ion implantation of an N-type impurity and a P-type impurity is selectively performed, and the element isolation region 3a
N + -type diffusion layers 6a and 6b and P + -type diffusion layers 7a, 7b and 7c are formed on the surface and the surface of the element isolation region 3b, respectively. In these ion implantations, the gate electrodes 5a,
5b and the cross-check input wiring 10b also function as a mask.
In the polycrystalline silicon film 9, the N + type source / drain regions 9
aa and 9ab are formed, and a P-type channel region 9b is defined.
【００２８】なお、第２のゲート電極であるゲート電極
１０ａ（およびクロスチェック入力配線１０ｂ）はＮ+
型の多結晶シリコン膜に限定する必要はなく、シリサイ
ド膜あるいはポリサイド膜により形成してもよい。ま
た、第２のゲート絶縁膜もゲート酸化膜４Ａである必要
はなく、例えばＣＶＤ法によるシリコン窒化膜から形成
してもよい。The gate electrode 10a (and the cross-check input wiring 10b) serving as the second gate electrode is N +
It is not necessary to limit to the polycrystalline silicon film of the mold type, and it may be formed of a silicide film or a polycide film. Also, the second gate insulating film does not need to be the gate oxide film 4A, and may be formed from a silicon nitride film by a CVD method, for example.
【００２９】上記一実施例におけるダイレクト・コンタ
クト孔８を設ける位置の特定について説明する。The specification of the position where the direct contact hole 8 is provided in the above embodiment will be described.
【００３０】本実施例でのダイレクト・コンタクト孔８
は、図１に示したように、ゲート電極５ｂの右側の素子
分離領域３ａの境界線を含む部分に設けられている。
（クロスチェック入力配線１０ｂおよび）ダイレクト・
コンタクト孔８は、ゲート電極５ａの左側の素子分離領
域３ａの境界線を含む部分に設てもよい。すなわち、ダ
イレクト・コンタクト孔は、第１のゲート電極に平行な
第１の素子分離領域の境界線を含む部分に設けることが
好ましい。The direct contact hole 8 in the present embodiment
As shown in FIG. 1, is provided in a portion including the boundary of the element isolation region 3a on the right side of the gate electrode 5b.
(Cross check input wiring 10b and) direct
The contact hole 8 may be provided in a portion including the boundary of the element isolation region 3a on the left side of the gate electrode 5a. That is, it is preferable that the direct contact hole be provided in a portion including the boundary of the first element isolation region parallel to the first gate electrode.
【００３１】基本ゲートがＮＯＲ系のみであるならばゲ
ート電極５ａとゲート電極５ｂとの間の素子分離領域３
ａの境界線を含む部分に設てもよいが、このような位置
にダイレクト・コンタクト孔８を設けるとＮＡＮＤ系の
基本ゲートの出力電位の検出が極めて困難になる。If the basic gate is only the NOR type, the element isolation region 3 between the gate electrode 5a and the gate electrode 5b
Although it may be provided at a portion including the boundary line a, if the direct contact hole 8 is provided at such a position, it becomes extremely difficult to detect the output potential of the NAND basic gate.
【００３２】ＢｉＣＭＯＳからなるゲートアレイを想定
しないならば、（ＮチャネルＭＯＳトランジスタのドレ
イン領域である）Ｎ+ 型拡散層６ａと（ＰチャネルＭＯ
Ｓトランジスタのドレイン領域である）Ｐ+ 型拡散層７
ａとが直接に接続されてこれが基本ゲートの出力端とな
るため、このダイレクト・コンタクト孔８は、ゲート電
極５ａの左側の素子分離領域３ｂの境界線を含む部分，
もしくはゲート電極５ｂの右側の素子分離領域３ｂの境
界線を含む部分に設けてもさしつかえない。ＢｉＣＯＳ
からなるゲートアレイを想定すると、バイポーラトラン
ジスタを介してＰ+ 型拡散層７ａと接続されたＮ+ 型拡
散層６ａが出力端となるため、素子分離領域３ｂの境界
線を含む部分にダイレクト・コンタクト孔８を設けると
いうことは好ましくない。Unless a gate array made of BiCMOS is assumed, the N + type diffusion layer 6a (which is the drain region of the N channel MOS transistor) and the (P channel
P + type diffusion layer 7 which is the drain region of the S transistor
a is directly connected to the output terminal of the basic gate, so that the direct contact hole 8 has a portion including the boundary of the element isolation region 3b on the left side of the gate electrode 5a,
Alternatively, it may be provided in a portion including the boundary of the element isolation region 3b on the right side of the gate electrode 5b. BiCOS
Assuming that the gate array is composed of: N + type diffusion layer 6a connected to P + type diffusion layer 7a via a bipolar transistor becomes the output end, a direct contact is made to the portion including the boundary of element isolation region 3b. Providing the holes 8 is not preferred.
【００３３】なお、上記一実施例におけるＴＦＴはトッ
プゲート型であるが、これに限定されるものではなく、
本発明におけるクロスチェック・トランジスタはボトム
ゲート型のＴＦＴであってもよい。このような場合に
も、上記一実施例と同じ効果がある。Although the TFT in the above embodiment is of a top gate type, it is not limited to this.
The cross check transistor in the present invention may be a bottom gate type TFT. In such a case, the same effect as in the above embodiment can be obtained.
【００３４】このようなボトムゲート型のＴＦＴの形成
までの概略を説明する。An outline up to the formation of such a bottom gate type TFT will be described.
【００３５】まず、半導体基板表面にＰウェル，Ｎウェ
ルが形成され、フィールド酸化膜，第１の素子形成領域
および第２の素子形成領域が形成された後、これらの素
子形成領域表面を覆う第１のゲート絶縁膜が形成され
る。次に、全面に第１の導電体膜が形成される。第１の
導電体膜は、Ｎ+ 型多結晶シリコン膜，シリサイド膜も
しくはポリサイド膜である。次に、この第１の導電体膜
がパターニングされて、第１のゲート電極およびクロス
チェック入力配線が形成される。First, a P-well and an N-well are formed on the surface of a semiconductor substrate, a field oxide film, a first element formation area, and a second element formation area are formed. One gate insulating film is formed. Next, a first conductor film is formed on the entire surface. The first conductor film is an N + type polycrystalline silicon film, a silicide film or a polycide film. Next, the first conductor film is patterned to form a first gate electrode and a cross-check input wiring.
【００３６】続いて、少なくとも第１のゲート電極およ
びクロスチェック入力配線の表面（上面並びに側面）を
覆う第２のゲート絶縁膜が形成される。第１の導電体膜
がＮ+ 型多結晶シリコン膜である場合には第２のゲート
絶縁膜は熱酸化膜を採用することができるが、第１の導
電体膜がシリサイド膜もしくはポリサイド膜の場合には
第２のゲート絶縁膜はＣＶＤ法等による絶縁膜である。
続いて、第１のゲート電極に平行な第１の素子分離領域
の境界線を含む部分の（第２の絶縁膜および）第１の絶
縁膜が除去されて、ダイレクト・コンタクト孔が形成さ
れる。次に、全面に低濃度のＰ型の多結晶シリコン膜が
形成，パターニングされ、ＴＦＴのソース・ドレイン領
域とチャネル領域とが形成される領域のみにこの多結晶
シリコン膜が残置される。Subsequently, a second gate insulating film is formed to cover at least the surfaces (upper and side surfaces) of the first gate electrode and the cross check input wiring. When the first conductor film is an N + -type polycrystalline silicon film, a thermal oxide film can be used as the second gate insulating film, but the first conductor film is formed of a silicide film or a polycide film. In this case, the second gate insulating film is an insulating film formed by a CVD method or the like.
Subsequently, the portion including the boundary of the first element isolation region parallel to the first gate electrode (the second insulating film and the first insulating film) is removed to form a direct contact hole. . Next, a low-concentration P-type polycrystalline silicon film is formed and patterned on the entire surface, and this polycrystalline silicon film is left only in a region where a source / drain region and a channel region of the TFT are formed.
【００３７】その後、第２の素子形成領域に開口部を有
するフォトレジスト膜をマスクにしたイオン注入によ
り、Ｐ+ 型拡散層が形成される。さらに、第２の素子形
成領域とＴＦＴのチャネル領域が形成される領域とを覆
うフォトレジスト膜をマスクにしたイオン注入により、
Ｎ+ 型拡散層およびボトムゲート型のＴＦＴが形成され
る。Thereafter, a P + type diffusion layer is formed by ion implantation using a photoresist film having an opening in the second element formation region as a mask. Further, ion implantation using a photoresist film as a mask covering the second element formation region and the region where the TFT channel region is formed,
An N + type diffusion layer and a bottom gate type TFT are formed.
【００３８】[0038]
【発明の効果】以上説明したように本発明の半導体集積
回路装置は、論理検証用のクロスチェック・トランジス
タがＴＦＴから構成されることから基本セルの拡散層の
面積を増大させることは不要となり、拡散層の寄生容量
の増加が抑止されるため、動作速度の低減が阻止でき
る。As described above, in the semiconductor integrated circuit device of the present invention, since the cross-check transistor for logic verification is composed of TFTs, it is not necessary to increase the area of the diffusion layer of the basic cell. Since an increase in the parasitic capacitance of the diffusion layer is suppressed, a reduction in operation speed can be prevented.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明の一実施例の平面図である。FIG. 1 is a plan view of an embodiment of the present invention.
【図２】上記一実施例の断面図であり、図１のＸＸ線で
の断面図である。FIG. 2 is a cross-sectional view of the embodiment, taken along line XX in FIG. 1;
【図３】一般的なＣＯＭゲートアレイの基本セルの平面
図である。FIG. 3 is a plan view of a basic cell of a general COM gate array.
【図４】従来の論理検証機能を有した２入力ＮＯＲゲー
トの平面図である。FIG. 4 is a plan view of a conventional two-input NOR gate having a logic verification function.
１ Ｐ型シリコン基板 ２ Ｐウェル ３ フィールド酸化膜 ３ａ，３ａａ，３ａｂ，３ｂ 素子形成領域 ４，４Ａ ゲート酸化膜 ５ａ，５ｂ，５ｃａ，１０ａ ゲート電極 ５ｃｂ，１０ｂ クロスチェック入力配線 ６ａ，６ｂ，１６，１６ａ，１６ｂ，１６ｃ Ｎ+ 型
拡散層 ７ａ，７ｂ，７ｃ，１７，１７ａ，１７ｂ，１７ｃ
Ｐ+ 拡散層 ８ ダイレクト・コンタクト孔 ９ 多結晶シリコン膜 ９ａａ，９ａｂ Ｎ+ 型ソース・ドレイン領域 ９ｂ チャネル領域 １１ 層間絶縁膜 １２，１２ａ，２２，２２ａ コンタクト孔 １３ａ，１３ｂ，２３ａ，２３ｂ 入力配線 １３ｃ，２３ｃ 電源配線 １３ｄ，２３ｄ 接地配線 １３ｅ，２３ｅ 出力配線 １３ｆ，２３ｆ クロスチェック出力配線DESCRIPTION OF SYMBOLS 1 P-type silicon substrate 2 P well 3 Field oxide film 3a, 3aa, 3ab, 3b Element formation area 4, 4A Gate oxide film 5a, 5b, 5ca, 10a Gate electrode 5cb, 10b Cross check input wiring 6a, 6b, 16, 16a, 16b, 16c N + type diffusion layers 7a, 7b, 7c, 17, 17a, 17b, 17c
P + diffusion layer 8 Direct contact hole 9 Polycrystalline silicon film 9aa, 9ab N + type source / drain region 9b Channel region 11 Interlayer insulating film 12, 12a, 22, 22a Contact hole 13a, 13b, 23a, 23b Input wiring 13c , 23c Power supply wiring 13d, 23d Ground wiring 13e, 23e Output wiring 13f, 23f Cross check output wiring
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification number Agency reference number FI Technical indication H01L 29/786
Claims (4)
導体基板表面のＸ方向に平行に配置され，Ｘ方向に直交
するＹ方向に平行に交互に配置された第１の素子形成領
域および第２の素子形成領域と、対をなす該第１の素子
形成領域および該第２の素子形成領域をそれぞれＹ方向
に平行に第１のゲート絶縁膜を介して横断し，それぞれ
の該対にたいしてそれぞれ少なくとも１つずつ設けられ
た第１のゲート電極と、該第１のゲート電極により分断
された該第１の素子形成領域および該第２の素子形成領
域にそれぞれに設けられたＮ+ 型拡散層およびＰ+ 型拡
散層とからなる複数の基本セルを有し、それぞれの一端がダイレクト・コンタクト孔を介して前
記基本セルの１つの前記Ｎ + 型拡散層に直接に接続さ
れ，Ｘ方向に平行に前記フィールド酸化膜の表面に延在
して設けられた多結晶シリコン膜を有し、 それぞれの前記多結晶シリコン膜の一端に設けられた前
記基本セルの１つの前記Ｎ+ 型拡散層に直接に接続され
る第１のＮ + 型ソース・ドレイン領域と、それぞれＸ方
向に平行に，該多結晶シリコン膜の他端に設けられたク
ロスチェック出力配線に接続される第２のＮ + 型ソース
・ドレイン領域と、それぞれの該多結晶シリコン膜に設
けられた該第１のＮ + 型ソース・ドレイン領域および該
第２のＮ + 型ソース・ドレイン領域を接続するチャネル
領域と、第２のゲート絶縁膜を介して該チャネル領域表
面に対向し，該基本セルのＸ方向の空隙部にそれぞれＹ
方向に平行に設けられたクロスチェック入力配線に接続
された第２のゲート電極とからなるクロスチェック用の
薄膜トランジスタを有し、 少なくとも１つの前記基本セルが電源配線，入力配線，
前記薄膜トランジスタに接続された前記Ｎ+ 型拡散層の
１つに接続される出力配線，および前記薄膜トランジス
タに接続されない該Ｎ+ 型拡散層の少なくとも１つに接
続される接地配線により接続されてなる基本ゲートを有
することを特徴とする半導体集積回路装置。(1)Surrounded by field oxideEach half
It is arranged parallel to the X direction on the surface of the conductor board and is orthogonal to the X direction
Element formation regions alternately arranged in parallel with the Y direction
Area and a second element forming region, and the first element forming a pair
Forming region and the second element forming region in the Y direction, respectively.
Traverses in parallel through the first gate insulating film,
At least one each for said pair of
Separated by the first gate electrode and the first gate electrode
The first element formation region and the second element formation region
N provided for each area+Diffusion layer and P+Mold expansion
Having a plurality of basic cells consisting ofOne end of each is forward through the direct contact hole
N of one of the basic cells + Directly connected to the mold diffusion layer
Extending parallel to the X direction on the surface of the field oxide film
Having a polycrystalline silicon film provided as eachProvided at one end of the polycrystalline silicon filmPrevious
N of one of the basic cells+Directly connected to the mold diffusion layer
The firstN + TypeSource / drain regionWhen,Each X
Parallel to the direction, Provided at the other end of the polycrystalline silicon film.K
The second connected to the loss check output wiringN + TypeSource
・ Drain regionOn each of the polycrystalline silicon films.
Was kickedThe firstN + TypeSource / drain regionandThe
SecondN + TypeSource / drain regionToChannel to connect
Region and the channel region table via the second gate insulating film.
Face each other, and Y gaps are respectively formed in gaps in the X direction of the basic cell.
Connect to cross check input wiring provided in parallel to the direction
For cross-check consisting of the second gate electrode
With thin film transistors, at leastAlsoOne of the basic cells includes power supply wiring, input wiring,
The N connected to the thin film transistor+Type diffusion layer
Output wiring connected to one, and the thin film transistor
N not connected to+Contact at least one of the mold diffusion layers
With a basic gate connected by a continuous ground wiring
A semiconductor integrated circuit device.
の薄膜トランジスタであり、前記第１のゲート電極が該
薄膜トランジスタを構成する前記多結晶シリコン膜と同
一層の多結晶シリコン膜からなることを特徴とする請求
項１記載の半導体集積回路装置。2. The thin film transistor according to claim 1, wherein the thin film transistor is a top gate thin film transistor, and the first gate electrode is formed of the same polycrystalline silicon film as the polycrystalline silicon film forming the thin film transistor. 2. The semiconductor integrated circuit device according to 1.
もしくはポリサイド膜からなることを特徴とする請求項
２記載の半導体集積回路装置。3. The method according to claim 2, wherein the second gate electrode is a silicide film,
3. The semiconductor integrated circuit device according to claim 2, comprising a polycide film.
の薄膜トランジスタであり、前記第１のゲート電極が前
記クロスチェック入力配線と同一層の導電体膜からなる
ことを特徴とする請求項１記載の半導体集積回路装置。4. The semiconductor integrated circuit according to claim 1, wherein said thin film transistor is a bottom gate type thin film transistor, and said first gate electrode is made of a conductor film of the same layer as said cross check input wiring. apparatus.
Priority Applications (1)
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|---|---|---|---|
| JP5275340A JP2701707B2 (en) | 1993-11-04 | 1993-11-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP5275340A JP2701707B2 (en) | 1993-11-04 | 1993-11-04 | Semiconductor integrated circuit device |
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| JPH07130971A JPH07130971A (en) | 1995-05-19 |
| JP2701707B2 true JP2701707B2 (en) | 1998-01-21 |
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ID=17554112
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| JP5275340A Expired - Lifetime JP2701707B2 (en) | 1993-11-04 | 1993-11-04 | Semiconductor integrated circuit device |
Country Status (1)
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| JP (1) | JP2701707B2 (en) |
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-
1993
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