JP2699399B2 - Time difference measurement circuit - Google Patents
Time difference measurement circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時間差測定回路に関し、特に測定器用電子回
路網における時間差測定回路に関する。Description: FIELD OF THE INVENTION The present invention relates to a time difference measurement circuit, and more particularly to a time difference measurement circuit in an electronic network for a measuring instrument.
従来、この種の時間差測定回路は、高周波のパルス発
生回路と高速カウンタ回路により構成され、測定開始信
号と測定終了信号により高周波パルスのカウント開始・
停止を行い時間差を測定していた。Conventionally, this type of time difference measurement circuit is composed of a high-frequency pulse generation circuit and a high-speed counter circuit.
It stopped and measured the time difference.
上述した従来の時間差測定回路は、高周波信号を高速
カウンタ回路でカウントしている為、基本となる高周波
信号以上の時間分解能が得られないという欠点がある。The above-described conventional time difference measurement circuit counts high-frequency signals by a high-speed counter circuit, and thus has a drawback that it cannot obtain a time resolution higher than the basic high-frequency signal.
本発明は、２つの信号間に生じる時間差を測定する時
間差測定回路において、前記２つの信号により、測定開
始信号を発生する第１トリガ発生回路および測定終了信
号を発生する第２トリガ発生回路と、周期Ｔのカウント
パルスを発生する発振回路と、測定開始信号及び終了信
号によりカウントパルスを送出又は停止する第１ゲート
回路と、カウントパルスをカウントするカウンタ回路
と、測定開始信号によりゲートを開けカウントパルスの
最初のカウントエッジかあるいは測定終了信号のエッジ
かどちらか早く到達したエッジを送出後ゲートを閉じる
第２ゲート回路と、測定開始信号をΔｔ時間遅延させ、
その信号をフリップフロップ回路に送出する遅延素子を
ｎ＝T/Δｔ個直列接続した第１遅延回路と、第１遅延回
路より送出される遅延信号を第２ゲート回路から送出さ
れるラッチ信号により記憶するｎ個の第１フリップフロ
ップ回路と、このフリップフロップ回路の出力信号を解
読する第１デコード回路と、前記カウントパルスをΔｔ
時間遅延させ、その信号をフリップフロップ回路に送出
する遅延素子をｎ個直列接続した第２遅延回路と、第２
遅延回路より送出される遅延信号を測定終了信号に同期
して記憶するｎ個の第２フリップフロップ回路と、この
フリップフロップ回路の出力信号を解読する第２デコー
ド回路と、第1,第２デコード回路の出力信号とカウンタ
回路の出力信号とを演算する演算回路とを有している。The present invention provides a time difference measurement circuit for measuring a time difference generated between two signals, a first trigger generation circuit for generating a measurement start signal and a second trigger generation circuit for generating a measurement end signal by the two signals, An oscillation circuit that generates a count pulse having a period T; a first gate circuit that sends or stops a count pulse according to a measurement start signal and an end signal; a counter circuit that counts a count pulse; A second gate circuit that closes the gate after transmitting the first count edge or the edge of the measurement end signal whichever comes first, and delays the measurement start signal by Δt time,
A first delay circuit in which n = T / Δt delay elements for transmitting the signal to the flip-flop circuit are connected in series, and a delay signal transmitted from the first delay circuit is stored as a latch signal transmitted from the second gate circuit. N first flip-flop circuits, a first decode circuit for decoding the output signal of the flip-flop circuit, and the count pulse Δt
A second delay circuit in which n delay elements for delaying the time and sending the signal to the flip-flop circuit are connected in series;
N second flip-flop circuits for storing a delay signal sent from the delay circuit in synchronization with the measurement end signal, a second decode circuit for decoding an output signal of the flip-flop circuit, and first and second decode circuits An arithmetic circuit that calculates an output signal of the circuit and an output signal of the counter circuit.
次に本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例を示す。第１図において、
本発明の一実施例は、２つの信号間に生じる時間差を測
定する時間差測定回路で、この２つの信号により、測定
開始信号ａを発生する第１トリガ発生回路３および測定
終了信号ｅを発生する第２トリガ発生回路10を有してお
り、更に周期Ｔのカウントパルスｂを発生する発振回路
８を有している。これらの第1,第２トリガ発生回路3,10
および発振回路８は第１ゲート回路９および第２ゲート
回路４に接続されている。第１ゲート回路９は測定開始
信号及び終了信号によりカウントパルスを送出又は停止
するゲート回路で、カウントパルスをカウンタ回路11に
供給する。第２ゲート回路４は測定開始信号によりゲー
トを開けカウントパルスの最初のカウントエッジかある
いは測定終了信号のエッジかどちらか早く到達したエッ
ジを送出後ゲートを閉じるゲート回路で、その信号をフ
リップフロップ回路６に供給する。第１遅延回路５は測
定開始信号ａをΔｔ時間遅延させ、その信号をフリップ
フロップ回路６に送出する回路で、各遅延素子をｎ＝T/
Δｔ個直列接続した遅延回路である。第１フリップフロ
ップ回路６は第１遅延回路５より送出される遅延信号を
第２ゲート回路４から送出されるラッチ信号により記憶
するｎ個のフリップフロップ回路で、第１デコード回路
７に接続されている。第１デコード回路は第１フリップ
フロップ回路６の出力信号を解読し、演算回路15に供給
する。第２遅延回路12はカウントパルスｅをΔｔ時間遅
延させ、その信号をフリップフロップ回路13に送出する
回路で、各遅延素子をｎ個直列接続した遅延回路であ
る。第２フリップフロップ回路13は第２遅延回路12より
送出される遅延信号を測定終了信号ｅに同期して記憶す
るｎ個のフリップフロップ回路で、第２デコード回路13
に接続される。第２デコード回路14はフリップフロップ
回路13の出力信号を解読するデコード回路である。第1,
第２デコード回路７および14とカウンタ回路11はその出
力信号を演算する演算回路15に接続されている。FIG. 1 shows an embodiment of the present invention. In FIG.
One embodiment of the present invention is a time difference measurement circuit for measuring a time difference generated between two signals, and a first trigger generation circuit 3 for generating a measurement start signal a and a measurement end signal e based on the two signals. It has a second trigger generation circuit 10 and further has an oscillation circuit 8 for generating a count pulse b having a period T. These first and second trigger generation circuits 3, 10
The oscillation circuit 8 is connected to the first gate circuit 9 and the second gate circuit 4. The first gate circuit 9 is a gate circuit that sends or stops a count pulse in response to a measurement start signal and an end signal, and supplies the count pulse to the counter circuit 11. The second gate circuit 4 is a gate circuit that opens the gate in response to the measurement start signal and sends the edge that arrives earlier, whichever is the first count edge of the count pulse or the edge of the measurement end signal, and then closes the gate. 6 The first delay circuit 5 delays the measurement start signal a by the time Δt, and sends the signal to the flip-flop circuit 6.
It is a delay circuit in which Δt pieces are connected in series. The first flip-flop circuit 6 is an n-number of flip-flop circuits for storing a delay signal sent from the first delay circuit 5 by a latch signal sent from the second gate circuit 4, and is connected to the first decoding circuit 7. I have. The first decoding circuit decodes the output signal of the first flip-flop circuit 6 and supplies the decoded signal to the arithmetic circuit 15. The second delay circuit 12 is a circuit that delays the count pulse e by the time Δt and sends the signal to the flip-flop circuit 13, and is a delay circuit in which n delay elements are connected in series. The second flip-flop circuit 13 is an n number of flip-flop circuits for storing the delay signal sent from the second delay circuit 12 in synchronization with the measurement end signal e.
Connected to. The second decoding circuit 14 is a decoding circuit for decoding the output signal of the flip-flop circuit 13. First
The second decoding circuits 7 and 14 and the counter circuit 11 are connected to an arithmetic circuit 15 for calculating the output signal.
第２図は第１図に示したａ〜ｆ各点の信号波形を示す
波形図である。第２図において動作を説明すると、本実
施例は入力端子１に入力された信号の条件によりトリガ
発生回路３が駆動され、測定開始信号ａを送出する。信
号ａはゲート回路９に作用し、発振回路８で生成される
周期Ｔのカウントパルスｂをカウンタ回路11に送る。カ
ウンタ回路11は、入力端子２より入力された信号の条件
によりトリガ発生回路10が駆動され、測定終了信号ｅが
ゲート回路９に作用するまでパルスｂのカウントを続け
る。また信号ａはΔｔの時間遅延をもつ遅延素子をｎ＝
T/Δｔ個直列接続した遅延回路５に入力され、回路５は
遅延信号c1〜cnをｎ個のフリップフロップ回路６に送出
する。ゲート回路４は信号ａに作用され、パルスｂ又は
信号ｅの最初に到達したエッジを回路６の各クロック端
子に入力後、ゲートを閉じる。回路６は回路４の出力信
号エッジに同期し信号c1〜cnを記憶し、信号d1〜dnをデ
コード回路７に入力する。回路７は信号d1〜dnによるｎ
種類の論理パターンを、信号ａのエッジから信号ｂ又は
信号ｅのエッジが到達するまでの時間に変換し演算回路
15に入力する。又は信号ｂは遅延回路５と同様な回路12
に入力され、回路12は遅延信号f1〜fnをｎ個のフリップ
フロップ回路13に送出する。回路６は測定終了信号ｅに
同期し、信号f1〜fnを記憶し、信号g1〜gnをデコード回
路14に入力する。回路14は信号g1〜gnによるｎ種類の論
理パターンを、カウンタ回路11がカウントした最終カウ
ントパルスエッジから信号ｅのエッジが到達するまでの
時間に変換し演算回路15に入力する。回路15はカウンタ
回路11のカウント値が０であればデコード回路７の出力
信号のみ又１以上であればカウンタ回路11,デコード回
路7,14の出力信号を演算し、端子1,2に入力された信号
間に生じる時間差を出力端子16に出力する。FIG. 2 is a waveform diagram showing signal waveforms at points a to f shown in FIG. The operation will be described with reference to FIG. 2. In this embodiment, the trigger generation circuit 3 is driven by the condition of the signal input to the input terminal 1, and sends out the measurement start signal a. The signal “a” acts on the gate circuit 9 and sends a count pulse “b” having a period T generated by the oscillation circuit 8 to the counter circuit 11. The counter circuit 11 drives the trigger generation circuit 10 according to the condition of the signal input from the input terminal 2, and continues counting the pulse b until the measurement end signal e acts on the gate circuit 9. The signal a is a delay element having a time delay of Δt, n =
Is input to the delay circuit 5 and T / Delta] t number series, circuit 5 sends a delay signal c 1 to c n to n flip-flop circuit 6. The gate circuit 4 is acted upon by the signal a and closes the gate after inputting the first arriving edge of the pulse b or the signal e to each clock terminal of the circuit 6. Circuit 6 stores the signal c 1 to c n in synchronization with the output signal edge of the circuit 4, and inputs the signals d 1 to d n to the decoding circuit 7. N circuit 7 by the signal d 1 to d n
An arithmetic circuit that converts the type of logical pattern into a time from the edge of the signal a to the edge of the signal b or the signal e arrives
Enter 15 Alternatively, the signal b is a circuit 12 similar to the delay circuit 5.
, And the circuit 12 sends the delay signals f 1 to f n to the n flip-flop circuits 13. The circuit 6 stores the signals f 1 to f n in synchronization with the measurement end signal e and inputs the signals g 1 to g n to the decoding circuit 14. The circuit 14 converts the n types of logic patterns based on the signals g 1 to g n into the time from the last count pulse edge counted by the counter circuit 11 until the edge of the signal e arrives, and inputs the same to the arithmetic circuit 15. The circuit 15 calculates only the output signal of the decoding circuit 7 if the count value of the counter circuit 11 is 0, or calculates the output signal of the counter circuit 11 and the decoding circuits 7 and 14 if the count value is 1 or more. The time difference generated between the received signals is output to the output terminal 16.
以上説明したように、本発明は第１図のように構成す
ることにより、カウンタ回路への入力カウントパルスよ
りも高い分解能で容易に２つの信号間の時間差が測定で
きるという効果がある。As described above, the present invention, having the configuration shown in FIG. 1, has an effect that the time difference between two signals can be easily measured with higher resolution than the count pulse input to the counter circuit.
【図面の簡単な説明】 第１図は本発明の実施例の構成を示すブロック構成図、
第２図は第１図の各部の信号波形を示す波形図である。 1,2……信号入力端子、3,10……トリガ信号発生回路、
４……ゲート回路、5,12……ｎ個の遅延回路、6,13……
ｎ個のフリップフロップ回路、7,14……デコード回路、
８……発振回路、９……ゲート回路、11……カウンタ回
路、15……演算回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention;
FIG. 2 is a waveform diagram showing signal waveforms at various parts in FIG. 1,2 ... signal input terminal, 3,10 ... trigger signal generation circuit,
4 ... gate circuit, 5,12 ... n delay circuits, 6,13 ...
n flip-flop circuits, 7, 14,..., decode circuits,
8 ... oscillation circuit, 9 ... gate circuit, 11 ... counter circuit, 15 ... operation circuit.
Claims (1)
間差測定回路において、前記２つの信号により、測定開
始信号を発生する第１トリガ発生回路および測定終了信
号を発生する第２トリガ発生回路と、周期Ｔのカウント
パルスを発生する発振回路と、測定開始信号及び終了信
号によりカウントパルスを送出又は停止する第１ゲート
回路と、カウントパルスをカウントするカウンタ回路
と、測定開始信号によりゲートを開けカウントパルスの
最初のカウントエッジかあるいは測定終了信号のエッジ
かどちらか早く到達したエッジを送出後ゲートを閉じる
第２ゲート回路と、測定開始信号をΔｔ時間遅延させ、
その信号をフリップフロップ回路に送出する遅延素子を
ｎ＝T/Δｔ個直列接続した第１遅延回路と、第１遅延回
路より送出される遅延信号を第２ゲート回路から送出さ
れるラッチ信号により記憶するｎ個の第１フリップフロ
ップ回路と、このフリップフロップ回路の出力信号を解
読する第１デコード回路と、前記カウントパルスをΔｔ
時間遅延させ、その信号をフリップフロップ回路に送出
する遅延素子をｎ個直列接続した第２遅延回路と、第２
遅延回路より送出される遅延信号を測定終了信号に同期
して記憶するｎ個の第２フリップフロップ回路と、この
フリップフロップ回路の出力信号を解読する第２デコー
ド回路と、第1,第２デコード回路の出力信号とカウンタ
回路の出力信号とを演算する演算回路とを有する時間差
測定回路。1. A time difference measuring circuit for measuring a time difference generated between two signals, a first trigger generating circuit for generating a measurement start signal and a second trigger generating circuit for generating a measurement end signal based on the two signals. An oscillation circuit that generates a count pulse having a period T, a first gate circuit that sends or stops a count pulse by a measurement start signal and an end signal, a counter circuit that counts a count pulse, and a gate that is opened by a measurement start signal to count A second gate circuit for closing the gate after transmitting the first count edge of the pulse or the edge of the measurement end signal whichever arrives earlier, and delaying the measurement start signal by Δt time;
A first delay circuit in which n = T / Δt delay elements for transmitting the signal to the flip-flop circuit are connected in series, and a delay signal transmitted from the first delay circuit is stored as a latch signal transmitted from the second gate circuit. N first flip-flop circuits, a first decode circuit for decoding the output signal of the flip-flop circuit, and the count pulse Δt
A second delay circuit in which n delay elements for delaying the time and sending the signal to the flip-flop circuit are connected in series;
N second flip-flop circuits for storing a delay signal sent from the delay circuit in synchronization with the measurement end signal, a second decode circuit for decoding an output signal of the flip-flop circuit, and first and second decode circuits A time difference measurement circuit having an arithmetic circuit that calculates an output signal of a circuit and an output signal of a counter circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9721188A JP2699399B2 (en) | 1988-04-19 | 1988-04-19 | Time difference measurement circuit |
Applications Claiming Priority (1)
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Publications (2)
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| JPH01267491A JPH01267491A (en) | 1989-10-25 |
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Country Status (1)
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| JP (1) | JP2699399B2 (en) |
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|---|---|---|---|---|
| JPH03109096U (en) * | 1990-02-19 | 1991-11-08 | ||
| JP6769051B2 (en) * | 2016-03-07 | 2020-10-14 | 株式会社豊田中央研究所 | Time measurement circuit and temperature sensor circuit equipped with it |
-
1988
- 1988-04-19 JP JP9721188A patent/JP2699399B2/en not_active Expired - Fee Related
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|---|---|
| JPH01267491A (en) | 1989-10-25 |
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