JP2697045B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2697045B2 JP2697045B2 JP63315272A JP31527288A JP2697045B2 JP 2697045 B2 JP2697045 B2 JP 2697045B2 JP 63315272 A JP63315272 A JP 63315272A JP 31527288 A JP31527288 A JP 31527288A JP 2697045 B2 JP2697045 B2 JP 2697045B2
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- buffer circuit
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- 239000004065 semiconductor Substances 0.000 title description 21
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 239000000758 substrate Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にゲートアレイ方
式の半導体集積回路に関する。
式の半導体集積回路に関する。
従来のゲートアレイ方式の半導体集積回路は第4図に
示すように、半導体チップの中央に複数の能動および受
動素子で構成した基本セルを規則正しく配置した内部セ
ル領域1を設け、内部セル領域1の周囲に内部セル領域
1と外部回路との間で信号の授受を行なうための入出力
バッファ回路領域を設け、電源バス3はチップ面積を小
さくするために入出力バッファ回路領域2の上に配置し
ていた。
示すように、半導体チップの中央に複数の能動および受
動素子で構成した基本セルを規則正しく配置した内部セ
ル領域1を設け、内部セル領域1の周囲に内部セル領域
1と外部回路との間で信号の授受を行なうための入出力
バッファ回路領域を設け、電源バス3はチップ面積を小
さくするために入出力バッファ回路領域2の上に配置し
ていた。
上述した従来の半導体集積回路は、入出力バッファ回
路領域の上に電源バスが配置されていたので入出力バッ
ファ回路を構成する素子や配線部と電源バスとの間に寄
生容量が付加されるという欠点がある。第5図に代表的
なECL型ゲートアレイの出力バッファ回路をしめすが、
この上に電源バスが配置されている場合、回路素子(ト
ランジスタ、抵抗)と半導体基板との間に付加する寄生
容量以外に電源バスと回路素子との間にも寄生容量が付
加する。第5図で示す回路では、回路の節点10、11の寄
生容量がスイッチング速度および出力波形の立ち上がり
時間、立ち下がり時間を劣化させる。
路領域の上に電源バスが配置されていたので入出力バッ
ファ回路を構成する素子や配線部と電源バスとの間に寄
生容量が付加されるという欠点がある。第5図に代表的
なECL型ゲートアレイの出力バッファ回路をしめすが、
この上に電源バスが配置されている場合、回路素子(ト
ランジスタ、抵抗)と半導体基板との間に付加する寄生
容量以外に電源バスと回路素子との間にも寄生容量が付
加する。第5図で示す回路では、回路の節点10、11の寄
生容量がスイッチング速度および出力波形の立ち上がり
時間、立ち下がり時間を劣化させる。
本発明の目的は、半導体チップの面積を増大させずに
入出力バッファ回路の寄生容量を低減して動作速度を向
上させる半導体集積回路を提供することにある。
入出力バッファ回路の寄生容量を低減して動作速度を向
上させる半導体集積回路を提供することにある。
本発明の半導体集積回路は、中央部に設けた内部セル
領域と、前記内部セル領域の外周に設けた入出力バッフ
ァ回路領域と、前記入出力バッファ回路領域の外側に設
けた外部セル領域と、少くとも一部を前記外部セル領域
上に重ねて前記入出力バッファ回路領域の外周に設けた
電源バスとを有する。
領域と、前記内部セル領域の外周に設けた入出力バッフ
ァ回路領域と、前記入出力バッファ回路領域の外側に設
けた外部セル領域と、少くとも一部を前記外部セル領域
上に重ねて前記入出力バッファ回路領域の外周に設けた
電源バスとを有する。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を説明するための半導
体チップのレイアウト図である。
体チップのレイアウト図である。
図に示すように、中央部に複数の能動素子および受動
素子からなる基本セルを配置して設けた内部セル領域1
の外周に入出力バッファ回路領域2を配置し、入出力バ
ッファ回路領域2の外側に内部セル領域と同じ基本セル
で構成した外部セル領域4を設け、入出力バッファ回路
領域2の外周に外部セル領域4の上に重ねて電源バス3
を設ける。また、この半導体チップとパッケージを接続
するためのボンディング用のパッド5は入出力バッファ
の領域2の内側に配置してあるのでボンディング線は電
源パス3を跨いでパッケージと接続される。このように
入出力バッファ領域2を配置することにより、従来問題
になっていた寄生容量は素子と半導体基板との間だけに
なる。
素子からなる基本セルを配置して設けた内部セル領域1
の外周に入出力バッファ回路領域2を配置し、入出力バ
ッファ回路領域2の外側に内部セル領域と同じ基本セル
で構成した外部セル領域4を設け、入出力バッファ回路
領域2の外周に外部セル領域4の上に重ねて電源バス3
を設ける。また、この半導体チップとパッケージを接続
するためのボンディング用のパッド5は入出力バッファ
の領域2の内側に配置してあるのでボンディング線は電
源パス3を跨いでパッケージと接続される。このように
入出力バッファ領域2を配置することにより、従来問題
になっていた寄生容量は素子と半導体基板との間だけに
なる。
なお、電源パス3の下に配置した外部セル領域4の素
子には半導体基板との寄生容量以外に電源バス3との間
の寄生容量が付加される。しかし、この外部セル領域4
には低速動作の回路を配置し、高速動作が要求される回
路は本来の内部セル領域1に配置する。
子には半導体基板との寄生容量以外に電源バス3との間
の寄生容量が付加される。しかし、この外部セル領域4
には低速動作の回路を配置し、高速動作が要求される回
路は本来の内部セル領域1に配置する。
次に、電源バスの下の外部セル領域4に配置したセル
間の接続方法について第2図をもちいて説明する。電源
バスは接地線6と電源線7の最低2本必要になる。第2
図に示すように、接地線6、電源線7の下にセルが配置
されており接地線6と電源線7の間を利用してセル間の
配線9が設けられる。
間の接続方法について第2図をもちいて説明する。電源
バスは接地線6と電源線7の最低2本必要になる。第2
図に示すように、接地線6、電源線7の下にセルが配置
されており接地線6と電源線7の間を利用してセル間の
配線9が設けられる。
第3図は本発明の第2の実施例を説明するための半導
体チップのレイアウト図である。
体チップのレイアウト図である。
図に示すように、出力バッファ回路領域9のみを電源
バス3の内側に配置し、入力バッファ回路領域10は電源
バス3の下に配置してある。また、出力バッファ側の電
源バスの下に外部セル領域4を配置している以外は第1
の実施例と同じ構成を有している。
バス3の内側に配置し、入力バッファ回路領域10は電源
バス3の下に配置してある。また、出力バッファ側の電
源バスの下に外部セル領域4を配置している以外は第1
の実施例と同じ構成を有している。
高速信号を半導体集積回路に入力する場合、しばしば
パッケージおよびボンディング線のインダクタンスの影
響によりリンギングをひきおこすことがある。第2の実
施例ではボンディング線のインダクタンスを軽減するた
めに入力バッファのバッド5を最外周に配置してある。
出力バッファは比較的低速動作のためにボンディング線
は長くなる配置だが、電源バスによる寄生容量の影響が
ないとう利点がある。
パッケージおよびボンディング線のインダクタンスの影
響によりリンギングをひきおこすことがある。第2の実
施例ではボンディング線のインダクタンスを軽減するた
めに入力バッファのバッド5を最外周に配置してある。
出力バッファは比較的低速動作のためにボンディング線
は長くなる配置だが、電源バスによる寄生容量の影響が
ないとう利点がある。
以上説明したように本発明は、電源バスを最外周に配
置し入出力バッファ回路領域を内部セルと電源バスの間
に配置し、電源バスの下にも内部セル領域と同じ基本セ
ルで構成した外部セル領域を配置することにより、半導
体チップの寸法を増加することなく入出力バッファ回路
に付加する寄生容量を低減でき入出力バッファ回路の動
作速度を向上させるという効果がある。
置し入出力バッファ回路領域を内部セルと電源バスの間
に配置し、電源バスの下にも内部セル領域と同じ基本セ
ルで構成した外部セル領域を配置することにより、半導
体チップの寸法を増加することなく入出力バッファ回路
に付加する寄生容量を低減でき入出力バッファ回路の動
作速度を向上させるという効果がある。
第1図は本発明の第1の実施例を説明するための半導体
チップのレイアウト図、第2図は本発明の電源バスの下
に配置したセル間の配線方法は説明するためのレイアウ
ト図、第3図は本発明の第2の実施例を説明するための
半導体チップのレイアウト図、第4図は従来の半導体集
積回路を説明するための半導体チップのレイアウト図、
第5図はECL型ゲートアレイの出力バッファ回路の一例
を示す回路図である。 1……内部セル領域、2……入出力バッファ回路領域、
3……電源バス、4……外部セル領域、5……ボンディ
ング用パッド、6……接地線、7……電源線、8……セ
ル、9……出力バッファ回路領域、10……入力バッファ
回路領域、11,12……節点、13……配線。
チップのレイアウト図、第2図は本発明の電源バスの下
に配置したセル間の配線方法は説明するためのレイアウ
ト図、第3図は本発明の第2の実施例を説明するための
半導体チップのレイアウト図、第4図は従来の半導体集
積回路を説明するための半導体チップのレイアウト図、
第5図はECL型ゲートアレイの出力バッファ回路の一例
を示す回路図である。 1……内部セル領域、2……入出力バッファ回路領域、
3……電源バス、4……外部セル領域、5……ボンディ
ング用パッド、6……接地線、7……電源線、8……セ
ル、9……出力バッファ回路領域、10……入力バッファ
回路領域、11,12……節点、13……配線。
Claims (1)
- 【請求項1】中央部に設けた内部セル領域と、前記内部
セル領域の外周に設けた入出力バッファ回路領域と、前
記入出力バッファ回路領域の外側に設けた外部セル領域
と、少くとも一部を前記外部セル領域上に重ねて前記入
出力バッファ回路領域の外周に設けた電源バスとを有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63315272A JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63315272A JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02159759A JPH02159759A (ja) | 1990-06-19 |
JP2697045B2 true JP2697045B2 (ja) | 1998-01-14 |
Family
ID=18063418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63315272A Expired - Lifetime JP2697045B2 (ja) | 1988-12-13 | 1988-12-13 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2697045B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2674553B2 (ja) * | 1995-03-30 | 1997-11-12 | 日本電気株式会社 | 半導体装置 |
-
1988
- 1988-12-13 JP JP63315272A patent/JP2697045B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02159759A (ja) | 1990-06-19 |
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