JP2693466B2 - 多重化符号変換方法 - Google Patents
多重化符号変換方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重化端局中継装置の多重化処理過程にお
いて、伝送路のBSI（Ｂit Ｓequeuce Ｉndependence）
化を行うことを目的として用いられる多重化符号変換方
法に関するものである。
いて、伝送路のBSI（Ｂit Ｓequeuce Ｉndependence）
化を行うことを目的として用いられる多重化符号変換方
法に関するものである。
〔１〕Ｃビット挿入法 従来、多重化端局中継装置の多重化処理過程における
Ｃビットを挿入して多重符号を得る多重化符号変換方式
としては次のような方法がある。
Ｃビットを挿入して多重符号を得る多重化符号変換方式
としては次のような方法がある。
第6A図及び第6B図，第7A図及び第7B図は、従来のＣビ
ット挿入法の例を示す説明図であり、送信側では、10チ
ャネルの入力信号に対して、両者とも10個の情報ビット
に対しＣビットを１ビット付加して10ビット・1Cビット
符号（以後10B1C符号という）を得る場合である。
ット挿入法の例を示す説明図であり、送信側では、10チ
ャネルの入力信号に対して、両者とも10個の情報ビット
に対しＣビットを１ビット付加して10ビット・1Cビット
符号（以後10B1C符号という）を得る場合である。
なお、説明は情報ビットとＣビットのみに着目してい
る。
る。
（ｉ）シリアル処理の場合 第6A図は、既に多重化された信号系列に対してシリア
ル処理によりＣビットを挿入する場合である。
ル処理によりＣビットを挿入する場合である。
第6A図において、１は処理部であり、速度変換部1A、
スクランブル部1B、Ｃビット挿入部1Cからなっている。
f0は低次群入力の周波数、fcはＣビットのみの周波数で
ある。
スクランブル部1B、Ｃビット挿入部1Cからなっている。
f0は低次群入力の周波数、fcはＣビットのみの周波数で
ある。
第6A図及び第6B図において、多重化後信号Ｐからなる
入力信号は、処理部１の速度変換部1AによってＣビッ
トの入る位置が確保される。すなわち、入力信号が10
ビット入力する毎にＣビット位置が確保されている（第
6A図及び第6B図の信号）。この信号は、スクランブ
ル部1Bによりスクランブルされ（第6A図及び第6B図の信
号）、最後のＣビット挿入部1Cにより直前ビットの反
転値を前記Ｃビットの位置に挿入することにより10B1C
符号が得られる。
入力信号は、処理部１の速度変換部1AによってＣビッ
トの入る位置が確保される。すなわち、入力信号が10
ビット入力する毎にＣビット位置が確保されている（第
6A図及び第6B図の信号）。この信号は、スクランブ
ル部1Bによりスクランブルされ（第6A図及び第6B図の信
号）、最後のＣビット挿入部1Cにより直前ビットの反
転値を前記Ｃビットの位置に挿入することにより10B1C
符号が得られる。
（ii）パラレルの場合 第7A図及び第7B図は、パラレル処理の場合のＣビット
挿入法の場合であり、多重化前の低速動作部分で処理を
行う方法である。
挿入法の場合であり、多重化前の低速動作部分で処理を
行う方法である。
第7A図及び第7B図において、各チャネルch1〜ch4にそ
れぞれ入力される入力信号に対して、シリアル処理の場
合と同様に、処理部１の速度変換部1Aにより速度変換を
行いＣビット位置を確保する。その後スクランブル部1B
によりスクランブルを行い、Ｃビット位置にマーク“1"
を挿入して出力する（第7A図及び第7B図の信号）。こ
れらの出力に対して遅延素子２によりそれぞれ適当な遅
延を与え（第7A図及び第7B図の信号）、並／直列変換
回路３により、並／直列変換して多重化後信号Ｐ′にも
11ビット毎にＣビット位置（マーク）が現れる（第7A図
及び第7B図の信号）。最後に、Ｃビット変換回路４に
よりＣビット位置（マーク）をその直前ビットの反転値
に書き替えることにより10B1C符号が得られる。
れぞれ入力される入力信号に対して、シリアル処理の場
合と同様に、処理部１の速度変換部1Aにより速度変換を
行いＣビット位置を確保する。その後スクランブル部1B
によりスクランブルを行い、Ｃビット位置にマーク“1"
を挿入して出力する（第7A図及び第7B図の信号）。こ
れらの出力に対して遅延素子２によりそれぞれ適当な遅
延を与え（第7A図及び第7B図の信号）、並／直列変換
回路３により、並／直列変換して多重化後信号Ｐ′にも
11ビット毎にＣビット位置（マーク）が現れる（第7A図
及び第7B図の信号）。最後に、Ｃビット変換回路４に
よりＣビット位置（マーク）をその直前ビットの反転値
に書き替えることにより10B1C符号が得られる。
（iii）並／直列変換回路を用いる場合 第8A図は、並／直列変換回路を用いてＣビットを挿入
する方法の例を示す説明図である。
する方法の例を示す説明図である。
第8A図において、３′は並／直列変換回路、５は反転
用インバータである。
用インバータである。
この方法は、第8A図に示すように、ｎチャネルの多重
を行う際、（ｎ＋１）多重用の並／直列変換回路３′を
用い、そのうちの１チャネルを前チャネルの反転値とす
ることによりmB1C符号を得るものである。ただし、この
場合、ｍ＝ｎとなるため、多重チャネル数ｎが小さいほ
ど速度上昇が大きくなる。
を行う際、（ｎ＋１）多重用の並／直列変換回路３′を
用い、そのうちの１チャネルを前チャネルの反転値とす
ることによりmB1C符号を得るものである。ただし、この
場合、ｍ＝ｎとなるため、多重チャネル数ｎが小さいほ
ど速度上昇が大きくなる。
〔２〕チャンネル選択制御法 （ｉ）シリアル処理の場合 多重化された後の信号にフレームが存在する場合は、
信号のフレーム同期をとることにより、同時にチャネル
選択がなされる。多重化された後の信号にフレームが存
在する場合は、後述するパラレル処理の場合と同様であ
る。
信号のフレーム同期をとることにより、同時にチャネル
選択がなされる。多重化された後の信号にフレームが存
在する場合は、後述するパラレル処理の場合と同様であ
る。
（ii）パラレルの場合 多重化後信号を直／並列変換回路で並列展開する際、
一般に直／並列変換回路の出力チャネルの位置は不定と
なる。この様子を第９図に示す。
一般に直／並列変換回路の出力チャネルの位置は不定と
なる。この様子を第９図に示す。
第９図に示すように、チャンネルch1,ch2,ch3,ch4の
順番で多重化されている信号を直／並列変換回路６によ
り直／並列変換すると、出力チャネル順番はch1,ch2,ch
3,ch4の順番が保たれるが、どのチャネルがどの端子９
に出力されるかは不安である。したがって、チャネルの
確立のためには、並列展開された信号中からチャネルの
情報を取り出して、直／並列変換回路６を制御する機能
が必要となる。一般には、並列展開された信号それぞれ
に対してフレーム同期回路10によりフレーム同期をと
り、フレーム中のチャネル識別ビットBSを検出して、そ
のチャネル識別ビットBSによりチャネル制御回路８を通
して直／並列変換回路６を制御する方法がとられるの
で、正しいチャネルが正しい端子９に出力されるまで、
｛フレーム同期確立｝→｛チャネル識別ビットＢの検
出｝→｛直／並列変換回路６の制御｝→・・・という操
作が繰り返される。
順番で多重化されている信号を直／並列変換回路６によ
り直／並列変換すると、出力チャネル順番はch1,ch2,ch
3,ch4の順番が保たれるが、どのチャネルがどの端子９
に出力されるかは不安である。したがって、チャネルの
確立のためには、並列展開された信号中からチャネルの
情報を取り出して、直／並列変換回路６を制御する機能
が必要となる。一般には、並列展開された信号それぞれ
に対してフレーム同期回路10によりフレーム同期をと
り、フレーム中のチャネル識別ビットBSを検出して、そ
のチャネル識別ビットBSによりチャネル制御回路８を通
して直／並列変換回路６を制御する方法がとられるの
で、正しいチャネルが正しい端子９に出力されるまで、
｛フレーム同期確立｝→｛チャネル識別ビットＢの検
出｝→｛直／並列変換回路６の制御｝→・・・という操
作が繰り返される。
（iii）直／並列変換回路を用いる場合 前述の第8A図に示した例のように、送信側でＣビット
がある特定チャネルの反転値になっている場合には、そ
の受信側では、第8B図に示すように、それら２つのチャ
ネ４ルの規則性を用いてチャネル選択制御を行う方法も
可能である。
がある特定チャネルの反転値になっている場合には、そ
の受信側では、第8B図に示すように、それら２つのチャ
ネ４ルの規則性を用いてチャネル選択制御を行う方法も
可能である。
第8B図において、６は直／並列変換回路、７は比較
器、８はチャネル制御回路である。
器、８はチャネル制御回路である。
第8B図の例の場合は、チャネルｎの信号とその反転信
号が、直／並列変換回路６の出力端子ｎと（ｎ＋１）に
出力されている時にのみ、２つのチャネル信号の規則性
が現れるので、比較回路７によりこれを検出して、その
検出値によりチャネル制御回路８を通してチャネル制御
を行うことができる。
号が、直／並列変換回路６の出力端子ｎと（ｎ＋１）に
出力されている時にのみ、２つのチャネル信号の規則性
が現れるので、比較回路７によりこれを検出して、その
検出値によりチャネル制御回路８を通してチャネル制御
を行うことができる。
しかしながら、前述の第8A図及び第8B図に示す従来の
多重化符号変換方式では、ｎチャネルの多重を行う際、
（ｎ＋１）多重用の並／直列変換回路３及び直／並列変
換回路６を用い、そのうちの１チャネルを前チャネルの
反転値とすることによりmB1C符号を得るものであるの
で、この場合、ｍ＝ｎとなるため、多重チャネル数ｎが
小さいほど速度上昇が大きくなるという問題があった。
多重化符号変換方式では、ｎチャネルの多重を行う際、
（ｎ＋１）多重用の並／直列変換回路３及び直／並列変
換回路６を用い、そのうちの１チャネルを前チャネルの
反転値とすることによりmB1C符号を得るものであるの
で、この場合、ｍ＝ｎとなるため、多重チャネル数ｎが
小さいほど速度上昇が大きくなるという問題があった。
すなわち、一般に、超高速の伝送方式では、ハード的
な制約からパラレル処理による構成（第7A図）がとられ
るが、前述の構成では、最下段の低速度処理部分で速度
変換が行われ、Ｃビット位置が挿入されるため、入力イ
ンタフェースのフレームフォーマットを保つことはでき
ない。一方、第8A図の構成では入力インタフェースのフ
レームフォーマットを保つことが可能であるが、速度上
昇が大きい（例えば、ｎ＝４の時には4B1C符号となり、
速度上昇率は1.25である）ため、超高速の伝送方式には
適さないという問題があった。
な制約からパラレル処理による構成（第7A図）がとられ
るが、前述の構成では、最下段の低速度処理部分で速度
変換が行われ、Ｃビット位置が挿入されるため、入力イ
ンタフェースのフレームフォーマットを保つことはでき
ない。一方、第8A図の構成では入力インタフェースのフ
レームフォーマットを保つことが可能であるが、速度上
昇が大きい（例えば、ｎ＝４の時には4B1C符号となり、
速度上昇率は1.25である）ため、超高速の伝送方式には
適さないという問題があった。
また、前述の第９図に示す従来の多重化符号変換方式
では、正しいチャネルが正しい端子９に出力されるま
で、｛フレーム同期確立｝→｛チャネル識別ビットＢの
検出｝→｛直／並列変換回路６の制御｝→…という操作
が繰り返されるので、チャネル選択制御に時間がかかる
という問題があった。
では、正しいチャネルが正しい端子９に出力されるま
で、｛フレーム同期確立｝→｛チャネル識別ビットＢの
検出｝→｛直／並列変換回路６の制御｝→…という操作
が繰り返されるので、チャネル選択制御に時間がかかる
という問題があった。
本発明は、前記問題点を解決するためになされたもの
である。
である。
本発明の目的は、多重化端局中継装置の多重化符号変
換方法において、多重化処理過程におけるＣビットを挿
入する際に、速度上昇率を小さくし、多重構成を柔軟性
かつ容易に行うことができる技術を提供することにあ
る。
換方法において、多重化処理過程におけるＣビットを挿
入する際に、速度上昇率を小さくし、多重構成を柔軟性
かつ容易に行うことができる技術を提供することにあ
る。
本発明の他の目的は、多重化端局中継装置の多重化符
号変換方法において、その受信側の直／並列変換部で
は、挿入されているＣビットを利用してチャネル選択制
御を行い、従来のチャネル選択制御と比べて、多重構成
を容易にしかつチャネル選択制御時間を短くすることが
できる技術を提供することにある。
号変換方法において、その受信側の直／並列変換部で
は、挿入されているＣビットを利用してチャネル選択制
御を行い、従来のチャネル選択制御と比べて、多重構成
を容易にしかつチャネル選択制御時間を短くすることが
できる技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要は簡単に説明すれば、下記のとおりである。
概要は簡単に説明すれば、下記のとおりである。
すなわち、本発明は、多重化端局中継装置の多重化処
理過程におけるＣビットを挿入する多重化符号変換方法
において、送信側において、周波数（Ｆ）のｎチャネル
の入力信号における特定チャネルの入力信号の反転値で
ある冗長ビットを生成し、ｎチャネルの入力信号と前記
冗長ビットとを、周波数（F1）（但し、F1＝Ｆ×ｎ×
（ｍ＋１）/m、ｍ＝ｋ×ｎ、ｋ≧２）のクロック信号を
1/（ｋ×ｎ＋１）分周して生成される周波数（ｆ）の送
信側制御クロック信号に基づいて並／直列変換すること
により、ｎチャネルの入力信号に対して、チャネル１〜
ｎをｋ回多重する毎に、ある特定チャネルの反転値であ
る冗長ビットを１ビット付加したmB1C符号系列を生成し
て受信側に送信し、受信側において、前記送信側から送
信されるmB1C符号系列を、周波数（F1）のクロック信号
を1/（ｋ×ｎ＋１）分周して生成される周波数（ｆ）の
受信側制御クロック信号に基づいて直／並列変換するこ
とにより、ｎチャネルの入力信号と前記冗長ビットとを
再生し、さらに、前記冗長ビットと特定チャネルとの規
則性をもとにチャネル選択を行うことを最も主要な特徴
とするものである。
理過程におけるＣビットを挿入する多重化符号変換方法
において、送信側において、周波数（Ｆ）のｎチャネル
の入力信号における特定チャネルの入力信号の反転値で
ある冗長ビットを生成し、ｎチャネルの入力信号と前記
冗長ビットとを、周波数（F1）（但し、F1＝Ｆ×ｎ×
（ｍ＋１）/m、ｍ＝ｋ×ｎ、ｋ≧２）のクロック信号を
1/（ｋ×ｎ＋１）分周して生成される周波数（ｆ）の送
信側制御クロック信号に基づいて並／直列変換すること
により、ｎチャネルの入力信号に対して、チャネル１〜
ｎをｋ回多重する毎に、ある特定チャネルの反転値であ
る冗長ビットを１ビット付加したmB1C符号系列を生成し
て受信側に送信し、受信側において、前記送信側から送
信されるmB1C符号系列を、周波数（F1）のクロック信号
を1/（ｋ×ｎ＋１）分周して生成される周波数（ｆ）の
受信側制御クロック信号に基づいて直／並列変換するこ
とにより、ｎチャネルの入力信号と前記冗長ビットとを
再生し、さらに、前記冗長ビットと特定チャネルとの規
則性をもとにチャネル選択を行うことを最も主要な特徴
とするものである。
前述の手段によれば、多重化における最終段の並／直
列変換部でＣビット挿入処理を行うことにより、多重化
の途中段階における速度上昇を抑え、入力インタフェー
スのフレームフォーマットを利用して多重処理を、比較
的小さな速度上昇で行えるので、柔軟性のある処理を容
易に行うことができる。
列変換部でＣビット挿入処理を行うことにより、多重化
の途中段階における速度上昇を抑え、入力インタフェー
スのフレームフォーマットを利用して多重処理を、比較
的小さな速度上昇で行えるので、柔軟性のある処理を容
易に行うことができる。
また、受信側の直／並列変換部では、挿入されている
Ｃビットをもとにチャネル選択制御を行い、従来のチャ
ネル選択制御とを比べて、多重構成を容易にしかつチャ
ネル選択制御時間を短くすることができる。
Ｃビットをもとにチャネル選択制御を行い、従来のチャ
ネル選択制御とを比べて、多重構成を容易にしかつチャ
ネル選択制御時間を短くすることができる。
以下、本発明の一実施例を図面に基づいて詳細に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その操り返しの説明
は省略する。
能を有するものは同一符号を付け、その操り返しの説明
は省略する。
〔実施例１〕 第1A図は、本発明の多重化符号変換方法を実施する一
実施例の8B1C符号発生機能付並／直列変換回路の概略構
成を説明するためのブロック回路図であり、第1B図は、
第1A図の8B1C符号発生機能付並／直列変換回路の動作を
説明するためのタイムチャートである。
実施例の8B1C符号発生機能付並／直列変換回路の概略構
成を説明するためのブロック回路図であり、第1B図は、
第1A図の8B1C符号発生機能付並／直列変換回路の動作を
説明するためのタイムチャートである。
第1A図において、11はANDゲート回路、12はORゲート
回路、13,14はフリップフロップ、15は1/9分周回路を有
する制御信号発生回路である。
回路、13,14はフリップフロップ、15は1/9分周回路を有
する制御信号発生回路である。
本実施例１の8B1C符号発生機能付並／直列変換回路
は、第１図及び第1B図に示すように、入力チャネルch1
〜ch4の信号１−1,1−2,1−３、２−1,2−2,2−３、３
−1,3−2,3−３、４−1,4−2,4−３及びチャネルch4の
信号４−1,4−2,4−３の反転信号COM（信号▲
▼，▲▼，▲▼）に対して、1/9分周回路
を有する制御信号発生回路15で生成した制御パルスＡ〜
ＥをANDゲート回路11及びORゲート回路12を用いて加え
ることにより、第1B図に示すタイムチャートのようにフ
リップフロップ14の出力端子Ｑに8B1C符号Ｑが出力され
る。クロックCLKは、式（１）で示す周波数からなって
いる。
は、第１図及び第1B図に示すように、入力チャネルch1
〜ch4の信号１−1,1−2,1−３、２−1,2−2,2−３、３
−1,3−2,3−３、４−1,4−2,4−３及びチャネルch4の
信号４−1,4−2,4−３の反転信号COM（信号▲
▼，▲▼，▲▼）に対して、1/9分周回路
を有する制御信号発生回路15で生成した制御パルスＡ〜
ＥをANDゲート回路11及びORゲート回路12を用いて加え
ることにより、第1B図に示すタイムチャートのようにフ
リップフロップ14の出力端子Ｑに8B1C符号Ｑが出力され
る。クロックCLKは、式（１）で示す周波数からなって
いる。
CLKの周波数＝（入力信号の周波数）×（多重数） ×（Ｃビットによる速度上昇率） ……（１） このCLKの周波数は、例えば位相ロック・ループ（PL
L:Phase Locked Loop）回路で作成される。この例で
は、（入力信号の周波数）×４×9/8となるので、入力
信号の4.5倍の周波数のクロックを供給すればよい。
L:Phase Locked Loop）回路で作成される。この例で
は、（入力信号の周波数）×４×9/8となるので、入力
信号の4.5倍の周波数のクロックを供給すればよい。
制御信号発生回路15では、ジョンソン・リングカウン
タなどの分周出力を組み合せることにより制御パルスＡ
〜Ｅを生成することができる。
タなどの分周出力を組み合せることにより制御パルスＡ
〜Ｅを生成することができる。
第1A図に示す回路と同様の回路で、8B1C以外の符号も
発生回路であるが、発生可能なmB1C符号のｍと多重チャ
ネル数ｎとの間には、式（２）の関係がある。
発生回路であるが、発生可能なmB1C符号のｍと多重チャ
ネル数ｎとの間には、式（２）の関係がある。
ｍ＝kn ……（２） 式（２）において、ｋ＝1,2,3・・・である。
入力チャネルch1〜chnとチャネルchnの信号の反転信
号に対して、1/（ｍ＋１）分周器を有する制御信号発生
回路で生成した制御パルスを加えることによって、mB1C
符号が得られる。
号に対して、1/（ｍ＋１）分周器を有する制御信号発生
回路で生成した制御パルスを加えることによって、mB1C
符号が得られる。
このように、mB1C系伝送路符号のＣビットを挿入する
手段を並／直列変換回路に組み込んで、多重化における
最終段の並／直列変換部でＣビット挿入処理を行うこと
により、多重化の途中段階における速度上昇を抑え、入
力インタフェースのフレームフォーマットを利用した多
重処理を、比較的小さな速度上昇で行えるので、柔軟性
のある処理を容易に行うことができる。
手段を並／直列変換回路に組み込んで、多重化における
最終段の並／直列変換部でＣビット挿入処理を行うこと
により、多重化の途中段階における速度上昇を抑え、入
力インタフェースのフレームフォーマットを利用した多
重処理を、比較的小さな速度上昇で行えるので、柔軟性
のある処理を容易に行うことができる。
〔実施例２〕 第2A図は、本発明の多重化符号変換方法を実施する一
実施例の8B1C符号用チャネル選択機能付直／並列変換回
路の概略構成を説明するためのブロック回路図であり、
第2B図は、第2A図の8B1C符号用チャネル選択機能付直／
並列変換回路の動作を説明するためのタイムチャートで
ある。
実施例の8B1C符号用チャネル選択機能付直／並列変換回
路の概略構成を説明するためのブロック回路図であり、
第2B図は、第2A図の8B1C符号用チャネル選択機能付直／
並列変換回路の動作を説明するためのタイムチャートで
ある。
第2A図及び第2B図において、21,22はフリップフロッ
プ、23は排他的論理和回路、24は1/9分周回路を有する
制御信号発生回路、25は1/4分周回路を有する制御信号
発生回路、26は周波数の周期をとるための位相ロック・
ループ（PLL）回路、27は信号反転用インバータであ
る。
プ、23は排他的論理和回路、24は1/9分周回路を有する
制御信号発生回路、25は1/4分周回路を有する制御信号
発生回路、26は周波数の周期をとるための位相ロック・
ループ（PLL）回路、27は信号反転用インバータであ
る。
本実施例の8B1C符号用チャネル選択機能付直／並列変
換回路は、第2A図及び第2B図に示すように、入力信号
（8B1C符号）は５つのフリップフロップ21に並列に入力
され、1/9分周回路を有する制御信号発生回路24で作ら
れた制御信号Ａ〜Ｅで駆動される。フリップフロップ21
の出力端子Ｑには出力信号Q1〜Q5が出力される。ここ
で、1/9分周回路を有する制御信号発生回路24は、実施
例１で示した制御信号発生回路15と同様のものである。
出力信号Q4とQ5は、排他的論理和回路23により排他的論
理和をとり、これをチャネル制御信号（Ｃビットチェッ
ク信号）CSとして利用する。多重化時のチャネル４とＣ
ビットが出力信号Q4とQ5に出力されているときにのみチ
ャネル制御信号CSの値が常に“1"となるため、これをも
とにチャネル制御を行うことが可能となる。
換回路は、第2A図及び第2B図に示すように、入力信号
（8B1C符号）は５つのフリップフロップ21に並列に入力
され、1/9分周回路を有する制御信号発生回路24で作ら
れた制御信号Ａ〜Ｅで駆動される。フリップフロップ21
の出力端子Ｑには出力信号Q1〜Q5が出力される。ここ
で、1/9分周回路を有する制御信号発生回路24は、実施
例１で示した制御信号発生回路15と同様のものである。
出力信号Q4とQ5は、排他的論理和回路23により排他的論
理和をとり、これをチャネル制御信号（Ｃビットチェッ
ク信号）CSとして利用する。多重化時のチャネル４とＣ
ビットが出力信号Q4とQ5に出力されているときにのみチ
ャネル制御信号CSの値が常に“1"となるため、これをも
とにチャネル制御を行うことが可能となる。
出力信号Q1〜Q4は、再びフリップフロップ22に入力さ
れ、もとの低次群クロックで読み出される。入力信号の
第１クロック（CLK1）は、Ｃビットによる速度上昇が含
まれているので、適当な位相ロック・ループ（PLL）回
路26によってそれを取り除いた第２クロック（CLK2）を
発生させる。
れ、もとの低次群クロックで読み出される。入力信号の
第１クロック（CLK1）は、Ｃビットによる速度上昇が含
まれているので、適当な位相ロック・ループ（PLL）回
路26によってそれを取り除いた第２クロック（CLK2）を
発生させる。
CLK2の周波数＝（CLK1の周波数） ×（速度上昇率の逆数） ……（３） この例の場合は、CLK2の周波数はCLK1の周波数の8/9
倍となる。このCLK2から1/4分周回路を有する制御信号
発生回路25で制御信号Ａ′〜Ｄ′を発生させ、後段のフ
リップフロップ22を駆動することにより、チャネルch1
〜チャネルch4の低次群信号が出力される。1/4分周回路
を有する制御信号発生回路25も1/9分周回路を有する制
御信号発生回路24と同様の回路で実現できる。
倍となる。このCLK2から1/4分周回路を有する制御信号
発生回路25で制御信号Ａ′〜Ｄ′を発生させ、後段のフ
リップフロップ22を駆動することにより、チャネルch1
〜チャネルch4の低次群信号が出力される。1/4分周回路
を有する制御信号発生回路25も1/9分周回路を有する制
御信号発生回路24と同様の回路で実現できる。
式（２）を満たす送信側のmB1C符号発生機能付並／直
列変換回路と対向する受信側のmB1C符号チャネル選択機
能付直／並列変換回路は、第2A図に示す回路と同様の回
路で実現することができる。
列変換回路と対向する受信側のmB1C符号チャネル選択機
能付直／並列変換回路は、第2A図に示す回路と同様の回
路で実現することができる。
このようにすることにより、受信側の直／並列変換部
では、挿入されているＣビットをもとにチャネル選択制
御を行い、従来のチャネル選択制御と比べて、多重構成
を容易にかつ選択制御時間を短くすることができる。
では、挿入されているＣビットをもとにチャネル選択制
御を行い、従来のチャネル選択制御と比べて、多重構成
を容易にかつ選択制御時間を短くすることができる。
〔実施例３〕 第3A図及び第3B図は、本発明の多重化符号変換方法を
実施する一実施例のＣビット挿入機能付並／直列変換回
路を多重化の最終段に用い、途中段階での同期フレーム
フォーマットの保持を可能とした多重化装置の概略構成
を説明するためのブロック回路図であり、第3A図は送信
側の回路、第3B図は受信側の回路である。
実施する一実施例のＣビット挿入機能付並／直列変換回
路を多重化の最終段に用い、途中段階での同期フレーム
フォーマットの保持を可能とした多重化装置の概略構成
を説明するためのブロック回路図であり、第3A図は送信
側の回路、第3B図は受信側の回路である。
第3A図及び第3B図において、31,32は同期多重処理
部、33はＣビット挿入機能付並／直列変換回路、34は送
信器、35は受信器、36はチャンネル選択機能付直／並変
換回路、37,38は同期分離処理部、f0は低次群入力信号
の周波数である。
部、33はＣビット挿入機能付並／直列変換回路、34は送
信器、35は受信器、36はチャンネル選択機能付直／並変
換回路、37,38は同期分離処理部、f0は低次群入力信号
の周波数である。
本実施例３のＣビット挿入機能付並／直列変換回路を
多重化の最終段に用い、途中段階での同期フレームフォ
ーマットの保持を可能とした多重化装置は、第3A図及び
第3B図に示すように、４×４×４の３段階構成による多
重・分離の例であり、送信側及び受信側の回路ともに、
多重化の各段階で同期フレームフォーマットが保持され
ており、各段階で入出力インタフェース（f0,4f0,16
f0）を設けることができる。
多重化の最終段に用い、途中段階での同期フレームフォ
ーマットの保持を可能とした多重化装置は、第3A図及び
第3B図に示すように、４×４×４の３段階構成による多
重・分離の例であり、送信側及び受信側の回路ともに、
多重化の各段階で同期フレームフォーマットが保持され
ており、各段階で入出力インタフェース（f0,4f0,16
f0）を設けることができる。
なお、この場合の速度上昇は、（ｍ＋１）/mでｍ＝８
のとき1.125、ｍ＝12のとき1.083であり、前述した従来
の例〔１〕−（iii）及び〔２〕−（iii）の方法を用い
る場合（ｍ＝４、速度上昇1.25）と比べて速度上昇が小
さい。
のとき1.125、ｍ＝12のとき1.083であり、前述した従来
の例〔１〕−（iii）及び〔２〕−（iii）の方法を用い
る場合（ｍ＝４、速度上昇1.25）と比べて速度上昇が小
さい。
また、中継器では、チャネル選択機能付直列／並列変
換回路を用いるだけで、第3A図及び第3B図に示す入出力
インタフェース16f0の同期インタフェースを取り出すこ
とができ、この信号に対して信号挿入及び抽出（Add−D
rop）を行うことも可能である。
換回路を用いるだけで、第3A図及び第3B図に示す入出力
インタフェース16f0の同期インタフェースを取り出すこ
とができ、この信号に対して信号挿入及び抽出（Add−D
rop）を行うことも可能である。
なお、Add−Dropは、流れている多重化信号中の任意
のチャネルの信号を取出したり、また挿入したりする機
能であり、フレームフォーマットが保持されているとき
のみ可能である。
のチャネルの信号を取出したり、また挿入したりする機
能であり、フレームフォーマットが保持されているとき
のみ可能である。
〔実施例４〕 第4A図及び第4B図は、本発明の多重化符号変換方法を
実施する一実施例のＣビット挿入機能付並／直列変換回
路を各段に用いた、多段型の多重化装置の概略構成例を
説明するためのブロック回路図であり、第4A図は送信側
の回路、第4B図は受信側の回路である。
実施する一実施例のＣビット挿入機能付並／直列変換回
路を各段に用いた、多段型の多重化装置の概略構成例を
説明するためのブロック回路図であり、第4A図は送信側
の回路、第4B図は受信側の回路である。
第4A図及び第4B図において、41,41′は低次群（f0イ
ンタフェース）用モジュル、42,42′は高次群（4f0イン
タフェース）用モジュル、43,43′は高次群（16f0イン
タフェース）用モジュル、44,45,46はＣビット挿入機能
付並／直列変換回路、47は送信器、48は受信器、49はＣ
ビット検出チェック回路、50,51,52はチャネル選択機能
付直列／並列変換回路、f0は低次群入力信号のビットレ
ートである。
ンタフェース）用モジュル、42,42′は高次群（4f0イン
タフェース）用モジュル、43,43′は高次群（16f0イン
タフェース）用モジュル、44,45,46はＣビット挿入機能
付並／直列変換回路、47は送信器、48は受信器、49はＣ
ビット検出チェック回路、50,51,52はチャネル選択機能
付直列／並列変換回路、f0は低次群入力信号のビットレ
ートである。
本実施例４のＣビット挿入機能付並／直列変換回路を
各段に用いた多段型の多重化装置、第4A図及び第4B図に
示すように、４×４×４の３段構成による64多重・分離
の例である。
各段に用いた多段型の多重化装置、第4A図及び第4B図に
示すように、４×４×４の３段構成による64多重・分離
の例である。
この例の場合、Ｃビットは送信側の各段階の並／直列
変換回路44,45,46で挿入されるため、速度上昇がやや大
きくなるという欠点を有するが、受信側のチャネル選択
機能付直／並列変換回路50,51,52では、各段階でＣビッ
トを用いてチャネル選択制御を行うため従来の方法に比
べてチャネル選択制御時間を著しく減少させることがて
きる。
変換回路44,45,46で挿入されるため、速度上昇がやや大
きくなるという欠点を有するが、受信側のチャネル選択
機能付直／並列変換回路50,51,52では、各段階でＣビッ
トを用いてチャネル選択制御を行うため従来の方法に比
べてチャネル選択制御時間を著しく減少させることがて
きる。
この場合の速度上昇は、（ｍ＋１）3/m3で、ｍ＝８の
とき1.424、ｍ＝12のとき1.271であるが、前述の従来の
例〔１〕−（iii）及び〔２〕−（iii）の方法を用いる
場合（ｍ＝４、速度上昇1.953）と比べると速度上昇が
極めて小さい。
とき1.424、ｍ＝12のとき1.271であるが、前述の従来の
例〔１〕−（iii）及び〔２〕−（iii）の方法を用いる
場合（ｍ＝４、速度上昇1.953）と比べると速度上昇が
極めて小さい。
次に、前述の本発明の実施例１〜実施例４のそれぞれ
の多重化符号変換方法と、従来の並／直列変換回路，直
／並列変換回路を用いた多重化符号変換方式との速度上
昇率の比較を第５図に示す。
の多重化符号変換方法と、従来の並／直列変換回路，直
／並列変換回路を用いた多重化符号変換方式との速度上
昇率の比較を第５図に示す。
第５図において、（イ）は本発明の実施例１及び実施
例２の多重化符号変換方法の場合の速度上昇率曲線であ
り、（ロ）は本発明の実施例３及び実施例４の多重化符
号変換方法の場合の速度上昇率曲線である。また、
（ハ）は従来の第8A図及び第8B図に示す多重化符号変換
方式の場合の速度上昇率曲線であり、（ニ）は従来の第
8A図及び第8Bに示す多重化符号変換方式をｎ＝４×４×
４の３段階多重に用いた場合の速度上昇率曲線である。
例２の多重化符号変換方法の場合の速度上昇率曲線であ
り、（ロ）は本発明の実施例３及び実施例４の多重化符
号変換方法の場合の速度上昇率曲線である。また、
（ハ）は従来の第8A図及び第8B図に示す多重化符号変換
方式の場合の速度上昇率曲線であり、（ニ）は従来の第
8A図及び第8Bに示す多重化符号変換方式をｎ＝４×４×
４の３段階多重に用いた場合の速度上昇率曲線である。
以上の説明からわかるように、前述の本発明の実施例
によれば、比較的簡単な構成で、速度上昇率の小さい、
Ｃビット付加機能付並／直列変換回路及びＣビットを利
用したチャネル選択機能付直／並列変換回路を得ること
ができる。
によれば、比較的簡単な構成で、速度上昇率の小さい、
Ｃビット付加機能付並／直列変換回路及びＣビットを利
用したチャネル選択機能付直／並列変換回路を得ること
ができる。
これらを用いて、Ｃビット挿入による速度上昇を、多
重化の最終段階、つまり、伝送路に送出する直前の段階
で行うようにすると、多重化の途中段重では入力のフレ
ームフォーマットを保持したままの処理が可能となる。
これにより、現在、規格化が進められている高次群同期
フレームフォーマットによる入力を、フレームフォーマ
ットを保ったまま多重化し、さらに、各次群の入力を収
容可能な多重化端局装置を実現することが可能となる。
重化の最終段階、つまり、伝送路に送出する直前の段階
で行うようにすると、多重化の途中段重では入力のフレ
ームフォーマットを保持したままの処理が可能となる。
これにより、現在、規格化が進められている高次群同期
フレームフォーマットによる入力を、フレームフォーマ
ットを保ったまま多重化し、さらに、各次群の入力を収
容可能な多重化端局装置を実現することが可能となる。
また、高次群フレームフォーマットとの適合をとるこ
とは、信号のとり出し，挿入が可能な端局中継装置（Ad
d−Drop−MUX）等の多重化符号変換方法の実現性などの
多くのメリットが期待できる。
とは、信号のとり出し，挿入が可能な端局中継装置（Ad
d−Drop−MUX）等の多重化符号変換方法の実現性などの
多くのメリットが期待できる。
一方、前記本発明の実施例によるＣビット付加機能付
並／直変換回路，チャネル選択機能付直／並列変換回路
を多重化の各段階で用いることにより、従来の方法に比
べて、チャネル選択制御時間が著しく短い構成方法を実
現することも可能である。（ただし、この場合は、途中
段階でのフレームフォーマットの保持はできない。） さらに、Ｃビット挿入機能付並／直列変換回路，チャ
ネル選択機能付直／並列変換回路をそれぞれ１チップ化
することにより、信頼性及び経済性の向上も期待でき
る。
並／直変換回路，チャネル選択機能付直／並列変換回路
を多重化の各段階で用いることにより、従来の方法に比
べて、チャネル選択制御時間が著しく短い構成方法を実
現することも可能である。（ただし、この場合は、途中
段階でのフレームフォーマットの保持はできない。） さらに、Ｃビット挿入機能付並／直列変換回路，チャ
ネル選択機能付直／並列変換回路をそれぞれ１チップ化
することにより、信頼性及び経済性の向上も期待でき
る。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明によれば、多重化にお
ける最終段の並／直列変換部でＣビット挿入処理を行う
ことにより、多重化の途中段階における速度上昇を抑
え、入力インタフェースのフレームフォーマットを利用
した多重処理を、比較的小さな速度上昇で行えるので、
柔軟性のある処理を容易に行うことができる。
ける最終段の並／直列変換部でＣビット挿入処理を行う
ことにより、多重化の途中段階における速度上昇を抑
え、入力インタフェースのフレームフォーマットを利用
した多重処理を、比較的小さな速度上昇で行えるので、
柔軟性のある処理を容易に行うことができる。
また、受信側の直／並列変換部では、挿入されている
Ｃビットを利用してチャネル選択制御を行うので、従来
のチャネル選択制御と比べて、多重構成を容易にしかつ
選択制御時間を短くすることができる。
Ｃビットを利用してチャネル選択制御を行うので、従来
のチャネル選択制御と比べて、多重構成を容易にしかつ
選択制御時間を短くすることができる。
第1A図は、本発明の多重化符号変換方法を実施する一実
施例の8B1C符号発生機能付並／直列変換回路の概略構成
を説明するためのブロック回路図、 第1B図は、第1A図の8B1C符号発生機能付並／直列変換回
路の動作を説明するためのタイムチャート、 第2A図は、本発明の多重化符号変換方法を実施する一実
施例の8B1C符号用チャネル選択機能付直／並列変換回路
の概略構成を説明するためのブロック回路図、 第2B図は、第1A図の8B1C符号用チャネル選択機能付直／
並列変換回路の動作を説明するためのタイムチャート、 第3A図及び第3B図は、本発明の多重化符号変換方法を実
施する一実施例のＣビット挿入機能付並／直列変換回路
を多重化の最終段に用い、途中段階での同期フレームフ
ォーマットの保持を可能とした多重化装置の概略構成を
説明するためのブロック回路図、 第4A図及び第4B図は、本発明の多重化符号変換方法を実
施する一実施例のＣビット挿入機能付並／直列変換回路
を各段に用いた、多段型の多重化装置の概略構成例を説
明するためのブロック回路図、 第５図は、本発明の実施例１〜実施例４のそれぞれの多
重化符号変換方法と、従来の並／直列変換回路，直／並
列変換回路を用いた多重化符号変換方式との速度上昇率
を比較するための実験結果を示すグラフ、 第6A図，第6B図，第7A図，第7B図，第8A図，第8B図及び
第９図は、従来の多重化符号変換方式の問題点を説明す
るための図である。 図中、11……ANDゲート回路、12……ORゲート回路、13,
14……フリップフロップ、15……1/9分周回路を有する
制御信号発生回路、21,22……フリップチップ、23……
排他的論理和回路、24……1/9分周回路を有する制御信
号発生回路、25……1/4分周回路を有する制御信号発生
回路、26……周波数の周期をとるための位相ロック・ル
ープ（PLL）回路、27……信号反転用インバータ、31,32
……同期多重処理部、33……Ｃビット挿入機能付並／直
列変換回路、34……送信器、35……受信器、36……チャ
ンネル選択機能付直／並変換回路、37,38……同期分離
処理部、41,41′……低次群（f0インタフェース）用モ
ジュル、42,42′……高次群（4f0インタフェース）用モ
ジュル、43,43′……高次群（16f0インタフェース）用
モジュル、44,45,46……Ｃビット挿入機能付並／直列変
換回路、47……送信器、48……受信器、49……Ｃビット
検出チェック回路、50,51,52……チャネル選択機能付直
列／並列変換回路である。
施例の8B1C符号発生機能付並／直列変換回路の概略構成
を説明するためのブロック回路図、 第1B図は、第1A図の8B1C符号発生機能付並／直列変換回
路の動作を説明するためのタイムチャート、 第2A図は、本発明の多重化符号変換方法を実施する一実
施例の8B1C符号用チャネル選択機能付直／並列変換回路
の概略構成を説明するためのブロック回路図、 第2B図は、第1A図の8B1C符号用チャネル選択機能付直／
並列変換回路の動作を説明するためのタイムチャート、 第3A図及び第3B図は、本発明の多重化符号変換方法を実
施する一実施例のＣビット挿入機能付並／直列変換回路
を多重化の最終段に用い、途中段階での同期フレームフ
ォーマットの保持を可能とした多重化装置の概略構成を
説明するためのブロック回路図、 第4A図及び第4B図は、本発明の多重化符号変換方法を実
施する一実施例のＣビット挿入機能付並／直列変換回路
を各段に用いた、多段型の多重化装置の概略構成例を説
明するためのブロック回路図、 第５図は、本発明の実施例１〜実施例４のそれぞれの多
重化符号変換方法と、従来の並／直列変換回路，直／並
列変換回路を用いた多重化符号変換方式との速度上昇率
を比較するための実験結果を示すグラフ、 第6A図，第6B図，第7A図，第7B図，第8A図，第8B図及び
第９図は、従来の多重化符号変換方式の問題点を説明す
るための図である。 図中、11……ANDゲート回路、12……ORゲート回路、13,
14……フリップフロップ、15……1/9分周回路を有する
制御信号発生回路、21,22……フリップチップ、23……
排他的論理和回路、24……1/9分周回路を有する制御信
号発生回路、25……1/4分周回路を有する制御信号発生
回路、26……周波数の周期をとるための位相ロック・ル
ープ（PLL）回路、27……信号反転用インバータ、31,32
……同期多重処理部、33……Ｃビット挿入機能付並／直
列変換回路、34……送信器、35……受信器、36……チャ
ンネル選択機能付直／並変換回路、37,38……同期分離
処理部、41,41′……低次群（f0インタフェース）用モ
ジュル、42,42′……高次群（4f0インタフェース）用モ
ジュル、43,43′……高次群（16f0インタフェース）用
モジュル、44,45,46……Ｃビット挿入機能付並／直列変
換回路、47……送信器、48……受信器、49……Ｃビット
検出チェック回路、50,51,52……チャネル選択機能付直
列／並列変換回路である。
Claims (1)
- 【請求項１】多重化端局中継装置の多重化処理過程にお
ける同符号連続抑圧用冗長ビットを挿入する多重化符号
変換方法において、 送信側において、周波数（Ｆ）のｎチャネルの入力信号
における特定チャネルの入力信号の反転値である冗長ビ
ットを生成し、ｎチャネルの入力信号と前記冗長ビット
とを、周波数（F1）のクロック信号を1/（ｋ×ｎ＋１）
分周して生成される周波数（ｆ）の送信側制御クロック
信号に基づいて並／直列変換することにより、ｎチャネ
ルの入力信号に対して、チャネル１〜ｎをｋ回多重する
毎に、ある特定チャネルの反転値である冗長ビットを１
ビット付加したmB1C符号系列を生成して受信側に送信
し、 受信側において、前記送信側から送信されるmB1C符号系
列を、周波数（F1）のクロック信号を1/（ｋ×ｎ＋１）
分周して生成される周波数（ｆ）の受信側制御クロック
信号に基づいて直／並列変換することにより、ｎチャネ
ルの入力信号と前記冗長ビットとを再生し、さらに、前
記冗長ビットと特定チャネルとの規則性をもとにチャネ
ル選択を行うことを特徴とする多重化符号変換方法。 但し、F1＝Ｆ×ｎ×（ｍ＋１）/m ｆ＝F/k（ｋ≧２） ｍ＝ｋ×ｎ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038264A JP2693466B2 (ja) | 1988-02-20 | 1988-02-20 | 多重化符号変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038264A JP2693466B2 (ja) | 1988-02-20 | 1988-02-20 | 多重化符号変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212935A JPH01212935A (ja) | 1989-08-25 |
| JP2693466B2 true JP2693466B2 (ja) | 1997-12-24 |
Family
ID=12520465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038264A Expired - Fee Related JP2693466B2 (ja) | 1988-02-20 | 1988-02-20 | 多重化符号変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693466B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH09168024A (ja) * | 1995-12-14 | 1997-06-24 | Chino Corp | データ信号受信装置 |
| JPH09275380A (ja) * | 1996-04-05 | 1997-10-21 | Nec Corp | ディジタル映像信号の時分割多重方法及び装置 |
| JP6779034B2 (ja) * | 2016-05-13 | 2020-11-04 | ローム株式会社 | 信号処理装置、及び車両 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585540B2 (ja) * | 1975-02-28 | 1983-01-31 | 日本電気株式会社 | タジユウカカイロ |
| JPS58151143A (ja) * | 1982-03-03 | 1983-09-08 | Fujitsu Ltd | 多重信号分離回路 |
| JPS62151045A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多重変換装置の同期信号伝送方式 |
-
1988
- 1988-02-20 JP JP63038264A patent/JP2693466B2/ja not_active Expired - Fee Related
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|---|---|
| JPH01212935A (ja) | 1989-08-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |