JP2688731B2 - 印字出力制御装置 - Google Patents
印字出力制御装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、印字出力対象となる
文字パターン及び罫線パターン等の各種パターンを印字
出力する印字出力制御装置に関する。 【０００２】 【従来の技術】従来、文字パターンの印字方式として
は、ＣＰＵの制御によりキャラクタジェネレータ（Ｃ
Ｇ）から例えば２４ビット＊２４ビットの文字パターン
を印字レジスタに転送して記憶させ、印字装置でこの印
字レジスタからデータを読み出して印字する方式が一般
的に使用されている。 【０００３】 【発明が解決しようとする課題】しかして、上記文字パ
ターンの印字方式において罫線を印字する場合、キャラ
クタデータを用いて罫線印字を行なうと、文字間及び行
間における罫線がとぎれるという問題がある。また、文
字間及び行間における罫線がとぎれないようにスペース
部分も含めた罫線データをＣＧに記憶するようにする
と、ＣＧの容量が大きくなるという問題があった。 【０００４】また、上記文字間と行間とは、通常任意に
設定できるものであり、その文字間や行間が狭い場合や
広い場合があり、全ての文字間隔及び全ての行間隔の夫
々に対応する罫線の補間パターンを予め用意することは
非現実的である。 【０００５】本発明の課題は、前記横補間パターンを前
記罫線パターンと共に一括して読み出して高速に印字す
ることができ、また、前記縦補間パターンを前記印字パ
ターン記憶手段内に複数記憶させることにより、これら
複数の縦補間パターンを一括して読み出して高速に印字
することができるようにすることである。 【０００６】 【課題を解決するための手段】この発明の手段は次の通
りである。印字パターン記憶手段に記憶された各種パタ
ーンを印字出力するよう制御する印字出力制御装置であ
って、出力対象となる文字パターン、及び罫線パターン
を上記印字パターン記憶手段内に展開する出力対象パタ
ーン展開手段と、上記罫線パターンを上記印字パターン
記憶手段に展開する際、その罫線パターンが横罫線パタ
ーンを含む場合には、その出力対象となる罫線パターン
に、その罫線パターンに対応する横補間パターンをも加
味して上記印字パターン記憶手段内に展開する横補間パ
ターン展開手段と、上記印字パターン記憶手段に展開さ
れる上記罫線パターンが下方向へつながる縦罫線パター
ンを含む場合には、その罫線パターンに対応する縦補間
パターンの位置を記憶する縦補間位置記憶手段と、上記
印字パターン記憶手段に必要な印字パターンが全て展開
されて印字出力された後に、その印字出力された印字パ
ターンの直下に出力されるべき印字パターンを上記印字
パターン記憶手段に対して新たに展開して記憶させる際
は、上記縦補間位置記憶手段に記憶された位置で特定さ
れる出力位置に上記縦補間パターンを展開する縦補間パ
ターン展開手段と、を具備したことを特徴とする。 【０００７】 【作用】この発明の手段の作用は次の通りである。出力
対象となる文字パターン、及び罫線パターンが印字パタ
ーン記憶手段内に展開されるわかであるが、上記罫線パ
ターンを上記印字パターン記憶手段に展開する際、その
罫線パターンが横罫線パターンを含む場合には、その出
力対象となる罫線パターンに、その罫線パターンに対応
する横補間パターンをも加味されて上記印字パターン記
憶手段内に展開される。また、上記印字パターン記憶手
段に展開される上記罫線パターンが下方向へつながる縦
罫線パターンを含む場合には、その罫線パターンに対応
する縦補間パターンの位置が縦補間位置記憶手段に記憶
される。そして上記記印字パターン記憶手段に必要な印
字パターンが全て展開されて印字出力された後に、その
印字出力された印字パターンの直下に出力されるべき印
字パターンを上記印字パターン記憶手段に対して新たに
展開して記憶させる際は、上記縦補間位置記憶手段に記
憶された位置で特定される出力位置に上記縦補間パター
ンが展開される。 【０００８】従って、文字間隔及び行間隔がどのような
幅を持っている場合にも確実に罫線の横補間及び縦補間
が行なえるようになり、また罫線や各補間パターンは一
旦出力メモリ上に複数展開された上で、順次出力が行な
われるため、複数パターンの高速出力が可能となる。 【０００９】 【実施例】以下、図面を参照して一実施例を説明する。
図１において１１は入力ラインで、ＣＰＵ内のＣＧから
読出される印字用パターンデータが入力される。上記Ｃ
Ｇには各種文字パターンが記憶されていると共に各種経
験用パターンデータが記憶されている。また、ＣＧには
補間データ記憶エリアが各罫線用パターンデータに対応
して２ビットづつ設けられており、下補間、右補間の有
無に応じて“１”あるいは“０”が書込まれている。図
２（ａ）は下補間を必要とする罫線用パターンデータ
例、図２（ｂ）は右補間を必要とする罫線用パターンデ
ータ例である。 【００１０】しかして、上記ＣＰＵから送られてくる印
字用パターンデータは、入力ライン１１を介して横補間
ビット検出回路１２，縦補間ビット検出回路１３，横補
間データ作成回路１４へ入力されると共に、結合回路１
５を介して印字レジスタ１６へ入力される。 【００１１】そして、上記横補間ビット検出回路１２の
出力は、横補間データ作成回路１４へ入力される。この
横補間データ作成回路１４は、１キャラクタの右端ビッ
トを記憶するためのレジスタ１４Ｒを備えており、横補
間ビット検出回路１２から検出信号が与えられた際に、
ＣＰＵからの罫線パターンデータ（１キャラクタ）中の
右端ビットを取込み、レジスタ１４Ｒに一時記憶する。
例えば１キャラクタが２４ドット×２４ドットの構成で
あれば、右端の２４ドットを上記レジスタ１４Ｒに記憶
する。 【００１２】上記横補間データ作成回路１４は、２つの
出力ラインａ，ｂを備えており、出力ラインａからは補
間データを出力して結合回路１５へ入力し、出力ライン
ｂからは切換信号を出力し、結合回路１５に与える。 【００１３】また、上記横補間ビット検出回路１２の出
力は、アドレス／タイミング制御回路１７へ送られる。
このアドレス／タイミング制御回路１７は、印字レジス
タ１６に対するアドレス指定及びデータの書込み、読出
しのタイミング制御を行なうと共に、１キャラクタの書
込みを行なう毎にＣＰＵへ書込み終了信号を出力し、１
行分の読出しを終了すると読出し終了信号をＣＰＵ及び
改行制御回路１９へ出力する。一方、上記縦補間ビット
検出回路１３の出力は、縦補間データ作成回路１８、改
行制御回路１９へ送られる。 【００１４】また、上記縦補間データ作成回路１８、改
行制御回路１９にはＣＰＵから改行ピッチデータが入力
される。この改行制御回路１９は、ＣＰＵから改行ピッ
チデータが送られてくると、改行量を算出して縦補間デ
ータ作成回路１８に与える。また、上記改行制御回路１
９はアドレス／タイミング制御回路１７から読出し終了
信号が与えられた時に、ドットプリンタ（図示せず）へ
改行指令を出力する。ドットプリンタは上記改行指令が
与えられると、１行分のデータに対する印字処理を終了
した後、改行動作を行なう。 【００１５】上記縦補間データ作成回路１８は、１行分
の印字データの下端ビットを記憶するレジスタ１８Ｒを
備えており、縦補間ビット検出回路１３から検出信号が
与えられると、上記レジスタ１８Ｒの対応ビットに
“１”を記憶し、ＣＰＵからの改行ピッチデータと改行
制御回路１９からの改行量に応じて補間量を決定する。
そして、縦補間データ作成回路１８で作成された縦補間
データは出力ラインｃより出力され、結合回路１５を介
して印字レジスタ１６へ送られる。また、縦補間データ
作成回路１８の出力ラインｄからは、“１”信号が出力
され、結合回路１５に切換信号として入力されると共
に、アドレス／タイミング制御回路１７に縦補間のタイ
ミング信号として入力される。 【００１６】次に、上記実施例の動作について説明す
る。ＣＰＵから送られてくるパターンデータは、入力ラ
イン１１を介して結合回路１５へ入力される。この結合
回路１５は、横補間データ作成回路１４あるいは縦補間
データ作成回路１８から切換信号が与えられていない状
態では入力ライン１１を選択し、ＣＰＵからのパターン
データを印字レジスタ１６へ出力する。この結合回路１
５で選択されたデータは、アドレス／タイミング制御回
路１７のアドレス制御に従って印字レジスタ１６に書込
まれる。そして、１行分のデータが印字レジスタ１６に
書込まれると、そのデータが印字レジスタから読出さ
れ、プリンタへ送られて印字される。 【００１７】そして、今例えば図３に示すように＃２Ｌ
ＩＮＥ，＃３ＬＩＮＥの文書データに対してそれぞれ枠
取りを行なうものとすれば、ＣＰＵからは＃１ＬＩＮ
Ｅ，＃２ＬＩＮＥとの間において罫線データが送られて
くる。最初に枠を構成する左上隅の罫線データＤ１がＣ
ＰＵから送られてきて印字レジスタ１６に書込まれる
が、この罫線データＤ１は横補間及び縦補間を必要とす
るものであり、左端ビット部分に横及び縦の補間ビット
が付加されている。 【００１８】従って罫線データＤ１がＣＰＵから送られ
てくると、横補間ビット検出回路１２及び縦補間ビット
検出回路１３がそれぞれ補間ビットを検出し、その検出
信号を横補間データ作成回路１４及び縦補間データ作成
回路１８へ出力する。上記横補間データ作成回路１４
は、横補間ビット検出回路１２から検出信号が入力され
ると、その時ＣＰＵから入力ライン１１に送られてきて
いる罫線データの右端ビットをレジスタ１４Ｒに取込む
と共に出力ラインｂから切換信号を結合回路１５へ出力
する。 【００１９】この結合回路１５は、上記切換信号が与え
られると横補間データ作成回路１４の出力ラインａを選
択するように切換わる。上記横補間データ作成回路１４
は、レジスタ１４Ｒに書込んだ右端ビットを結合回路１
５を介して印字レジスタ１６に書込み、次のキャラクタ
データまでの間を補間する。アドレス／タイミング制御
回路１７は、印字レジスタ１６に対する文字間の補間デ
ータの書込み制御を終了すると、終了信号をＣＰＵへ出
力する。 【００２０】また、横補間データ作成回路１４は、補間
データを印字レジスタ１６に書込むと、その後出力ライ
ンｂに出力している切換信号を“０”に戻す。これによ
り結合回路１５は再び入力ライン１１を選択するように
切換わる。 【００２１】一方、縦補間データ作成回路１８は、縦補
間ビット検出信号が入力されると、レジスタ１８Ｒに対
し、対応するビット位置に“１”を書込む。しかして、
ＣＰＵはアドレス／タイミング制御回路１７からデータ
の書込み終了信号が送られてくると、ＣＧから次のパタ
ーンデータを読出して出力する。 【００２２】以下、同様にして１キャラクタ毎に横補間
処理が行なわれ、印字レジスタ１６にパターンデータ及
び横補間データの書込みが行なわれる。そして、１行分
のデータ、つまり、この場合には罫線データが印字レジ
スタ１６に書込まれると、その記憶データはアドレス／
タイミング制御回路１７の制御によって読出され、プリ
ンタへ送られて罫線印字が行なわれる。 【００２３】一方、縦補間データ作成回路１８は、縦補
間ビット検出回路１３の検出信号に従ってレジスタ１８
Ｒに１行分の補間データを書込む。しかして、上記アド
レス／タイミング制御回路１７は、印字レジスタ１６の
記憶内容をプリンタへ読出すと、ＣＰＵ及び改行制御回
路１９へ読出し終了信号を出力する。 【００２４】これにより、改行制御回路１９がプリンタ
へ改行指令を出力し、また、ＣＰＵは次の文書データ印
字行までの改行ピッチデータを縦補間データ作成回路１
８及び改行制御回路１９に出力する。改行制御回路１９
はＣＰＵから改行ピッチデータが送られてくると、改行
量を算出して縦補間データ作成回路１８へ出力する。こ
の縦補間データ作成回路１８はＣＰＵからの改行ピッチ
データ及び改行制御回路１９からの改行量に従って補間
量を決定し、出力ラインｃより１行分の補間データを出
力すると共に出力ラインｄより切換信号を出力し、結合
回路１５へ与える。上記補間量は改行ピッチの１／２を
基に行なわれる。 【００２５】結合回路１５は、上記切換信号により縦補
間データ作成回路１８からの補間データを選択し、印字
レジスタ１６に書込む。そして、この印字レジスタ１６
に書込まれた１行分の縦補間データは、アドレス／タイ
ミング制御回路１７の制御により読出され、プリンタへ
送られる。この結果、プリンタにおいて、図３に示すよ
うに枠上部の横罫線と文書データの＃２ＬＩＮＥとの間
の縦罫線補間印字が行なわれる。 【００２６】しかして、アドレス／タイミング制御回路
１７は、上記印字レジスタ１６の読出しを終了すると、
縦補間データ読出し終了信号をＣＰＵへ出力する。これ
によりＣＰＵは＃２ＬＩＮＥに対するパターンデータを
送出する。また、改行制御回路１９はアドレス／タイミ
ング制御回路１７からの読出し終了信号によってプリン
タへ改行指令を出力する。以下同様の処理により図３に
示すように横方向の文字間補間及び縦方向の行間補間が
行なわれる。 【００２７】なお、上記実施例では右方向の補間と下方
向の補間のみによって全補間を行なうようにしたが、左
方向及び上方向の補間を行なってもよい。 【００２８】 【発明の効果】本発明によれば、出力対象となる文字パ
ターンや罫線パターンを印字する為に、一旦印字パター
ン記憶手段に展開する際は、特に罫線パターンについて
はその罫線パターンに横補間パターンが自動的に加味さ
れて展開されるので、印字出力時は展開された内容をそ
のまま読み出して出力するだけで横罫線の補間が加味さ
れた印字を高速に行うことができる。また、上記展開さ
れる罫線パターンに縦罫線パターンの要素が含まれてい
る場合には、その縦罫線の位置が記憶されるので、上記
展開パターンを印字後にその下につながる新たなパター
ンを上記印字パターン記憶手段に展開して出力する際
は、上記記憶された縦罫線の位置に縦補間パターンが自
動的に加味されて展開されるので、印字出力時は展開さ
れた内容をそのまま読み出して出力するだけで縦罫線の
補間印字を高速に行うことができる。
文字パターン及び罫線パターン等の各種パターンを印字
出力する印字出力制御装置に関する。 【０００２】 【従来の技術】従来、文字パターンの印字方式として
は、ＣＰＵの制御によりキャラクタジェネレータ（Ｃ
Ｇ）から例えば２４ビット＊２４ビットの文字パターン
を印字レジスタに転送して記憶させ、印字装置でこの印
字レジスタからデータを読み出して印字する方式が一般
的に使用されている。 【０００３】 【発明が解決しようとする課題】しかして、上記文字パ
ターンの印字方式において罫線を印字する場合、キャラ
クタデータを用いて罫線印字を行なうと、文字間及び行
間における罫線がとぎれるという問題がある。また、文
字間及び行間における罫線がとぎれないようにスペース
部分も含めた罫線データをＣＧに記憶するようにする
と、ＣＧの容量が大きくなるという問題があった。 【０００４】また、上記文字間と行間とは、通常任意に
設定できるものであり、その文字間や行間が狭い場合や
広い場合があり、全ての文字間隔及び全ての行間隔の夫
々に対応する罫線の補間パターンを予め用意することは
非現実的である。 【０００５】本発明の課題は、前記横補間パターンを前
記罫線パターンと共に一括して読み出して高速に印字す
ることができ、また、前記縦補間パターンを前記印字パ
ターン記憶手段内に複数記憶させることにより、これら
複数の縦補間パターンを一括して読み出して高速に印字
することができるようにすることである。 【０００６】 【課題を解決するための手段】この発明の手段は次の通
りである。印字パターン記憶手段に記憶された各種パタ
ーンを印字出力するよう制御する印字出力制御装置であ
って、出力対象となる文字パターン、及び罫線パターン
を上記印字パターン記憶手段内に展開する出力対象パタ
ーン展開手段と、上記罫線パターンを上記印字パターン
記憶手段に展開する際、その罫線パターンが横罫線パタ
ーンを含む場合には、その出力対象となる罫線パターン
に、その罫線パターンに対応する横補間パターンをも加
味して上記印字パターン記憶手段内に展開する横補間パ
ターン展開手段と、上記印字パターン記憶手段に展開さ
れる上記罫線パターンが下方向へつながる縦罫線パター
ンを含む場合には、その罫線パターンに対応する縦補間
パターンの位置を記憶する縦補間位置記憶手段と、上記
印字パターン記憶手段に必要な印字パターンが全て展開
されて印字出力された後に、その印字出力された印字パ
ターンの直下に出力されるべき印字パターンを上記印字
パターン記憶手段に対して新たに展開して記憶させる際
は、上記縦補間位置記憶手段に記憶された位置で特定さ
れる出力位置に上記縦補間パターンを展開する縦補間パ
ターン展開手段と、を具備したことを特徴とする。 【０００７】 【作用】この発明の手段の作用は次の通りである。出力
対象となる文字パターン、及び罫線パターンが印字パタ
ーン記憶手段内に展開されるわかであるが、上記罫線パ
ターンを上記印字パターン記憶手段に展開する際、その
罫線パターンが横罫線パターンを含む場合には、その出
力対象となる罫線パターンに、その罫線パターンに対応
する横補間パターンをも加味されて上記印字パターン記
憶手段内に展開される。また、上記印字パターン記憶手
段に展開される上記罫線パターンが下方向へつながる縦
罫線パターンを含む場合には、その罫線パターンに対応
する縦補間パターンの位置が縦補間位置記憶手段に記憶
される。そして上記記印字パターン記憶手段に必要な印
字パターンが全て展開されて印字出力された後に、その
印字出力された印字パターンの直下に出力されるべき印
字パターンを上記印字パターン記憶手段に対して新たに
展開して記憶させる際は、上記縦補間位置記憶手段に記
憶された位置で特定される出力位置に上記縦補間パター
ンが展開される。 【０００８】従って、文字間隔及び行間隔がどのような
幅を持っている場合にも確実に罫線の横補間及び縦補間
が行なえるようになり、また罫線や各補間パターンは一
旦出力メモリ上に複数展開された上で、順次出力が行な
われるため、複数パターンの高速出力が可能となる。 【０００９】 【実施例】以下、図面を参照して一実施例を説明する。
図１において１１は入力ラインで、ＣＰＵ内のＣＧから
読出される印字用パターンデータが入力される。上記Ｃ
Ｇには各種文字パターンが記憶されていると共に各種経
験用パターンデータが記憶されている。また、ＣＧには
補間データ記憶エリアが各罫線用パターンデータに対応
して２ビットづつ設けられており、下補間、右補間の有
無に応じて“１”あるいは“０”が書込まれている。図
２（ａ）は下補間を必要とする罫線用パターンデータ
例、図２（ｂ）は右補間を必要とする罫線用パターンデ
ータ例である。 【００１０】しかして、上記ＣＰＵから送られてくる印
字用パターンデータは、入力ライン１１を介して横補間
ビット検出回路１２，縦補間ビット検出回路１３，横補
間データ作成回路１４へ入力されると共に、結合回路１
５を介して印字レジスタ１６へ入力される。 【００１１】そして、上記横補間ビット検出回路１２の
出力は、横補間データ作成回路１４へ入力される。この
横補間データ作成回路１４は、１キャラクタの右端ビッ
トを記憶するためのレジスタ１４Ｒを備えており、横補
間ビット検出回路１２から検出信号が与えられた際に、
ＣＰＵからの罫線パターンデータ（１キャラクタ）中の
右端ビットを取込み、レジスタ１４Ｒに一時記憶する。
例えば１キャラクタが２４ドット×２４ドットの構成で
あれば、右端の２４ドットを上記レジスタ１４Ｒに記憶
する。 【００１２】上記横補間データ作成回路１４は、２つの
出力ラインａ，ｂを備えており、出力ラインａからは補
間データを出力して結合回路１５へ入力し、出力ライン
ｂからは切換信号を出力し、結合回路１５に与える。 【００１３】また、上記横補間ビット検出回路１２の出
力は、アドレス／タイミング制御回路１７へ送られる。
このアドレス／タイミング制御回路１７は、印字レジス
タ１６に対するアドレス指定及びデータの書込み、読出
しのタイミング制御を行なうと共に、１キャラクタの書
込みを行なう毎にＣＰＵへ書込み終了信号を出力し、１
行分の読出しを終了すると読出し終了信号をＣＰＵ及び
改行制御回路１９へ出力する。一方、上記縦補間ビット
検出回路１３の出力は、縦補間データ作成回路１８、改
行制御回路１９へ送られる。 【００１４】また、上記縦補間データ作成回路１８、改
行制御回路１９にはＣＰＵから改行ピッチデータが入力
される。この改行制御回路１９は、ＣＰＵから改行ピッ
チデータが送られてくると、改行量を算出して縦補間デ
ータ作成回路１８に与える。また、上記改行制御回路１
９はアドレス／タイミング制御回路１７から読出し終了
信号が与えられた時に、ドットプリンタ（図示せず）へ
改行指令を出力する。ドットプリンタは上記改行指令が
与えられると、１行分のデータに対する印字処理を終了
した後、改行動作を行なう。 【００１５】上記縦補間データ作成回路１８は、１行分
の印字データの下端ビットを記憶するレジスタ１８Ｒを
備えており、縦補間ビット検出回路１３から検出信号が
与えられると、上記レジスタ１８Ｒの対応ビットに
“１”を記憶し、ＣＰＵからの改行ピッチデータと改行
制御回路１９からの改行量に応じて補間量を決定する。
そして、縦補間データ作成回路１８で作成された縦補間
データは出力ラインｃより出力され、結合回路１５を介
して印字レジスタ１６へ送られる。また、縦補間データ
作成回路１８の出力ラインｄからは、“１”信号が出力
され、結合回路１５に切換信号として入力されると共
に、アドレス／タイミング制御回路１７に縦補間のタイ
ミング信号として入力される。 【００１６】次に、上記実施例の動作について説明す
る。ＣＰＵから送られてくるパターンデータは、入力ラ
イン１１を介して結合回路１５へ入力される。この結合
回路１５は、横補間データ作成回路１４あるいは縦補間
データ作成回路１８から切換信号が与えられていない状
態では入力ライン１１を選択し、ＣＰＵからのパターン
データを印字レジスタ１６へ出力する。この結合回路１
５で選択されたデータは、アドレス／タイミング制御回
路１７のアドレス制御に従って印字レジスタ１６に書込
まれる。そして、１行分のデータが印字レジスタ１６に
書込まれると、そのデータが印字レジスタから読出さ
れ、プリンタへ送られて印字される。 【００１７】そして、今例えば図３に示すように＃２Ｌ
ＩＮＥ，＃３ＬＩＮＥの文書データに対してそれぞれ枠
取りを行なうものとすれば、ＣＰＵからは＃１ＬＩＮ
Ｅ，＃２ＬＩＮＥとの間において罫線データが送られて
くる。最初に枠を構成する左上隅の罫線データＤ１がＣ
ＰＵから送られてきて印字レジスタ１６に書込まれる
が、この罫線データＤ１は横補間及び縦補間を必要とす
るものであり、左端ビット部分に横及び縦の補間ビット
が付加されている。 【００１８】従って罫線データＤ１がＣＰＵから送られ
てくると、横補間ビット検出回路１２及び縦補間ビット
検出回路１３がそれぞれ補間ビットを検出し、その検出
信号を横補間データ作成回路１４及び縦補間データ作成
回路１８へ出力する。上記横補間データ作成回路１４
は、横補間ビット検出回路１２から検出信号が入力され
ると、その時ＣＰＵから入力ライン１１に送られてきて
いる罫線データの右端ビットをレジスタ１４Ｒに取込む
と共に出力ラインｂから切換信号を結合回路１５へ出力
する。 【００１９】この結合回路１５は、上記切換信号が与え
られると横補間データ作成回路１４の出力ラインａを選
択するように切換わる。上記横補間データ作成回路１４
は、レジスタ１４Ｒに書込んだ右端ビットを結合回路１
５を介して印字レジスタ１６に書込み、次のキャラクタ
データまでの間を補間する。アドレス／タイミング制御
回路１７は、印字レジスタ１６に対する文字間の補間デ
ータの書込み制御を終了すると、終了信号をＣＰＵへ出
力する。 【００２０】また、横補間データ作成回路１４は、補間
データを印字レジスタ１６に書込むと、その後出力ライ
ンｂに出力している切換信号を“０”に戻す。これによ
り結合回路１５は再び入力ライン１１を選択するように
切換わる。 【００２１】一方、縦補間データ作成回路１８は、縦補
間ビット検出信号が入力されると、レジスタ１８Ｒに対
し、対応するビット位置に“１”を書込む。しかして、
ＣＰＵはアドレス／タイミング制御回路１７からデータ
の書込み終了信号が送られてくると、ＣＧから次のパタ
ーンデータを読出して出力する。 【００２２】以下、同様にして１キャラクタ毎に横補間
処理が行なわれ、印字レジスタ１６にパターンデータ及
び横補間データの書込みが行なわれる。そして、１行分
のデータ、つまり、この場合には罫線データが印字レジ
スタ１６に書込まれると、その記憶データはアドレス／
タイミング制御回路１７の制御によって読出され、プリ
ンタへ送られて罫線印字が行なわれる。 【００２３】一方、縦補間データ作成回路１８は、縦補
間ビット検出回路１３の検出信号に従ってレジスタ１８
Ｒに１行分の補間データを書込む。しかして、上記アド
レス／タイミング制御回路１７は、印字レジスタ１６の
記憶内容をプリンタへ読出すと、ＣＰＵ及び改行制御回
路１９へ読出し終了信号を出力する。 【００２４】これにより、改行制御回路１９がプリンタ
へ改行指令を出力し、また、ＣＰＵは次の文書データ印
字行までの改行ピッチデータを縦補間データ作成回路１
８及び改行制御回路１９に出力する。改行制御回路１９
はＣＰＵから改行ピッチデータが送られてくると、改行
量を算出して縦補間データ作成回路１８へ出力する。こ
の縦補間データ作成回路１８はＣＰＵからの改行ピッチ
データ及び改行制御回路１９からの改行量に従って補間
量を決定し、出力ラインｃより１行分の補間データを出
力すると共に出力ラインｄより切換信号を出力し、結合
回路１５へ与える。上記補間量は改行ピッチの１／２を
基に行なわれる。 【００２５】結合回路１５は、上記切換信号により縦補
間データ作成回路１８からの補間データを選択し、印字
レジスタ１６に書込む。そして、この印字レジスタ１６
に書込まれた１行分の縦補間データは、アドレス／タイ
ミング制御回路１７の制御により読出され、プリンタへ
送られる。この結果、プリンタにおいて、図３に示すよ
うに枠上部の横罫線と文書データの＃２ＬＩＮＥとの間
の縦罫線補間印字が行なわれる。 【００２６】しかして、アドレス／タイミング制御回路
１７は、上記印字レジスタ１６の読出しを終了すると、
縦補間データ読出し終了信号をＣＰＵへ出力する。これ
によりＣＰＵは＃２ＬＩＮＥに対するパターンデータを
送出する。また、改行制御回路１９はアドレス／タイミ
ング制御回路１７からの読出し終了信号によってプリン
タへ改行指令を出力する。以下同様の処理により図３に
示すように横方向の文字間補間及び縦方向の行間補間が
行なわれる。 【００２７】なお、上記実施例では右方向の補間と下方
向の補間のみによって全補間を行なうようにしたが、左
方向及び上方向の補間を行なってもよい。 【００２８】 【発明の効果】本発明によれば、出力対象となる文字パ
ターンや罫線パターンを印字する為に、一旦印字パター
ン記憶手段に展開する際は、特に罫線パターンについて
はその罫線パターンに横補間パターンが自動的に加味さ
れて展開されるので、印字出力時は展開された内容をそ
のまま読み出して出力するだけで横罫線の補間が加味さ
れた印字を高速に行うことができる。また、上記展開さ
れる罫線パターンに縦罫線パターンの要素が含まれてい
る場合には、その縦罫線の位置が記憶されるので、上記
展開パターンを印字後にその下につながる新たなパター
ンを上記印字パターン記憶手段に展開して出力する際
は、上記記憶された縦罫線の位置に縦補間パターンが自
動的に加味されて展開されるので、印字出力時は展開さ
れた内容をそのまま読み出して出力するだけで縦罫線の
補間印字を高速に行うことができる。
【図面の簡単な説明】
【図１】実施例の回路ブロック図である。
【図２】補間を必要とする罫線のパターンを示す図であ
る。 【図３】補間動作を説明するための罫線印字例を示す図
である。 【符号の説明】 １２ 横補間ビット検出回路 １３ 縦補間ビット検出回路 １４ 横補間データ作成回路 １６ 印字レジスタ １８ 縦補間データ作成回路
る。 【図３】補間動作を説明するための罫線印字例を示す図
である。 【符号の説明】 １２ 横補間ビット検出回路 １３ 縦補間ビット検出回路 １４ 横補間データ作成回路 １６ 印字レジスタ １８ 縦補間データ作成回路
Claims (1)
- (57)【特許請求の範囲】 １．印字パターン記憶手段に記憶された各種パターンを
印字出力するよう制御する印字出力制御装置であって、出力対象となる文字パターン、及び罫線パターンを上記
印字パターン記憶手段内に展開する出力対象パターン展
開手段と、 上記罫線パターンを上記印字パターン記憶手段に展開す
る際、その罫線パターンが横罫線パターンを含む場合に
は、その出力対象となる罫線パターンに、その罫線パタ
ーンに対応する横補間パターンをも加味して上記印字パ
ターン記憶手段内に展開する横補間パターン展開手段
と、 上記印字パターン記憶手段に展開される上記罫線パター
ンが下方向へつながる縦罫線パターンを含む場合には、
その罫線パターンに対応する縦補間パターンの位置を記
憶する縦補間位置記憶手段と、 上記印字パターン記憶手段に必要な印字パターンが全て
展開されて印字出力された後に、その印字出力された印
字パターンの直下に出力されるべき印字パターンを上記
印字パターン記憶手段に対して新たに展開して記憶させ
る際は、上記縦補間位置記憶手段に記憶された位置で特
定される出力位置に上記縦補間パターンを展開する縦補
間パターン展開手段と、 を具備したことを特徴とする印
字出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252052A JP2688731B2 (ja) | 1993-10-08 | 1993-10-08 | 印字出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5252052A JP2688731B2 (ja) | 1993-10-08 | 1993-10-08 | 印字出力制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164967A Division JPS5865688A (ja) | 1981-10-16 | 1981-10-16 | 罫線出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06320840A JPH06320840A (ja) | 1994-11-22 |
| JP2688731B2 true JP2688731B2 (ja) | 1997-12-10 |
Family
ID=17231902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5252052A Expired - Lifetime JP2688731B2 (ja) | 1993-10-08 | 1993-10-08 | 印字出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2688731B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55147784A (en) * | 1979-05-07 | 1980-11-17 | Fujitsu Ltd | Ruled line print system |
| JPS566282A (en) * | 1979-06-28 | 1981-01-22 | Ricoh Co Ltd | Reproducing system of recording information |
| JPS5846479A (ja) * | 1981-09-11 | 1983-03-17 | Sharp Corp | 文章処理装置 |
-
1993
- 1993-10-08 JP JP5252052A patent/JP2688731B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06320840A (ja) | 1994-11-22 |
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