JP2685289B2 - Write enable signal check method - Google Patents
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 I.実施例と第１図との対応関係 II.実施例の構成 III.実施例の動作 IV.実施例のまとめ V.発明の変形態様 発明の効果 〔概 要〕 計算機システム等の記憶装置において、データの書き
込みを許可する書込許可信号の出力状態を検査するよう
にした書込許可信号チェック方式に関し、 書込許可信号の送出異常の誤検出を防止することを目
的とし、 データを格納する記憶手段と、記憶手段へのデータの
格納を許可する書込許可信号及び制御信号を送出する制
御手段と、制御手段内のレジスタに対してスキャンを行
なうスキャン手段と、書込許可信号の送出状態を検査す
る監視手段と、スキャン手段が制御手段に対してスキャ
ンインを行なったときには監視手段による書込許可信号
の送出状態の検査を禁止する禁止手段とを備えるように
構成する。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] Outline Industrial field of use Conventional technology Problems to be solved by the invention Means for solving the problem Action Example I. Correspondence between Example and FIG. 1 II Configuration of Embodiment III. Operation of Embodiment IV. Summary of Embodiment V. Modified Embodiment of Invention Effect of the Invention [Outline] Output of a write enable signal for permitting data write in a storage device such as a computer system Regarding a write enable signal check method for inspecting the status, a storage unit for storing data and a storage of data in the storage unit are permitted for the purpose of preventing erroneous detection of a write enable signal transmission abnormality. Control means for transmitting a write permission signal and a control signal, a scanning means for scanning a register in the control means, a monitoring means for inspecting the transmission state of the write permission signal, and a scanning means for the control means. versus Then, when the scan-in is performed, a prohibition unit that prohibits the inspection of the sending state of the write permission signal by the monitoring unit is provided.
本発明は、計算機システム等の記憶装置において、デ
ータの書き込みを許可する書込許可信号の出力状態を検
査するようにした書込許可信号チェック方式に関するも
のである。The present invention relates to a write permission signal check method for inspecting an output state of a write permission signal that permits writing of data in a storage device such as a computer system.
第４図に計算機システムの構成を示す。 FIG. 4 shows the configuration of the computer system.
図に示す計算機システムは、演算処理を行なうCPU411
と、データやプログラムを記憶する記憶装置413と、CPU
411と記憶装置413との間のデータの授受を制御する記憶
制御装置（以下、MCUと称する）415とを備える。The computer system shown in the figure has a CPU 411 that performs arithmetic processing.
And a storage device 413 that stores data and programs, and a CPU
A storage control device (hereinafter, referred to as an MCU) 415 for controlling data exchange between the 411 and the storage device 413 is provided.
また、この計算機システムは図示しないが、データの
表示を行なう表示装置と、データの入力を行なうキーボ
ートと、表示装置とキーボードとを制御する入出力制御
部と、MCU415に接続されるチャネルプロセッサと、デー
タを格納する磁気ディスク装置と、磁気ディスク装置の
入出力を制御するI/O制御部等を備え、全体が構成され
ている。Further, although not shown, this computer system, a display device for displaying data, a keyboard for inputting data, an input / output control unit for controlling the display device and a keyboard, and a channel processor connected to the MCU 415, The magnetic disk device that stores data, an I / O control unit that controls input / output of the magnetic disk device, and the like are configured as a whole.
記憶装置413は、RAMで構成されデータを記憶する記憶
部421と、記憶部421へのデータの入出力を制御するメモ
リアクセスコントローラ422と、スキャンメモリ（図示
せず）を有しメモりアクセスコントローラ422に対する
スキャン動作を行なうスキャン制御回路427と、記憶部4
21への書込許可信号が正常に出力されているか否かを監
視する書込許可信号チェック回路429とを備える。The storage device 413 includes a storage unit 421 that is configured by a RAM and stores data, a memory access controller 422 that controls input and output of data to and from the storage unit 421, and a memory access controller that includes a scan memory (not shown). A scan control circuit 427 that performs a scan operation for 422, and a storage unit 4
And a write enable signal check circuit 429 for monitoring whether or not the write enable signal to 21 is normally output.
メモリアクセスコントローラ422は、記憶部421に対し
て記憶部421内のデータの格納場所を示すアドレスやチ
ップセレクト信号等の制御信号ならびにデータを送受す
る制御回路423と、制御回路423からのセット信号によっ
て書込許可信号を出力したり、リセット信号によって書
込許可信号の出力を停止する書込制御レジスタ425とを
備える。The memory access controller 422 uses a set signal from the control circuit 423 and a control circuit 423 that sends and receives control signals such as an address and a chip select signal indicating a storage location of data in the storage unit 421 and data to and from the storage unit 421. And a write control register 425 for outputting a write enable signal or stopping the output of the write enable signal in response to a reset signal.
制御回路423はアドレスレジスタ，出力データレジス
タおよびチップセレクトレジスタを有する。The control circuit 423 has an address register, an output data register, and a chip select register.
このように構成された計算機システムの動作につい
て、まず、記憶部421に対する書き込み動作を説明す
る。Regarding the operation of the computer system configured as above, first, the write operation to the storage unit 421 will be described.
MCU415が書き込み命令を制御回路423に送ると、制御
回路423ではこのデータを格納する記憶部421のアドレ
ス，データの内容等を記憶部421に送る。また、制御回
路423は書込制御レジスタ425にセット信号を送る。When the MCU 415 sends a write command to the control circuit 423, the control circuit 423 sends to the storage unit 421 the address of the storage unit 421 that stores this data, the content of the data, and the like. Further, the control circuit 423 sends a set signal to the write control register 425.
セット信号に応じて書込制御レジスタ425はセット状
態になり、書込許可信号がオン状態になる。書込許可信
号がオン状態になると、アドレスやデータの内容および
チップセレクト信号に基づいて記憶部421への書き込み
が行なわれる。The write control register 425 is set according to the set signal, and the write enable signal is turned on. When the write enable signal is turned on, writing to storage unit 421 is performed based on the contents of address and data and the chip select signal.
このように、記憶装置413では書込許可信号を送出す
ることでデータの書き込みタイミングを指定しており、
この書込許可信号が正常に送出されているか否かを書込
許可信号チェック回路429が検査している。In this way, the storage device 413 specifies the data write timing by sending the write enable signal.
The write enable signal check circuit 429 checks whether or not this write enable signal is transmitted normally.
第５図に記憶部に対する書き込み動作のタイミング図
を示す。図において、は書込許可信号チェック回路42
9が書込許可信号のチェックを行なうタイミングを示
す。チップセレクト信号および書込許可信号は負論理で
示している。FIG. 5 shows a timing chart of the write operation to the storage section. In the figure, is a write enable signal check circuit 42.
Reference numeral 9 indicates the timing of checking the write enable signal. The chip select signal and the write enable signal are shown in negative logic.
この記憶装置413内のメモリアクセスコントローラ422
に対するスキャン制御回路427の動作を説明する。スキ
ャンアウトとは、スキャン制御回路427が制御回路423の
全てのレジスタおよび書込制御レジスタ425の内容を収
集することである。また、スキャンインとはメモリアク
セスコントローラ422内の任意のレジスタの状態を変更
することである。Memory access controller 422 in this storage device 413
The operation of the scan control circuit 427 will be described. Scan out means that the scan control circuit 427 collects the contents of all the registers of the control circuit 423 and the write control register 425. Scan-in is to change the state of any register in the memory access controller 422.
次に、スキャンインの動作について説明する。 Next, the scan-in operation will be described.
まず、スキャン制御回路427はスキャンアウトによっ
てメモリアクセスコントローラ422内の全てのレジスタ
の状態をスキャン制御回路427内のスキャンメモリに退
避する。First, the scan control circuit 427 saves the states of all the registers in the memory access controller 422 to the scan memory in the scan control circuit 427 by scanning out.
次に、スキャン制御回路427は、スキャンインリセッ
ト信号SRを制御回路423および書込制御レジスタ425に送
る。スキャンインリセット信号SRは、メモリアクセスコ
ントローラ422内の全てのレジスタの状態をリセット状
態にするための信号である。Next, the scan control circuit 427 sends the scan-in reset signal SR to the control circuit 423 and the write control register 425. The scan-in reset signal SR is a signal for resetting the states of all the registers in the memory access controller 422.
この後、変更したいレジスタに対応するスキャンメモ
リの内容を変更し、最後にスキャンメモリの内容に従
い、メモリアクセスコントローラ422内の全てのレジス
タに対してスキャンイン信号SIとスキャンアドレスSAD
を発行し、メモリアクセスコントローラ422内の全ての
レジスタの内容を復旧する。このとき、目的以外のレジ
スタの内部状態はリセット前と同様となり、目的のレジ
スタはリセット前と異なるようにデータが送られる。以
上の動作によりスキャンインが行なわれる。After that, change the contents of the scan memory corresponding to the register you want to change, and finally, according to the contents of the scan memory, scan-in signal SI and scan address SAD for all the registers in memory access controller 422.
Is issued to restore the contents of all the registers in the memory access controller 422. At this time, the internal states of the registers other than the target are the same as those before the reset, and the data is sent to the target register differently from that before the reset. Scan-in is performed by the above operation.
このスキャンイン動作において、アドレスレジスタお
よび出力データレジスタの状態が復旧する前にチップセ
レクトレジスタおよび書込制御レジスタ425の状態が復
旧すると、記憶部421の内容が破壊されることになる。
このため、書込制御レジスタ425に対してはスキャンイ
ン信号SIを入力しないようにして、スキャンイン動作に
より書込許可信号がオン状態にならないようにしてい
る。In this scan-in operation, if the states of the chip select register and the write control register 425 are restored before the states of the address register and the output data register are restored, the contents of the storage unit 421 will be destroyed.
Therefore, the scan-in signal SI is not input to the write control register 425 so that the write-in signal is not turned on by the scan-in operation.
ところで、上述した従来方式にあっては、スキャンイ
ンリセット信号SRの送出によって書込許可信号がオフ状
態となるために、書込許可信号の送出状態が異常である
と書込許可信号チェック回路429が誤検出するという問
題点があった。By the way, in the above-mentioned conventional method, since the write enable signal is turned off by sending the scan-in reset signal SR, the write enable signal check circuit 429 determines that the write enable signal is sent in an abnormal state. However, there was a problem of false detection.
第６図に記憶部421に対する書き込み動作のタイミン
グ図を示す。図において、は書込許可信号チェック回
路429が書込許可信号のチェックを行なったタイミング
を、はスキャンインリセット信号SRが送られたタイミ
ングを示す。尚、チップセレクト信号および書込許可信
号は負論理で示している。FIG. 6 shows a timing chart of the write operation to the storage unit 421. In the figure, indicates the timing at which the write enable signal check circuit 429 checks the write enable signal, and indicates the timing at which the scan-in reset signal SR is sent. The chip select signal and the write enable signal are shown in negative logic.
MCU415から送られるデータを制御回路423は記憶部421
に送り、書込制御レジスタ425にはセット信号を送る。
セット信号を受けて書込制御レジスタ425はセット状態
になり、書込許可信号がオン状態になる。The control circuit 423 stores the data sent from the MCU 415 in the storage unit 421.
And a set signal is sent to the write control register 425.
Upon receiving the set signal, the write control register 425 is set and the write enable signal is turned on.
記憶部421への書き込み処理が終了した後の第６図
のタイミングで、スキャン制御回路427からスキャンイ
ンリセット信号SRが書込制御レジスタ425に送られる
と、書込制御レジスタ425はリセット状態になり、書込
許可信号はオフ状態になる。When the scan-in reset signal SR is sent from the scan control circuit 427 to the write control register 425 at the timing shown in FIG. 6 after the writing process to the storage unit 421 is completed, the write control register 425 is in the reset state. The write enable signal is turned off.
第６図のタイミングで書込許可信号チェック回路42
9が書込許可信号の送出チェックを行なう場合には、書
き込み処理が終了しているにも関わらず、書込許可信号
がオフ状態であるため、書込許可信号チェック回路429
は書込許可信号の送出異常と判断してしまう。The write enable signal check circuit 42 at the timing shown in FIG.
When the write check signal 4 is checked by the write enable signal check circuit 429, the write enable signal is off even though the write process is completed.
Determines that the write permission signal has been transmitted abnormally.
本発明は、このような点にかんがみて創作されたもの
でありスキャンイン動作後に書込許可信号の送出状態が
異常であると誤検出をしないようにした書込許可信号チ
ェック方式を提供することを目的としている。The present invention has been made in view of the above point, and provides a write permission signal check method for preventing erroneous detection that the transmission state of the write permission signal is abnormal after the scan-in operation. It is an object.
第１図は、本発明の書込許可信号チェック方式の原理
ブロック図である。FIG. 1 is a block diagram showing the principle of the write permission signal check system of the present invention.
図において、記憶手段111は、データを格納する。 In the figure, storage means 111 stores data.
制御手段113は、記憶手段111へのデータの格納を許可
する書込許可信号及び制御信号を送出する。The control unit 113 sends a write permission signal and a control signal for permitting the storage of data in the storage unit 111.
スキャン手段115は、制御手段113内のレジスタに対し
てスキャンを行なう。The scanning means 115 scans the registers in the control means 113.
監視手段117は、書込許可信号の送出状態を検査す
る。Monitoring means 117 inspects the sending state of the write enable signal.
禁止手段119は、スキャン手段115が制御手段113に対
してスキャンを行なったときには監視手段117による書
込許可信号の送出状態の検査を禁止する。The prohibiting means 119 prohibits the inspection of the sending state of the write enable signal by the monitoring means 117 when the scanning means 115 scans the control means 113.
従って、全体として、制御手段113に対するスキャン
イン後には禁止手段119が書込許可信号の送出状態の検
査を禁止するように構成されている。Therefore, as a whole, after the scan-in to the control means 113, the prohibition means 119 is configured to prohibit the inspection of the sending state of the write enable signal.
制御手段113から書込許可信号が送出されると、記憶
手段111にデータが格納される。When the write enable signal is sent from the control means 113, the data is stored in the storage means 111.
監視手段117は、この書込許可信号の送出状態を検査
するが、スキャン手段115が制御手段113に対してスキャ
ンを行なったときには、禁止手段119が監視手段117によ
る書込許可信号の送出状態の検査を禁止する。The monitoring means 117 inspects the sending state of the write enable signal. When the scanning means 115 scans the control means 113, the inhibiting means 119 checks the sending status of the write enable signal by the monitoring means 117. Prohibit inspection.
本発明にあっては、スキャン手段115が制御手段113に
対してスキャンを行なったときには、禁止手段119が監
視手段117による書込許可信号の検査を禁止する。In the present invention, when the scanning means 115 scans the control means 113, the prohibiting means 119 prohibits the monitoring of the write enable signal by the monitoring means 117.
以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、本発明の書込許可信号チェック方式を適用
した一実施例の構成を示す。FIG. 2 shows the configuration of an embodiment to which the write enable signal check method of the present invention is applied.
I.実施例と第１図との対応関係 ここで、本発明の実施例と第１図との対応関係を示し
ておく。I. Correspondence Between Embodiment and FIG. 1 Here, the correspondence between the embodiment of the present invention and FIG. 1 will be described.
記憶手段111は、記憶部211に相当する。 The storage unit 111 corresponds to the storage unit 211.
制御手段113は、メモリアクセスコントローラ212に相
当する。The control unit 113 corresponds to the memory access controller 212.
スキャン手段115は、スキャン制御回路219に相当す
る。The scanning means 115 corresponds to the scan control circuit 219.
監視手段117は、書込許可信号チェック回路217に相当
する。The monitoring means 117 corresponds to the write permission signal check circuit 217.
禁止手段119は、RS型フリップフロップ回路221に相当
する。The prohibiting means 119 corresponds to the RS flip-flop circuit 221.
以上のような対応関係があるものとして、以下本発明
の実施例について説明する。An embodiment of the present invention will be described below assuming that there is the above correspondence.
II.実施例の構成 第２図において、実施例の記憶装置210は、データを
記憶しRAMで構成される記憶部211と、記憶部211への入
出力制御を行なうメモリアクセスコントローラ212と、
書込許可信号が正常に出力されているか否かを監視する
書込許可信号チェック回路217と、スキャンメモリ（図
示せず）を有し、メモリアクセスコントローラ212に対
するスキャン動作を行なうスキャン制御回路219と、メ
モリアクセスコントローラ212に対するスキャンイン動
作後であることを示すチェック禁止信号を供給する回路
として機能するRS型フリップフロップ回路（以下、RS−
FF）221とを備える。尚、この記憶装置210を含む計算機
システムは、第４図に示した計算機システムと同様にCP
U,MCU,表示装置等を備え、全体を構成するものとする。II. Configuration of Embodiment In FIG. 2, a storage device 210 of the embodiment includes a storage unit 211 that stores data and is configured by a RAM, a memory access controller 212 that controls input and output to and from the storage unit 211.
A write enable signal check circuit 217 that monitors whether or not the write enable signal is normally output, and a scan control circuit 219 that has a scan memory (not shown) and that performs a scan operation on the memory access controller 212. , An RS type flip-flop circuit (hereinafter referred to as RS-type flip-flop circuit that functions as a circuit that supplies a check prohibition signal indicating that a scan-in operation has been performed on the memory access controller 212).
FF) 221 and. Note that the computer system including this storage device 210 is similar to the computer system shown in FIG.
It shall be equipped with U, MCU, display device, etc. and shall constitute the whole.
メモリアクセスコントローラ212は、記憶部211に対し
てアドレスあるいはチップセレクト信号といった制御信
号やデータを送る制御回路213と、制御回路213からのセ
ット信号によって書込許可信号をオン状態にし、リセッ
ト信号によって書込許可信号をオフ状態にする書込制御
レジスタ215とから成る。The memory access controller 212 turns on the write enable signal by a set signal from the control circuit 213 that sends a control signal or data such as an address or a chip select signal to the storage unit 211, and writes it by a reset signal. And a write control register 215 for turning off the write enable signal.
制御回路213は、記憶部211にデータを格納する際のア
ドレスを供給するアドレスレジスタ223、記憶部211に格
納するデータを供給する出力データレジスタ225および
記憶部211にチップセレクト信号を供給するチップセレ
クトレジスタ227を備える。The control circuit 213 includes an address register 223 that supplies an address for storing data in the storage unit 211, an output data register 225 that supplies data to be stored in the storage unit 211, and a chip select signal that supplies a chip select signal to the storage unit 211. A register 227 is provided.
スキャン制御回路219はスキャンイン信号SI,スキャン
インリセット信号SRおよびスキャンアドレスSADを制御
回路213に供給する。The scan control circuit 219 supplies the scan-in signal SI, the scan-in reset signal SR, and the scan address SAD to the control circuit 213.
書込制御レジスタ215にはスキャン制御回路219のスキ
ャンインリセット信号SRおよびスキャンアドレスSADな
らびに制御回路213のセット信号およびリセット信号が
入力される。The scan-in reset signal SR and scan address SAD of the scan control circuit 219 and the set signal and reset signal of the control circuit 213 are input to the write control register 215.
RS−FF221には制御回路213のセット信号がリセット端
子Ｒに、スキャン制御回路219のスキャンインリセット
信号SRがセット端子Ｓに入力される。The set signal of the control circuit 213 is input to the reset terminal R and the scan-in reset signal SR of the scan control circuit 219 is input to the set terminal S of the RS-FF 221.
書込許可信号チェック回路217には書込制御レジスタ2
15の書込許可信号とRS−FF221のチェック禁止信号が入
力される。The write enable signal check circuit 217 has a write control register 2
The write enable signal of 15 and the check prohibit signal of RS-FF221 are input.
III.実施例の動作 上述した記憶装置210のスキャン動作時の動作につい
て説明する。III. Operation of Embodiment The operation of the storage device 210 during the scan operation will be described.
第３図に実施例の動作タイミング図を示す。 FIG. 3 shows an operation timing chart of the embodiment.
図において、「アドレス」はアドレスレジスタ223に
格納されることで出力されるアドレスデータである。チ
ップセレクト信号はチップセレクトレジスタ225がセッ
トされることで出力される信号であり、書込許可信号は
書込制御レジスタ215がセットされることで出力される
信号である。チップセレクト信号および書込許可信号は
負論理で表されている。また、スキャンインによりス
キャンインリセット信号SRが出力されるタイミングを示
す。は書込許可信号チェック回路217が書込許可信号
のチェックを行なうタイミングを示す。は次の書き込
み命令により書込許可信号が送られるタイミングを示
す。In the figure, “address” is address data output by being stored in the address register 223. The chip select signal is a signal output by setting the chip select register 225, and the write enable signal is a signal output by setting the write control register 215. The chip select signal and the write enable signal are represented by negative logic. The timing at which the scan-in reset signal SR is output by scan-in is also shown. Indicates the timing at which the write enable signal check circuit 217 checks the write enable signal. Indicates the timing at which the write enable signal is sent by the next write command.
書き込み動作中にスキャンイン命令が発行されるとス
キャン制御回路219はメモリアクセスコントローラ212に
対して一連のスキャンイン動作を行なわせるようにスキ
ャンアドレスSAD、スキャンリセット信号SR、スキャン
イン信号SIを送出する。When the scan-in command is issued during the write operation, the scan control circuit 219 sends the scan address SAD, the scan reset signal SR, and the scan-in signal SI so as to cause the memory access controller 212 to perform a series of scan-in operations. .
一方、RS−FF221は、セット端子Ｓにスキャンインリ
セット信号SRが供給されるとセットされ、出力端子Ｑか
らチェック禁止信号を出力する。このチェック禁止信号
が出力されると、書込許可信号チェック回路217は書込
許可信号の送出の有無を検査しない。このため、のタ
イミングで書込許可信号のチェックが行なわれず、書込
許可信号の送出異常の誤検出は起こらない。On the other hand, the RS-FF 221 is set when the scan-in reset signal SR is supplied to the set terminal S, and outputs the check prohibition signal from the output terminal Q. When this check prohibition signal is output, the write permission signal check circuit 217 does not check whether or not the write permission signal is transmitted. Therefore, the write enable signal is not checked at the timing of, and erroneous detection of the write enable signal transmission error does not occur.
最初の書き込み命令が終了し、図示しないMCUから記
憶装置210に次の書き込み命令が送られると、のタイ
ミングで制御回路213はセット信号を書込制御レジスタ2
15およびRS−FF221に供給する。このセット信号に応じ
て書込制御レジスタ215がセットされると、書込許可信
号がオン状態に変化する。一方、RS−FF221の入力端子
Ｒもこのセット信号により、出力端子Ｑはリセットされ
てチェック禁止信号はオフ状態となる。これにより次の
書込許可信号のチェックにおいては書込許可信号の送出
状態はチェックされ正常であることを書込許可信号チェ
ック回路217は判断する。When the first write command is completed and the next write command is sent from the MCU (not shown) to the storage device 210, the control circuit 213 outputs the set signal at the timing of.
15 and RS-FF221. When the write control register 215 is set in response to this set signal, the write enable signal changes to the on state. On the other hand, the input terminal R of the RS-FF221 is also reset by the set signal, and the output terminal Q is reset, and the check prohibition signal is turned off. Thus, in the next check of the write enable signal, the write enable signal check circuit 217 determines that the sending state of the write enable signal is checked and is normal.
IV.実施例のまとめ このように、スキャン制御回路219がスキャンインリ
セット信号SRを送ると、チェック禁止信号が出力される
ため、書込許可信号チェック回路217は書込許可信号の
送出チェックを行なわない。従って、スキャンイン動作
後に書込許可信号がオフ状態であっても書込許可信号チ
ェック回路217による誤検出は発生しない。IV. Summary of Embodiments As described above, when the scan control circuit 219 sends the scan-in reset signal SR, the check prohibition signal is output. Therefore, the write enable signal check circuit 217 checks the transmission of the write enable signal. Absent. Therefore, erroneous detection by the write enable signal check circuit 217 does not occur even if the write enable signal is off after the scan-in operation.
V.発明の変形態様 なお、上述した本発明の実施例にあっては、RS−FF22
1から出力されるチェック禁止信号のリセットタイミン
グを書込許可信号のセットタイミングに選んでいるが、
チェック禁止信号のリセットは書込許可信号のチェック
が終了した以後であって、次に書込許可信号信号がセッ
トされる以前であればいつでも構わない。V. Modifications of the Invention In the embodiment of the present invention described above, RS-FF22
The reset timing of the check prohibit signal output from 1 is selected as the set timing of the write enable signal.
The check prohibition signal may be reset at any time after the check of the write enable signal is completed and before the next write enable signal signal is set.
また、記憶装置210内の記憶部211を１つとしたが、２
つ以上でも構わない。Further, although the storage unit 211 in the storage device 210 is one,
You can have more than one.
更に、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。Further, in "I. Correspondence between the embodiment and FIG. 1",
Although the correspondence between the present invention and the embodiments has been described, the present invention is not limited to this, and those skilled in the art can easily infer that the present invention has various modifications.
上述したように、本発明によれば、書き込み動作中に
スキャンインが行なわれたときには書込許可信号はリセ
ットされるが、このとき、書込許可信号チェック回路も
書込許可信号の送出状態を検査しないため、書込許可信
号の送出異常の誤検出を防止することができるので、実
用的には極めて有用である。As described above, according to the present invention, the write enable signal is reset when the scan-in is performed during the write operation. At this time, the write enable signal check circuit also changes the sending state of the write enable signal. Since no inspection is performed, it is possible to prevent erroneous detection of a write permission signal transmission abnormality, which is extremely useful in practice.
第１図は本発明の書込許可信号チェック方式の原理ブロ
ック図、 第２図は本発明の書込許可信号チェック方式を適用した
一実施例の構成図、 第３図は実施例の動作タイミング図、 第４図は計算機システムの構成図、 第５図および第６図は記憶部への書き込み動作のタイミ
ング図である。 図において、 111は記憶手段、 113は制御手段、 115はスキャン手段、 117は監視手段、 119は禁止手段、 210は記憶装置、 211は記憶部、 212はメモリアクセスコントローラ、 213は制御回路、 215は書込制御レジスタ、 217は書込許可信号チェック回路、 219はスキャン制御回路、 221はRS型フリップフロップ回路、 223はアドレスレジスタ、 225は出力データレジスタ、 227はチップセレクトレジスタである。FIG. 1 is a block diagram showing the principle of the write permission signal check method of the present invention, FIG. 2 is a block diagram of an embodiment to which the write permission signal check method of the present invention is applied, and FIG. 3 is an operation timing of the embodiment. FIG. 4 is a block diagram of the computer system, and FIGS. 5 and 6 are timing charts of the write operation to the storage unit. In the figure, 111 is a storage unit, 113 is a control unit, 115 is a scanning unit, 117 is a monitoring unit, 119 is a prohibition unit, 210 is a storage device, 211 is a storage unit, 212 is a memory access controller, 213 is a control circuit, 215 Is a write control register, 217 is a write enable signal check circuit, 219 is a scan control circuit, 221 is an RS flip-flop circuit, 223 is an address register, 225 is an output data register, and 227 is a chip select register.
Claims (1)
許可信号及び制御信号を送出する制御手段（113）と、 前記制御手段（113）内のレジスタに対してスキャンを
行なうスキャン手段（115）と、 前記書込許可信号の送出状態を検査する監視手段（11
7）と、 前記スキャン手段（115）が前記制御手段（113）に対し
てスキャンイン動作を行なったときには前記監視手段
（117）による前記書込許可信号の送出状態の検査を禁
止する禁止手段（119）と、 を備えるように構成したことを特徴とする書込許可信号
チェック方式。1. A storage means (111) for storing data, a control means (113) for sending a write permission signal and a control signal for permitting the storage of data in the storage means (111), and the control means. A scanning means (115) for scanning the register in (113), and a monitoring means (11) for inspecting the sending state of the write enable signal.
7) and a prohibiting means for prohibiting the inspection of the sending state of the write enable signal by the monitoring means (117) when the scanning means (115) performs a scan-in operation with respect to the control means (113). 119), and a write enable signal check method characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125358A JP2685289B2 (en) | 1989-05-18 | 1989-05-18 | Write enable signal check method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1125358A JP2685289B2 (en) | 1989-05-18 | 1989-05-18 | Write enable signal check method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302857A JPH02302857A (en) | 1990-12-14 |
| JP2685289B2 true JP2685289B2 (en) | 1997-12-03 |
Family
ID=14908159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1125358A Expired - Fee Related JP2685289B2 (en) | 1989-05-18 | 1989-05-18 | Write enable signal check method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685289B2 (en) |
-
1989
- 1989-05-18 JP JP1125358A patent/JP2685289B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02302857A (en) | 1990-12-14 |
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