JP2680748B2 - 結合容量回路 - Google Patents
結合容量回路Info
- Publication number
- JP2680748B2 JP2680748B2 JP15898091A JP15898091A JP2680748B2 JP 2680748 B2 JP2680748 B2 JP 2680748B2 JP 15898091 A JP15898091 A JP 15898091A JP 15898091 A JP15898091 A JP 15898091A JP 2680748 B2 JP2680748 B2 JP 2680748B2
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- Japan
- Prior art keywords
- input
- transistor
- coupling capacitance
- output
- amplifier circuit
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Description
【０００１】
【産業上の利用分野】この発明は結合容量回路に関し、
特にたとえばＩＣ（集積回路）内において入力端子と出
力端子との間に比較的大きな等価的結合容量を得る、新
規な結合容量回路に関する。
特にたとえばＩＣ（集積回路）内において入力端子と出
力端子との間に比較的大きな等価的結合容量を得る、新
規な結合容量回路に関する。
【０００２】
【従来の技術】従来のＩＣにおいて、周波数帯域が高い
場合には小容量のものでよいので結合容量を内蔵するこ
とが行われていた。
場合には小容量のものでよいので結合容量を内蔵するこ
とが行われていた。
【０００３】
【発明が解決しようとする課題】ところが、信号の周波
数帯域が低い場合には、大容量の結合容量が必要となる
ので、コストの点で結合容量をＩＣに内蔵することはで
きなかった。それゆえに、この発明の主たる目的は、Ｉ
Ｃ内に比較的大きな結合容量を形成することができる、
結合容量回路を提供することである。
数帯域が低い場合には、大容量の結合容量が必要となる
ので、コストの点で結合容量をＩＣに内蔵することはで
きなかった。それゆえに、この発明の主たる目的は、Ｉ
Ｃ内に比較的大きな結合容量を形成することができる、
結合容量回路を提供することである。
【０００４】
【課題を解決するための手段】この発明は、入力端子と
出力端子との間に等価的な結合容量を形成する結合容量
回路であって、コンデンサを介して入力端子に接続され
た反転入力と出力端子に接続された非反転入力とを含む
第１の負帰還増幅回路、第１の抵抗を介して第１の負帰
還増幅回路の反転入力に接続されかつ第１の負帰還増幅
回路の出力を受ける第１入力と出力端子に接続された第
２入力とを含む差動増幅回路、および負荷抵抗を介して
差動増幅回路の出力に応じた入力を受ける非反転入力と
第２の抵抗を介して出力端子に接続された反転入力とを
含み、その出力が第１の負帰還増幅回路の非反転入力に
与えられる第２の負帰還増幅回路を備える、結合容量回
路である。
出力端子との間に等価的な結合容量を形成する結合容量
回路であって、コンデンサを介して入力端子に接続され
た反転入力と出力端子に接続された非反転入力とを含む
第１の負帰還増幅回路、第１の抵抗を介して第１の負帰
還増幅回路の反転入力に接続されかつ第１の負帰還増幅
回路の出力を受ける第１入力と出力端子に接続された第
２入力とを含む差動増幅回路、および負荷抵抗を介して
差動増幅回路の出力に応じた入力を受ける非反転入力と
第２の抵抗を介して出力端子に接続された反転入力とを
含み、その出力が第１の負帰還増幅回路の非反転入力に
与えられる第２の負帰還増幅回路を備える、結合容量回
路である。
【０００５】
【作用】入力端子と出力端子との間にはコンデンサと第
１の抵抗とに依存する等価結合容量が形成される。
１の抵抗とに依存する等価結合容量が形成される。
【０００６】
【発明の効果】この発明によれば、ＩＣ内において比較
的大きな等価結合容量が得られる。この発明の上述の目
的，その他の目的，特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
的大きな等価結合容量が得られる。この発明の上述の目
的，その他の目的，特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
【０００７】
【実施例】図１を参照して、この実施例の結合容量回路
１０は、負帰還増幅回路１２および１４ならびに差動増
幅回路１６を含み、入力端子１８から入力信号ｅi が与
えられる。入力信号ｅi は、コンデンサＣを介して、負
帰還増幅回路１２の反転入力となるトランジスタＱ１の
ベースに入力される。トランジスタＱ１はトランジスタ
Ｑ２とともに差動対２０を構成し、トランジスタＱ２の
ベースが非反転入力となり、トランジスタＱ２には出力
端子２２に出力される出力信号ｅo が入力される。差動
対２０すなわち負帰還増幅回路１２の出力は、トランジ
スタＱ１およびトランジスタＱ３を経て、信号ｅA とし
て出力される。トランジスタＱ１のベースとトランジス
タＱ３のエミッタとの間には、帰還抵抗Ｒが介挿され
る。
１０は、負帰還増幅回路１２および１４ならびに差動増
幅回路１６を含み、入力端子１８から入力信号ｅi が与
えられる。入力信号ｅi は、コンデンサＣを介して、負
帰還増幅回路１２の反転入力となるトランジスタＱ１の
ベースに入力される。トランジスタＱ１はトランジスタ
Ｑ２とともに差動対２０を構成し、トランジスタＱ２の
ベースが非反転入力となり、トランジスタＱ２には出力
端子２２に出力される出力信号ｅo が入力される。差動
対２０すなわち負帰還増幅回路１２の出力は、トランジ
スタＱ１およびトランジスタＱ３を経て、信号ｅA とし
て出力される。トランジスタＱ１のベースとトランジス
タＱ３のエミッタとの間には、帰還抵抗Ｒが介挿され
る。
【０００８】したがって、帰還抵抗Ｒを介して差動増幅
回路１６の一方入力となるトランジスタＱ４のベースに
信号ｅA が与えられ、このトランジスタＱ４とともに差
動対２４を構成するトランジスタＱ５のベース（他方入
力）が出力端子２２に接続される。トランジスタＱ４お
よびＱ５のエミッタには、それぞれ微分抵抗ｒe が形成
される。
回路１６の一方入力となるトランジスタＱ４のベースに
信号ｅA が与えられ、このトランジスタＱ４とともに差
動対２４を構成するトランジスタＱ５のベース（他方入
力）が出力端子２２に接続される。トランジスタＱ４お
よびＱ５のエミッタには、それぞれ微分抵抗ｒe が形成
される。
【０００９】そして、トランジスタＱ５のコレクタから
の出力電流が、負荷抵抗Ｒ L を介してバイアス電源（直
流電圧源）Ｖ x に流れることにより、トランジスタＱ６
のベースに帰還される。トランジスタＱ７のベースはバ
イアス電源Ｖ x に接続される。トランジスタＱ６の出力
は抵抗Ｒ１を介して負帰還増幅回路１４の反転入力であ
るトランジスタＱ８のベースに入力される。また、トラ
ンジスタＱ７の出力は、トランジスタＱ８とともに差動
対２６を構成するトランジスタＱ９のベースすなわち非
反転入力に与えられる。差動対２６すなわち負帰還増幅
回路１４の出力が、トランジスタＱ８のコレクタからト
ランジスタＱ１０のエミッタに出力され、トランジスタ
Ｑ１０のエミッタとトランジスタＱ８のベースとの間に
は、帰還抵抗Ｒ２が介挿される。また、トランジスタＱ
１０のエミッタは出力端子２２に接続される。
の出力電流が、負荷抵抗Ｒ L を介してバイアス電源（直
流電圧源）Ｖ x に流れることにより、トランジスタＱ６
のベースに帰還される。トランジスタＱ７のベースはバ
イアス電源Ｖ x に接続される。トランジスタＱ６の出力
は抵抗Ｒ１を介して負帰還増幅回路１４の反転入力であ
るトランジスタＱ８のベースに入力される。また、トラ
ンジスタＱ７の出力は、トランジスタＱ８とともに差動
対２６を構成するトランジスタＱ９のベースすなわち非
反転入力に与えられる。差動対２６すなわち負帰還増幅
回路１４の出力が、トランジスタＱ８のコレクタからト
ランジスタＱ１０のエミッタに出力され、トランジスタ
Ｑ１０のエミッタとトランジスタＱ８のベースとの間に
は、帰還抵抗Ｒ２が介挿される。また、トランジスタＱ
１０のエミッタは出力端子２２に接続される。
【００１０】なお、図１の容量結合回路１０において、
２８，３０，３２，３４，３６，３８，４０，４２，４
４，４６，４８および５０は定電流源（直流電流源）で
あり、定電流源４０には定電流２Ｉ0 が流れ、定電流源
５０には定電流Ｉ0 が流れる。図１の結合容量回路１０
において、入力信号ｅi は、コンデンサＣを介してトラ
ンジスタＱ１のベースに入力され、トランジスタＱ２の
ベースには、出力信号ｅo が入力されるので、トランジ
スタＱ３のエミッタに表れる信号ｅA は、数１で表され
る。
２８，３０，３２，３４，３６，３８，４０，４２，４
４，４６，４８および５０は定電流源（直流電流源）で
あり、定電流源４０には定電流２Ｉ0 が流れ、定電流源
５０には定電流Ｉ0 が流れる。図１の結合容量回路１０
において、入力信号ｅi は、コンデンサＣを介してトラ
ンジスタＱ１のベースに入力され、トランジスタＱ２の
ベースには、出力信号ｅo が入力されるので、トランジ
スタＱ３のエミッタに表れる信号ｅA は、数１で表され
る。
【００１１】
【数１】
【００１２】そして、信号ｅA は、トランジスタＱ４の
ベースに入力され、トランジスタＱ５のベースには出力
信号ｅo が入力される。信号ｅA および出力信号ｅo に
基づくトランジスタＱ５のコレクタからの差分信号は、
トランジスタＱ６のベースに帰還される。このとき、負
荷抵抗ＲL に流れる電流ｉは、数２で表される。
ベースに入力され、トランジスタＱ５のベースには出力
信号ｅo が入力される。信号ｅA および出力信号ｅo に
基づくトランジスタＱ５のコレクタからの差分信号は、
トランジスタＱ６のベースに帰還される。このとき、負
荷抵抗ＲL に流れる電流ｉは、数２で表される。
【００１３】
【数２】
【００１４】トランジスタＱ６のベース信号は負帰還増
幅回路１４の入力信号であり、トランジスタＱ１０のエ
ミッタに表れる信号は上述の出力信号ｅo であるので、
トランジスタＱ６のベース信号は−ｅo で表される（た
だし、Ｒ１＝Ｒ２とする。）。したがって、電流ｉは数
３で表すことができる。
幅回路１４の入力信号であり、トランジスタＱ１０のエ
ミッタに表れる信号は上述の出力信号ｅo であるので、
トランジスタＱ６のベース信号は−ｅo で表される（た
だし、Ｒ１＝Ｒ２とする。）。したがって、電流ｉは数
３で表すことができる。
【００１５】
【数３】
【００１６】したがって、数２と数３より数４のような
結果が得られる。
結果が得られる。
【００１７】
【数４】
【００１８】ここで、図２に示す容量性回路の伝達特性
式は数５で表される。
式は数５で表される。
【００１９】
【数５】
【００２０】数４の結果と数５とを比較すると、両式は
一致する。したがって、結合容量回路１０による出力信
号ｅo は、等価的に、容量特性を示す。なお、結合容量
回路１０によって得られた等価結合容量Ｃeqは、数６で
表される。
一致する。したがって、結合容量回路１０による出力信
号ｅo は、等価的に、容量特性を示す。なお、結合容量
回路１０によって得られた等価結合容量Ｃeqは、数６で
表される。
【００２１】
【数６】
【００２２】数６においてコンデンサＣおよび抵抗Ｒは
固定されている。したがって、数６において（ＲＩ0 ／
５２）＞１となるように電流Ｉ0を設定すれば等価結合
容量ＣeqはコンデンサＣの容量よりも大きくすることが
でき、さらに電流Ｉ0 を大きくしていくと、それに比例
して等価結合容量Ｃeqを増大できる。したがって、この
結合容量回路１０において、電流Ｉ0 によって等価結合
容量Ｃeqを所望の値に設定できるので、比較的大容量の
結合容量をＩＣに内蔵することができる。
固定されている。したがって、数６において（ＲＩ0 ／
５２）＞１となるように電流Ｉ0を設定すれば等価結合
容量ＣeqはコンデンサＣの容量よりも大きくすることが
でき、さらに電流Ｉ0 を大きくしていくと、それに比例
して等価結合容量Ｃeqを増大できる。したがって、この
結合容量回路１０において、電流Ｉ0 によって等価結合
容量Ｃeqを所望の値に設定できるので、比較的大容量の
結合容量をＩＣに内蔵することができる。
【図１】この発明の一実施例を示す回路図である。
【図２】この実施例と等価な容量性回路を示す回路図で
ある。
ある。
１０ …容量結合回路 １２，１４ …負帰還増幅回路 １６ …差動増幅回路 １８ …入力端子 ２０，２４，２６ …差動対 ２２ …出力端子 ２８〜５０ …定電流源
Claims (1)
- 【請求項１】入力端子と出力端子との間に等価的な結合
容量を形成する結合容量回路であって、 コンデンサを介して前記入力端子に接続された反転入力
と前記出力端子に接続された非反転入力とを含む第１の
負帰還増幅回路、 第１の抵抗を介して前記第１の負帰還増幅回路の前記反
転入力に接続されかつ前記第１の負帰還増幅回路の出力
を受ける第１入力と前記出力端子に接続された第２入力
とを含む差動増幅回路、および負荷抵抗を介して前記差
動増幅回路の出力に応じた入力を受ける非反転入力と第
２の抵抗を介して前記出力端子に接続された反転入力と
を含み、その出力が前記第１の負帰還増幅回路の前記非
反転入力に与えられる第２の負帰還増幅回路を備える、
結合容量回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15898091A JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
| EP92110802A EP0521404B1 (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
| US07/904,066 US5315399A (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
| CA002072436A CA2072436C (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
| DE69215281T DE69215281T2 (de) | 1991-06-28 | 1992-06-26 | Kapazitive Schaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15898091A JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514122A JPH0514122A (ja) | 1993-01-22 |
| JP2680748B2 true JP2680748B2 (ja) | 1997-11-19 |
Family
ID=15683586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15898091A Expired - Lifetime JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680748B2 (ja) |
-
1991
- 1991-06-28 JP JP15898091A patent/JP2680748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514122A (ja) | 1993-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
|
| EXPY | Cancellation because of completion of term |