JP2679511B2

JP2679511B2 - Reverberation device

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Publication number: JP2679511B2
Application number: JP4035594A
Authority: JP
Inventors: 剛二間瀬; 充美加藤
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1992-01-27
Filing date: 1992-01-27
Publication date: 1997-11-19
Anticipated expiration: 2012-11-19
Also published as: JPH05134690A

Description

【発明の詳細な説明】【０００１】【産業上の利用分野】この発明は残響音付加装置に関
し、特に、複雑な残響音を付加することのできる残響音
付加装置に関する。【０００２】【従来の技術】特開昭５５−１５７７９６号公報におい
ては、自己の遅延出力信号を所定の帰還比率で入力側に
帰還する帰還ループを有する遅延回路からなる残響付加
ユニットを使用して残響音効果を付加する技術が示され
ている。その場合、入力信号は遅延回路の遅延時間に相
当する時間間隔で帰還ループを介して繰り返し循環し、
該遅延時間及び帰還比率に応じて定まる減衰特性で規則
的な残響音が発生される。同公報においては、遅延時間
を異ならせた２つの残響付加ユニットを並列的に設ける
ことも示されている。その場合は、規則的な時間間隔で
発生される２系統の規則的な残響音が混合されることに
なる。【０００３】【発明が解決しようとする課題】上述の従来の技術にお
いては、規則的な時間間隔で発生される２系統の規則的
な残響音が単純に混合されるだけであるため、遅延時間
の密な複雑な残響音を得ることは困難であった。この発
明は上述の点に鑑みてなされたもので、遅延時間間隔が
密でかつ複雑な残響音を付加することのできる残響音付
加装置を提供しようとするものである。【０００４】【課題を解決するための手段】この発明に係る残響音
付加装置は、例えば図３及び図４に示されるように、複
数の遅延ユニット処理を縦列に行うことにより、入力信
号に対して残響処理を行うものであり、各遅延ユニット
処理は、入力信号に対して所定の演算を行い、この演算
結果を所定時間遅延して出力信号を出力し、該出力信号
に帰還係数を演算して入力信号に加算するものであっ
て、複数の遅延ユニット処理の遅延時間は後段になるほ
ど短くするものであり、この残響処理は、下記の具体的
構成により、複数の遅延ユニット処理を共通装置を用い
て時分割的に行うようにしたことを特徴するものであ
る。すなわち、例えば図１及び図２に示されるように、
所定のサンプリング周期毎に入力される入力信号に対し
て、設定された任意の時間の遅延を行うための、複数領
域個別利用可能なデータメモリ（１００）と、前記各遅
延ユニット処理毎の帰還係数を記憶する係数メモリ（４
００）と、前記各遅延ユニット処理、及び、前記各遅延
ユニット処理の縦列接続を実現する処理を実行するプロ
グラムを記憶するプログラムメモリ（３００）と、前記
各遅延ユニット処理毎の遅延時間を設定し、遅延時間情
報を発生する遅延時間情報発生手段（２０）と、前記遅
延時間情報発生手段（２０）から供給される遅延時間情
報に従って各遅延ユニット処理で必要とする出力信号、
及び、入力信号をデータメモリ（１０）から読み出すた
めのアドレス情報を発生するアドレス情報発生手段（３
０９）と、データメモリ（１００）から供給される遅延
ユニット処理の入力信号、出力信号、及び、帰還係数と
を用いて遅延ユニット処理を行なう演算手段（４０１，
４０２，４０３，４０４）と、プログラムメモリ（３０
０）から供給されるプログラムに従って、帰還係数、遅
延ユニット処理の入力信号、出力信号を演算手段（４０
１，４０２，４０３，４０４）に対して供給し、かつ、
アドレス情報発生手段（３０９）、及び、演算手段（４
０１，４０２，４０３，４０４）を時分割的に動作させ
ることによって、該プログラムに従う一連の残響処理を
１サンプリング周期で行う制御手段（３０３）とを備
え、これらによって、複数の遅延ユニット処理を共通装
置を用いて時分割的に行うことにより残響処理が行われ
る。【０００５】【作用】１つの遅延ユニット処理は、入力信号に対し
て所定の演算を行い、この演算結果を所定時間遅延して
出力信号を出力し、該出力信号に帰還係数を演算して入
力信号に加算するものである。こうして、１つの遅延ユ
ニット処理では、その入力信号は遅延時間に相当する時
間間隔で繰り返し循環し、該遅延時間及び帰還係数に応
じて定まる特性で規則的な残響音が付加される。残響処
理は、このような複数の遅延ユニット処理を縦列に行う
ことからなっており、ここで、各遅延ユニット処理にお
ける遅延時間が後段になるほど短くなるように設定され
ている。従って、後段の遅延ユニット処理においては、
前段の遅延ユニット処理で付加された所定遅延時間間隔
の複数の残響音における各遅延時間間隔の間で、それよ
りも密な所定遅延時間間隔で更に複数の残響音が付加さ
れることになる。その場合の特性の一例を図示すると図
１１のようであり、前段の遅延ユニット処理の遅延時間
がｘ1であり、後段の遅延ユニット処理の遅延時間がｙ1
である。このように、遅延時間間隔が密でかつ複雑な残
響音を付加することができる。加えて、これらの複数の
遅延ユニット処理による残響処理は、データメモリ（１
００）、係数メモリ（４００）、プログラムメモリ（３
００）、遅延時間情報発生手段（２０）、アドレス情報
発生手段（３０９）、演算手段（４０１，４０２，４０
３，４０４）、制御手段（３０３）により、共通装置を
用いて時分割的に行うので、複数の遅延ユニット処理に
よる残響処理を、簡単な構成で時分割的に同時処理する
ことができるという優れた効果を奏する。また、各遅延
ユニット処理毎の遅延時間を設定する遅延時間情報の可
変設定により、夫々の遅延時間を任意に変更して、残響
特性を簡単かつ自由に変更することができるという効果
を奏する。【０００６】【実施例】以下、添付図面を参照してこの発明の一実施
例を詳細に説明しよう。図１及び図２はこの発明による
残響音付加装置の一実施例を示すブロック図、図３及び
図４はこの実施例の構成を機能的に表わした機能ブロッ
ク図、図５及び図６はデイジタルメモリを用いて所望の
遅延時間の残響音を発生させるための遅延回路の基本的
構成を示すブロック図である。説明の便宜上、まず図５
及び図６に示す遅延回路の基本的構成およびその動作を
説明し、次に図３及び図４の機能ブロック図により残響
音の形成過程を説明し、その次に図１及び図２に示す実
施例の具体的構成および動作を説明する。【０００７】 −−デイジタルメモリを用いた遅延回路の基本構成−− デイジタルメモリに対し所定のサンプリング周期Ｔ0で
順次サンプリングした入力楽音信号の振幅データＳＰＤ
（ｔ）を時間経過に従って順次記憶させるようにした場
合、時刻（ｔ−ｉ）で記憶した振幅データＳＰＤ（ｔ−
ｉ）をｉ時間経過した時刻ｔで読出すには、サンプリン
グ時刻がｔのときのアドレス情報ＡＤＲ（ｔ）に対し、
ｉ時間の間に変化したアドレス間隔ΔＡＤＲを次の（1-
1）式または（1-2）式で示す如く加算または減算し、時
刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−ｉ）を
求め、このアドレス情報ＡＤＲ（ｔ−ｉ）をディジタル
メモリのアドレス入力に与えれば良い。ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）＋ΔＡＤＲ …（1-1）ＡＤＲ（ｔ−ｉ）＝ＡＤＲ（ｔ）−ΔＡＤＲ …（1-2）【０００８】これによって、時刻（ｔ−ｉ）で記憶させ
た振幅データＳＰＤ（ｔ−ｉ）を次の（1-3）式で表わ
されるｉ時間遅れて読出すことができる。ｉ＝ ΔＡＤＲ × Ｔ0 …（1-3）すなわち、所望の遅延時間ｉに対応するアドレス間隔Δ
ＡＤＲを遅延時間情報として与えれば、時刻（ｔ−ｉ）
で記憶させた振幅データＳＰＤ（ｔ−ｉ）をｉ時間遅れ
て読出すことができる。この場合、上記（1-1）式によ
って時刻（ｔ−ｉ）におけるアドレス情報ＡＤＲ（ｔ−
ｉ）を求めるものは、振幅データＳＰＤ（ｔ）を時間経
過に伴って高位アドレスから低位アドレスへ向けて順次
記憶させる場合に適用される。また、（1-2）式による
ものは、振幅データＳＰＤ（ｔ）を低位アドレスから高
位アドレスへ向けて順次記憶させる場合に適用される。【０００９】従って、この発明における遅延回路は、振
幅データＳＰＤ（ｔ）を順次記憶するディジタルメモリ
ＤＭと、上記（1-1）式または（1-2）式で示される読出
し用のアドレス情報ＡＤＲ（ｔ−ｉ）を形成するアドレ
ス情報発生回路ＡＧと、上記アドレス間隔ΔＡＤＲを遅
延時間情報ＤＬＤとして発生するディレイレングスデー
タメモリＤＤＭとが基本的に設けられる。【００１０】図５はこのような考え方に基づく遅延回路
の一例を示すブロック図であって、ディジタルメモリＤ
Ｍ，アドレス情報発生回路ＡＧ，ディレイレングスデー
タメモリＤＤＭ，乗算器Ｍを備えている。ディジタルメ
モリＤＭは、図７のタイムチャートに示すように、クロ
ックパルスφに従って所定周期Ｔ0でサンプリングした
振幅データＳＰＤ（ｔ）を「０」〜「９」の各アドレス
に高位アドレス「９」側から低位アドレス「０」に向け
て順に記憶するものであり、例えばＲＡＭ（ランダムア
クセスメモリ）やシフトレジスタにより構成される。【００１１】このディジタルメモリＤＭにおける振幅デ
ータＳＰＤ（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路ＡＧによって行なわ
れる。すなわち、アドレス情報発生回路ＡＧはアドレス
カウンタＡＣと加算器ＡＤとを備え、サンプリング時刻
の更新に伴って値が更新される書込みアドレス情報ＡＤ
Ｒ（ｔ），ＡＤＲ（ｔ＋１），ＡＤＲ（ｔ＋２），……
ＡＤＲ（ｔ＋ｉ）を形成すると共に、前述の（1-1）式
で表わされる読出しアドレス情報ＡＤＲ（ｔ−ｉ）を形
成し、これらをデイジタルメモリＤＭのアドレス情報Ｄ
Ｍ・ＡＤＲとして出力する。すなわち、アドレスカウン
タＡＣは周期Ｔ0のクロックパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおける振幅
データＳＰＤ（ｔ）の書込みアドレス情報ＡＤＲ（ｔ）
として出力し、この情報ＡＤＲ（ｔ）を加算器ＡＤに供
給する。一方、ディレイレングスデータメモリＤＤＭは
所望の遅延時間ｉに対応する時間情報ＤＬＤ（ΔＡＤＲ
＝ｉ／Ｔ0）を加算器ＡＤの他の加算入力に供給する。
すると、加算器ＡＤは当該サンプリング時刻ｔにおい
て、まず前述の（1-1）式で表わされる演算を行いその
演算値をｉ時間前の振幅データＳＰＤ（ｔ−ｉ）の読出
しアドレス情報ＡＤＲ（ｔ−ｉ）として出力し、続いて
アドレスカウンタＡＣの出力情報ＡＤＲ（ｔ）をそのま
ま現在時刻ｔにおける振幅データＳＰＤ（ｔ）の書込み
アドレス情報ＡＤＲ（ｔ）として出力する。【００１２】これによって、ディジタルメモリＤＭから
は、時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記憶
させた振幅データＳＰＤ（ｔ−ｉ）が読出されると共
に、現在時刻ｔにおける振幅データＳＰＤ（ｔ）がアド
レス情報ＡＤＲ（ｔ）で指定されるアドレスに記憶され
る。このようにしてディジタルメモリＤＭからｉ時間遅
れて読出された振幅データＳＰＤ（ｔ−ｉ）は、乗算器
Ｍにおいて振幅レベル制御用の係数Ｋが乗算されてレベ
ル制御される。そして、レベル制御された振幅データＫ
・ＳＰＤ（ｔ−ｉ）は図示しないＤＡ変換器によりアナ
ログ信号に変換される。このような動作は各サンプリン
グ時刻毎に行なわれる。この結果、入力楽音よりｉ時間
遅れた残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延時間情
報ＤＬＤを時分割で順次与えれば、同一サンプリング時
間内に遅延時間の異なる複数の残響音に関する情報を取
り出すことができる。従って、この発明の実施例では、
図５に示す遅延回路は、周囲の壁などの反射体への距離
の差によって振幅レベルや遅延時間がランダムに異なる
複雑な残響特性の初期反射音を形成するために利用され
る。【００１３】図６は遅延回路の他の例を示すブロック図
であって、この例の遅延回路はアドレス情報発生回路Ａ
ＧのアドレスカウンタＡＣをプリセット型のダウンカウ
ンタで構成する。そしてアドレスカウンタＡＣに対して
所望の遅延時間ｉに対応する遅延時間情報ＤＬＤをプリ
セットしてこのプリセット値（ＤＬＤ）からダウンカウ
ント動作させることにより、該アドレスカウンタＡＣか
ら出力されるアドレス情報ＡＤＲ（ｔ），ＡＤＲ（ｔ＋
１），……ＡＤＲ（ｔ＋ｉ）の繰り返し周期が遅延時間
情報ＤＬＤにより指定される遅延時間と一致するように
し、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を記憶
させるべきアドレスからｉ時間前に記憶させた振幅デー
タＳＰＤ（ｔ−ｉ）を読出すようにしたものである。【００１４】換言すれば、ディジタルメモリＤＭが図６
の如く１０語で構成される場合にはアドレス間隔の最大
値が「１０」となるため、最大で１０・Ｔ0時間遅れた
振幅データＳＰＤ（ｔ−１０）を読出すことが可能であ
るが、所望の遅延時間ｉを例えば６・Ｔ0とする場合、
アドレスカウンタＡＣの出力情報ＤＭ・ＡＤＲを５，
４，３，２，１，０，５，……０の繰り返しとし、ディ
ジタルメモリＤＭにおいて使用するアドレスの範囲を所
望の遅延時間ｉ（ｉ＝６・Ｔ0）に対応して縮小し、現
在時刻ｔにおいてサンプリングした振幅データＳＰＤ
（ｔ）を書込もうとするアドレスを、ちょうどｉ時間前
の振幅データＳＰＤ（ｔ−ｉ）を書込んだアドレスに一
致させ、現在時刻ｔにおける振幅データＳＰＤ（ｔ）を
書込むべきアドレスからｉ時間前に書込んだ振幅データ
ＳＰＤ（ｔ−ｉ）を読出すようにしたものである。この
ために、この図６の遅延回路では、アドレスカウンタＡ
Ｃの出力情報ＤＭ・ＡＤＲが「０」から「９」に変化し
たことを検出し、この検出信号によりデイレイレングス
データメモリＤＤＭから出力されている時間情報ＤＬＤ
をアドレスカウンタＡＣにプリセットする最大値検出回
路ＭＸＤが設けられている。【００１５】一方、この図６の遅延回路は、現在時刻ｔ
においてサンプリングした振幅データＳＰＤ（ｔ）をそ
のままディジタルメモリＤＭに書込まず、ｉ時間前の振
幅データＳＰＤ（ｔ−ｉ）を所定割合いで帰還し、その
帰還値Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔにおいてサン
プリングした振幅データＳＰＤ（ｔ）との加算値を書込
むようにしたものである。このために、ディジタルメモ
リＤＭから読出されたｉ時間前の振幅データＳＰＤ（ｔ
−ｉ）に係数Ｋを乗算してディジタルメモリＤＭのデー
タ入力側に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・ＳＰＤ（ｔ−ｉ）と現在時刻ｔの振幅データＳＰＤ
（ｔ）とを加算し、その加算値「ＳＰＤ（ｔ）＋Ｋ・Ｓ
ＰＤ（ｔ−ｉ）」をディジタルメモリＤＭのデータ入力
に供給する加算器ＡＤとが設けられている。【００１６】従って、このように構成された遅延回路に
おいては、所望の遅延時間ｉを６・Ｔ0とする場合、ア
ドレスカウンタＡＣには該カウンタＡＣの出力情報ＤＭ
・ＡＤＲが「０」から最大値（この例では「９」）に変
化した時点で、ＤＬＤ＝６−１＝５で表わされる遅延時間情報ＤＬＤがプリセットされる。
これによって、アドレスカウンタＡＣはサンプリング時
刻の進行に伴って（サンプリング周期Ｔ0毎に）５，
４，３，２，１，０，５，……０という具合に変化する
アドレス情報ＤＭ・ＡＤＲを繰り返し出力するようにな
る。そして、各サンプリング時刻においては、アドレス
情報ＤＭ・ＡＤＲで指定されるアドレスに記憶されてい
るｉ時間前の振幅データＳＰＤ（ｔ−ｉ）がまず読出さ
れ、続いてこの読出しアドレスと同一アドレスに対しｉ
時間前の振幅データＳＰＤ（ｔ−ｉ）と現在時刻ｔでサ
ンプリングした振幅データＳＰＤ（ｔ）とを所定割合い
で加算したデータ「ＳＰＤ（ｔ）＋Ｋ・ＳＰＤ（ｔ−
ｉ）」が書込まれる。【００１７】従って、このように構成した遅延回路で
は、現在のサンプリング時刻ｔにおける振幅データＳＰ
Ｄ（ｔ）の書込みアドレスとｉ時間前の振幅データＳＰ
Ｄ（ｔ−ｉ）の読出しアドレスとが同一で、かつｉ時間
前の振幅データＳＰＤ（ｔ−ｉ）が帰還されているた
め、振幅レベルや遅延時間が規則的に変化する残響音に
関するデータを取り出すことができる。従って、この発
明の実施例では、図６に示す遅延回路は初期反射音発生
後の規則的残響特性の残響音を発生するために用いられ
ている。なお、振幅データＳＰＤに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは元の振
幅データＳＰＤよりレベルが大きくなってしまうため、
実際にはこの残響音に関するデータは減衰器を通して残
響音の出力部に導かれる。この場合、係数Ｋを「−１＜
Ｋ＜０」とするようにすれば、減衰器を必要としない。【００１８】次に、図３及び図４に示す機能ブロック図
を用いて残響音の形成過程を説明する。 −−残響音の形成過程−− まず、図３の実施例における残響音の形成過程は、振幅
レベルおよび遅延時間がランダムに変化する初期反射音
を形成する過程と、この初期反射音に続く、振幅レベル
および遅延時間が規則的に変化する残響音を形成する過
程とに大別される。そして、ここではこれらの初期反射
音および残響音は互いに独立した遅延回路系列で形成す
るように構成されている。図３において、入力楽音信号
を所定周期Ｔ0でサンプリングした振幅データＳＰＤ
（ｔ）は第１の遅延回路系列である初期反射音形成部１
に供給される。【００１９】初期反射音形成部１は、図５に示した遅延
回路を利用したもので、２０４８語の記憶アドレスを有
するメモリＤ０と、現在のサンプリング時刻ｔにおいて
上記メモリＤ０から読出した互いに遅延時間の異なるｉ
n時間（n＝１〜１０：この nは異なるｎ個のｉを区別す
るための添字であり、係数ではないことに注意された
い）前の１０種類の振幅データＳＰＤ（ｔ−ｉ1），Ｓ
ＰＤ（ｔ−ｉ2），……ＳＰＤ（ｔ−ｉ10）に対して任
意の振幅レベル制御用係数Ｋn（ｎ＝１〜１０）を乗算
する乗算器Ｍ１〜Ｍ１０と、これら乗算器Ｍ１〜Ｍ１０
の乗算値出力Ｋ1・ＳＰＤ（ｔ−ｉ1），Ｋ2・ＳＰＤ
（ｔ−ｉ2），……Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和【数１】を求め、該総和を現在時刻ｔにおける初期反射音の瞬時
値ＥＣＨ（ｔ）として出力する加算器ＳＵＭとから構成
されている。【００２０】なお、加算器ＳＵＭは、上記数１に示され
た総和を次のサンプリング時刻（ｔ＋１）まで一時記憶
するレジスタＲ０を内蔵している。このような構成の初
期反射音形成部１において、現在時刻ｔでサンプリング
された入力楽音の振幅データＳＰＤ（ｔ）は、メモリＤ
０の２０４８語の記憶アドレスのうち現在時刻ｔに対応
したアドレスに書込まれる。次に、加算器ＳＵＭ内のレ
ジスタＲ０には前回のサンプリング時刻（ｔ−１）にお
ける総和【数２】が記憶されているため、このレジスタＲ０の内容がリセ
ットされる。次に、ｉn時間前の１０種類の振幅データ
ＳＰＤ（ｔ−ｉ1）〜ＳＰＤ（ｔ−ｉ10）のうち、遅延
時間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）をメモリＤ０か
ら読出すため、遅延時間ｉ1に対応するメモリＤ０のア
ドレスが指定され、該アドレスからｉ1時間前にサンプ
リングした振幅データＳＰＤ（ｔ−ｉ1）が読出され
る。この場合、ｉ1時間前の振幅データＳＰＤ（ｔ−ｉ
1）を読出すためのアドレスは前述した（1-1）式によっ
て求められる。【００２１】このようにして読出された遅延時間ｉ1の
振幅データＳＰＤ（ｔ−ｉ1）は、乗算器Ｍ１に入力さ
れ、この乗算器Ｍ１において遅延時間ｉ1の第１反射音
ＥＣＨ1に対応する振幅レベル制御用の係数Ｋ1と乗算さ
れる。そして、その乗算値Ｋ1・ＳＰＤ（ｔ−ｉ1）は加
算器ＳＵＭに入力され、レジスタＲ０の現在値と加算さ
れ、その加算値はレジスタＲ０に再び記憶される。この
場合、レジスタＲ０の内容は、現在時刻ｔの振幅データ
ＳＰＤ（ｔ）の書込みの直後にリセットされているた
め、この時レジスタＲ０に書込まれる内容はデータＫ1
・ＳＰＤ（ｔ−ｉ1）となる。このようにして、遅延時
間ｉ1の振幅データＳＰＤ（ｔ−ｉ1）の読出し処理およ
びレベル制御処理が終了すると、すなわち第１反射音Ｅ
ＣＨ1に関する処理が終了すると、次に遅延時間ｉ2の第
２反射音ＥＣＨ2に関する振幅データＳＰＤ（ｔ−ｉ2）
の読出し処理およびレベル制御処理が第１反射音ＥＣＨ
1の形成処理と同様にして行なわれる。この結果、加算
器ＳＵＭ内のレジスタＲ０には、第１反射音ＥＣＨ1に
関するデータＫ1・ＳＰＤ（ｔ−ｉ1）と第２反射音ＥＣ
Ｈ2に関するデータＫ2・ＳＰＤ（ｔ−ｉ2）との加算値
「Ｋ1・ＳＰＤ（ｔ−ｉ1）＋Ｋ2・ＳＰＤ（ｔ−ｉ2）」
が記憶される。【００２２】このような処理は第３反射音ＥＣＨ3〜第
１０反射音ＥＣＨ10についても同様に行なわれる。この
結果、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10に関する振幅データＫ1・ＳＰＤ（ｔ−ｉ
1）〜Ｋ10・ＳＰＤ（ｔ−ｉ10）の総和【数１】が記憶される。そして、この数１に示す総和は
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10からなる初
期反射音の瞬時値ＥＣＨ（ｔ）としてスイッチ回路ＳＷ
を介して出力される。スイッチ回路ＳＷは、次の表１に
示すように、１サンプリング周期Ｔ0内の初期反射音の
形成処理時間ＴaにおいてはレジスタＲ０出力を選択出
力し、初期反射音の形成処理後の時間Ｔbにおいては第
２の遅延回路系列の出力を選択出力するものである。【００２３】【００２４】このスイッチ回路ＳＷによって選択出力さ
れる情報ＥＣＨ（ｔ）は、図示しないＤＡ変換器におい
てアナログ信号に変換された後スピーカに加えられ、入
力楽音に対する初期反射音として発音される。従って、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の遅延時間
ｉnおよび振幅レベル制御用の係数Ｋnをそれぞれ異なら
せることにより、図８に示すように振幅レベルおよび遅
延時間がランダムに変化する初期反射音を得ることがで
きる。ここで、入力楽音のサンプリング周期Ｔ0を０．
０４ｍｓ（２５ｋＨz）とした場合、現在時刻ｔの振幅
データＳＰＤ（ｔ）の書込みアドレスＡＤＲ（ｔ）より
例えば１６２６語離れたアドレスに記憶されている振幅
データＳＰＤ（ｔ−１６２６）を読出した場合、その遅
延時間ｉはｉ＝１６２６×０．０４≒６５ｍｓとなり、入力楽音より約６５ｍｓ遅れた初期反射音ＥＣ
Ｈnを発生させることができる。【００２５】一方、入力楽音を所定周期Ｔ0でサンプリ
ングした振幅データＳＰＤ（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給され
る。この第２の遅延回路系列は、振幅データＳＰＤ
（ｔ）をｊ時間遅らせてバンドパスフィルタＢＰＦに供
給する遅延用のメモリＤ１０と、このメモリＤ１０から
供給される遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）の
所定周波数帯域成分のみを通過させるローパスフィルタ
ＬＰＦおよびハイパスフィルタＨＰＦとから成るディジ
タル型のバンドパスフィルタＢＰＦと、該バンドパスフ
ィルタＢＰＦを通過した振幅データＳＰＤ（ｔ−ｊ）に
基づき遅延時間間隔の粗い残響音データＲＶＤ¹を形成
する櫛型フィルタ構成の第１残響音形成部２と、前記残
響音データＲＶＤ¹に基づき遅延時間間隔が密な残響音
データＲＶＤ²を形成するオールパスフィルタ構成の第
２残響音形成部３とから構成されている。各残響音形成
部２，３の詳細は図４に示されている。【００２６】このような構成において、現在時刻ｔでサ
ンプリングした振幅データＳＰＤ（ｔ）は、メモリＤ１
０における２０４８語の記憶アドレスのうち現在時刻ｔ
に対応したアドレスＡＤＲ（ｔ）に書込まれる。次に、
メモリＤ１０に記憶した振幅データＳＰＤ（ｔ）のう
ち、ｊ時間前のデータＳＰＤ（ｔ−ｊ）を読出すため、
遅延時間ｊに対応するメモリＤ１０のアドレスが指定さ
れ、該アドレスからｊ時間前にサンプリングした振幅デ
ータＳＰＤ（ｔ−ｊ）が読出される。この場合、ｊ時間
前の振幅データＳＰＤ（ｔ−ｊ）を読出すためのアドレ
スは、初期反射音の形成の場合と同様に、前述した（1-
1）式によって求められる。遅延時間ｊは、メモリＤ１
０のアドレスの大きさに応じた値から０まで任意に設定
でき、かつ初期反射音の設定とも全く無関係に設定でき
るが、一般的な残響とする場合、第１０反射音ＥＣＨ10
に関する遅延時間ｉ10よりやや大きく（ｊ＞ｉ10）設定
されている。【００２７】このようにしてメモリＤ１０から読出され
た遅延時間ｊの振幅データＳＰＤ（ｔ−ｊ）はローパス
フィルタＬＰＦの乗算器Ｍ１１に入力され、ここにおい
て所定の係数Ｋ11と乗算される。そして、その乗算値Ｋ
11・ＳＰＤ（ｔ−ｊ）はレジスタＲ１に一時記憶され
る。次に、１語の記憶アドレスを有するメモリＳＤ０か
ら１サンプリング時間（１・Ｔ0）前に書込まれた振幅
データＳＰＤ（ｔ−ｊ−１）が読出され、このデータＳ
ＰＤ（ｔ−ｊ−１）に所定の係数Ｋ12が乗算器Ｍ１２に
おいて乗算される。つぎに、乗算器Ｍ１２の乗算値出力
Ｋ12・ＳＰＤ（ｔ−ｊ−１）とレジスタＲ１に一時記憶
されているｊ時間前の振幅データＫ11・ＳＰＤ（ｔ−
ｊ）とが加算され、その加算値「Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」は再びレジスタＲ１
に一時記憶されると共に、レジスタＲ２にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間（１・
Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−ｊ−１）
がメモリＳＤ０から再び読出され、このデータＳＰＤ
（ｔ−ｊ−１）に所定の係数Ｋ13が乗算器Ｍ１３におい
て乗算される。そして、この乗算値Ｋ13・ＳＰＤ（ｔ−
ｊ−１）はレジスタＲ２に一時記憶されている値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」と加算され、その加算値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）＋Ｋ13・ＳＰＤ（ｔ−ｊ−１）」はレジスタＲ２に再び一時記憶される。次に、レジスタ
Ｒ１に一時記憶されている値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）」を次のサンプリング周期（ｔ＋１）で使用するため、こ
の値「Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ
−ｊ）」がメモリＳＤ０に書込まれる。【００２８】このような動作が各サンプリング周期Ｔ0
毎に行なわれることにより、ローパスフィルタＬＰＦの
レジスタＲ２からは所定帯域の高周波成分を除去したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）が出力され、この
振幅データＳＰＤ（ｔ−ｊ）はハイパスフィルタＨＰＦ
に送られる。すると、ハイパスフィルタＨＰＦでは、ロ
ーパスフィルタの場合と同様にしてｊ時間前の振幅デー
タＳＰＤ（ｔ−ｊ）から所定帯域の低周波成分の除去が
行なわれる。【００２９】すなわち、ローパスフィルタＬＰＦのレジ
スタＲ２の出力データＳＰＤ（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係数Ｋ14
と乗算される。そして、その乗算値Ｋ14・ＳＰＤ（ｔ−
ｊ）はレジスタＲ３に一時記憶される。次に、１語の記
憶アドレスを有するメモリＳＤ１から１サンプリング時
間（１・Ｔ0）前に書込まれた振幅データＳＰＤ（ｔ−
ｊ−１）が読出され、このデータＳＰＤ（ｔ−ｊ−１）
に所定の係数Ｋ15が乗算器Ｍ１５において乗算される。
次に、乗算器Ｍ１５から得られた乗算値Ｋ15・ＳＰＤ
（ｔ−ｊ−１）はレジスタＲ３に一時記憶されているｊ
時間前の振幅データＫ14・ＳＰＤ（ｔ−ｊ）と加算さ
れ、その加算値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ15・ＳＰ
Ｄ（ｔ−ｊ−１）」はレジスタＲ３に一時記憶されると
共に、レジスタＲ４にも一時記憶される。次に、現在時
刻ｔより１サンプリング時間（１・Ｔ0）前に書込まれ
たデータＳＰＤ（ｔ−ｊ−１）がメモリＳＤ１から再び
読出され、この読出しデータＳＰＤ（ｔ−ｊ−１）に所
定の係数Ｋ16が乗算器Ｍ１６において乗算される。そし
て、この乗算値Ｋ16・ＳＰＤ（ｔ−ｊ−１）はレジスタ
Ｒ４に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」と加算され、その加算
値Ｋ16・ＳＰＤ（ｔ−ｊ−１）＋Ｋ14・ＳＰＤ（ｔ−ｊ）
＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）はレジスタＲ４に一時記憶される。次に、レジスタＲ３
に一時記憶されている値「Ｋ14・ＳＰＤ（ｔ−ｊ）＋Ｋ
15・ＳＰＤ（ｔ−ｊ−１）」を次のサンプリング周期
（ｔ＋１）で使用するため、この値「Ｋ14・ＳＰＤ（ｔ
−ｊ）＋Ｋ15・ＳＰＤ（ｔ−ｊ−１）」がメモリＳＤ１
に書込まれる。【００３０】このような動作がサンプリング周期Ｔ0毎
に行なわれることにより、ハイパスフィルタＨＰＦのレ
ジスタＲ４からは所定帯域の低周波成分を除去したｊ時
間前の振幅データＳＰＤ（ｔ−ｊ）が出力される。な
お、ローパスフィルタＬＰＦのレジスタＲ１は、該レジ
スタの内容をメモリＳＤ０に書込んだ後は次のサンプリ
ング周期まで使用しないので、ハイパスフィルタＨＰＦ
のレジスタＲ３と共用することができる。このようにし
て、所定帯域の低周波成分および高周波成分の除去され
たｊ時間前の振幅データＳＰＤ（ｔ−ｊ）は第１残響音
形成部２に入力される。図４に詳細を示した第１残響音
形成部２では、遅延時間の異なる櫛型フィルタ構成の遅
延回路２Ａ，２Ｂ，２Ｃが３回路並列に設けられてい
る。３個の遅延回路２Ａ，２Ｂ，２Ｃを並列に設けてい
るのは、櫛型フィルタ構成の遅延回路の周波数特性が単
独の場合には図９の記号Ａ，Ｂ，Ｃで示す如く波状とな
ってしまうのでこれを平坦化するためである。すなわ
ち、遅延時間の異なる３個の遅延回路２Ａ，２Ｂ，２Ｃ
を並列に設けることにより、全体としての周波数特性を
図９の記号Ｄで示すように平坦化することができる。こ
の場合、平坦化の度合いは遅延回路の並列接続数を増加
するほど良くなる。【００３１】この実施例では、遅延回路２Ａの遅延時間
が最も長く、次に遅延回路２Ｂの遅延時間が長く、遅延
回路２Ｃの遅延時間が最も短く設定されている。そし
て、各遅延回路２Ａ，２Ｂ，２Ｃは遅延時間の設定が異
なるのみで、その構成は全て同一である。従って、図に
おいては、回路２Ｂおよび２Ｃについては乗算器，レジ
スタ，メモリの番号を示すのみで、遅延回路２Ａのみを
詳細に図示している。このような構成の第１残響音形成
部２において、バンドパスフィルタＢＰＦを通過したｊ
時間前の振幅データＳＰＤ（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数Ｋ17が乗算され
る。そして、その乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）は乗算
器Ｍ１７内のレジスタＲ５に一時記憶される。次に、２
０４８語の記憶アドレスを有するメモリＤ１にｘ1時間
前に書込まれた振幅データＳＰＤ（ｔ−ｘ1）を読出す
ため、遅延時間ｘ1に対応するメモリＤ１のアドレスが
指定される。これによって、メモリＤ１からｘ1時間前
の振幅データＳＰＤ（ｔ−ｘ1）が読出される。そし
て、この振幅データＳＰＤ（ｔ−ｘ1）は加算器ＳＵＭ
に供給され、この加算器ＳＵＭにおいて他のメモリＤ
２，Ｄ３の出力データおよび遅延回路２Ｂ，２Ｃのメモ
リＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算され、該
加算器ＳＵＭ内のレジスタＲ１１に一時記憶される。こ
の場合、メモリＤ１〜Ｄ９の読出し動作はメモリＤ１か
らＤ９まで順に時分割で行なわれるようになっており、
メモリＤ１の読出し動作時には他のメモリＤ２〜Ｄ９か
らはデ−タが出力されていない。このため、加算器ＳＵ
Ｍ内のレジスタＲ１１への書込み内容は、メモリＤ１か
ら読出されたデータＳＰＤ（ｔ−ｘ1）となる。【００３２】一方、メモリＤ１から読出された振幅デー
タＳＰＤ（ｔ−ｘ1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数Ｋ18が乗算された後メモリＤ１の入力側
に帰還される。そして、この乗算値Ｋ18・ＳＰＤ（ｔ−
ｘ1）は現在時刻ｔにおいてレジスタＲ５に一時記憶さ
せたデータＫ17・ＳＰＤ（ｔ−ｊ）と加算され、その加
算値Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ18・ＳＰＤ（ｔ−ｘ1) はレジスタＲ６に一時記憶される。次に、レジスタＲ６
に記憶された振幅データ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ
18・ＳＰＤ（ｔ−ｘ1）」は、ｘ1時間前の振幅データＳ
ＰＤ（ｔ−ｘ1）が記憶されていたアドレスと同一アド
レスに書込まれる。この後、レジスタＲ６の内容はリセ
ットされる。レジスタＲ６の内容をリセットするのは、
このレジスタＲ６を次の段階でメモリＤ２の系統の処理
に兼用しているためである。【００３３】このようにしてメモリＤ１の系統の処理が
終了すると、次にメモリＤ２の系統の処理が同様にして
行なわれる。すなわち、２０４８語のアドレスを有する
メモリＤ２にｘ2時間前に書込まれた振幅データＳＰＤ
（ｔ−ｘ2）を読出すため、遅延時間ｘ2に対応するメモ
リＤ２のアドレスが指定される。これによって、メモリ
Ｄ２からｘ2時間前にサンプリングした振幅データＳＰ
Ｄ（ｔ−ｘ2）が読出される。そして、この振幅データ
ＳＰＤ（ｔ−ｘ2）は加算器ＳＵＭにおいてレジスタＲ
１１の内容（メモリＤ１から読出された内容）ＳＰＤ
（ｔ−ｘ1）と加算され、その加算値「ＳＰＤ（ｔ−ｘ
1）＋ＳＰＤ（ｔ−ｘ2）」はレジスタＲ１１に一時記憶
される。一方、メモリＤ２から読出された振幅データＳ
ＰＤ（ｔ−ｘ2）は乗算器Ｍ１９において振幅レベル制
御用の係数Ｋ19が乗算された後、メモリＤ２の入力側に
帰還される。そして、その乗算値Ｋ19・ＳＰＤ（ｔ−ｘ
2）はレジスタＲ５に一時記憶されている値Ｋ17・ＳＰ
Ｄ（ｔ−ｊ）と加算され、その加算値「Ｋ17・ＳＰＤ
（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ2）」はレジスタＲ
６に一時記憶される。このレジスタＲ６に記憶されたデ
ータ「Ｋ17・ＳＰＤ（ｔ−ｊ）＋Ｋ19・ＳＰＤ（ｔ−ｘ
2）」は、ｘ2時間前のデータＳＰＤ（ｔ−ｘ2）が記憶
されていたアドレスと同一アドレスに記憶される。この
後、レジスタＲ６の内容はリセットされる。【００３４】次に、メモリＤ３の系統の処理がメモリＤ
２の系統の処理と同様にして行なわれる。従って、メモ
リＤ１〜Ｄ３の系統の処理を終了した段階では、メモリ
Ｄ３の系統の遅延時間をｘ3とすると、レジスタＲ１１
に記憶される内容は、ＳＰＤ（ｔ−ｘ1）＋ＳＰＤ（ｔ−ｘ2）＋ＳＰＤ（ｔ−
ｘ3）となり、またメモリＤ３に記憶される内容はＫ17・ＳＰＤ（ｔ−ｊ）＋Ｋ20・ＳＰＤ（ｔ−ｘ3）となる。このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。【００３５】従って、遅延回路２ＢにおけるメモリＤ
４，Ｄ５，Ｄ６の各系統の遅延時間をそれぞれｘ4，ｘ
5，ｘ6とし、また遅延回路２ＣにおけるメモリＤ７，Ｄ
８，Ｄ９の各系統の遅延時間をそれぞれｘ7，ｘ8，ｘ9
とすると、遅延回路２Ａ〜２Ｃの全ての処理を終了した
段階におけるレジスタＲ１１の内容は、【数３】となる。この結果、初期反射音に続き、図１０に示すよ
うに遅延時間間隔が粗く、そして振幅レベルおよび遅延
時間が規則的に変化する残響音が得られる。なお、図１
０においては、時間関係が複雑になるため、遅延回路２
Ａについてのみの残響音を図示している。以上のように
して形成された遅延時間間隔の粗い残響音データＲＶＤ
¹は、第２残響音形成部３に入力される。【００３６】図４に詳細を示した第２残響音形成部３で
は、周波数特性が平坦なオールパス型フィルタ構成の遅
延回路３Ａ，３Ｂ，３Ｃが直列に設けられている。３個
の遅延回路３Ａ，３Ｂ，３Ｃを直列に設けているのは、
第１残響音形成部２において得られた残響音データＲＶ
Ｄ¹より密な遅延時間間隔の残響音データＲＶＤ²を形成
するためである。従って、この第２残響音形成部３にお
ける各遅延回路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残
響音形成部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅
延時間よりも短く設定される。そして、各遅延回路３
Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみでその構
成は全て同じである。従って、図においては、遅延回路
３Ｂ，３Ｃについては乗算器，レジスタ，メモリの番号
を示すのみで、遅延回路３Ａについてのみ詳細構成を示
している。【００３７】まず、第２残響音形成部２から出力される
残響音データＲＶＤ¹は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータＲＶＤ¹をレジスタＲ１２
に記憶させる前に、まず５１２語の記憶アドレスを有す
るメモリＭＤ０にｙ1時間前に書込まれたデータＲＶＤ¹
（ｔ−ｙ1）を読出すため、遅延時間ｙ1時間に対応する
メモリＭＤ０のアドレスが指定される。これによって、
メモリＭＤ０からｙ1時間前に書込まれたＲＶＤ¹（ｔ−
ｙ1）が読出される。次に、このデータＲＶＤ¹（ｔ−ｙ
1）には乗算器Ｍ３０において、振幅レベル制御用の係
数Ｋ30が乗算され、その乗算値Ｋ30・ＲＶＤ¹（ｔ−ｙ
1）はメモリＭＤ０の入力側に帰還される。そして、次
にこの帰還データＫ30・ＲＶＤ¹（ｔ−ｙ1）と第１残響
音形成部２から現在時刻ｔに供給されるデータＲＶＤ¹
（ｔ）とが加算され、その加算値「ＲＶＤ¹（ｔ）＋Ｋ3
0・ＲＶＤ¹（ｔ−ｙ1）」はレジスタＲ１２に一時記憶
される。次に、遅延時間ｙ1に対応するメモリＭＤ０の
アドレスが再び指定され、メモリＭＤ０からｙ1時間前
に書込まれたデータＲＶＤ¹（ｔ−ｙ1）が再び読出さ
れ、その読出しデータＲＶＤ¹（ｔ−ｙ1）がレジスタＲ
１３に一時記憶される。次に、レジスタＲ１２に一時記
憶されたデータ「ＲＶＤ¹（ｔ）＋Ｋ30・ＲＶＤ¹（ｔ−
ｙ1）」と振幅レベル制御用の定数Ｋ29とが乗算器Ｍ２
９において乗算される。そして、その乗算値Ｋ29・｛ＲＶＤ¹（ｔ）＋Ｋ30・ＲＶＤ¹（ｔ−ｙ1）｝はレジスタＲ１３に一時記憶されている値ＲＶＤ¹（ｔ
−ｙ1）と加算され、その加算値ＲＶＤ¹（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ¹（ｔ）＋Ｋ30・Ｒ
ＶＤ¹（ｔ−ｙ1）｝はレジスタＲ１３に一時記憶される。次に、レジスタＲ
１２に一時記憶されているデータ「ＲＶＤ¹（ｔ）＋Ｋ3
0・ＲＶＤ¹（ｔ−ｙ1）」を現在時刻ｔよりｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）において使用するた
め、該データ「ＲＶＤ¹（ｔ）＋Ｋ30・ＲＶＤ¹（ｔ−ｙ
1）」はｙ1時間前のデータＲＶＤ¹（ｔ−ｙ1）が記憶さ
れていたアドレスと同一アドレスに書込まれる。【００３８】このようにして遅延回路３Ａによる処理が
終了すると、レジスタＲ１３に記憶されたデータＲＶＤ¹（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ¹（ｔ）＋Ｋ30・Ｒ
ＶＤ¹（ｔ−ｙ1）｝は遅延回路３Ｂに送られ、この遅延回路３Ｂにおいて回
路３Ａの場合と同様の処理が行なわれる。ここで、遅延
回路３Ａ，３Ｂ，３Ｃの出力データをＲＶＤ^2A，ＲＶＤ
^2B，ＲＶＤ^2Cで表わし、回路３Ｂの遅延時間をｙ2，回
路３Ｃの遅延時間をｙ3とすると、回路３Ａ，３Ｂ，３
ＣのレジスタＲ１３，Ｒ１５，Ｒ１７の出力データは次
の（1-4）式，（1-5）式，（1-6）式によって表わされ
る。【００３９】ＲＶＤ^2A＝ＲＶＤ¹（ｔ−ｙ1）＋Ｋ29・｛ＲＶＤ¹（ｔ）＋Ｋ30・ＲＶＤ¹（ｔ−ｙ1）｝ …（1-4）ＲＶＤ^2B＝ＲＶＤ^2A（ｔ−ｙ2）＋Ｋ31・｛ＲＶＤ^2A（ｔ）＋Ｋ32・ＲＶＤ^2A（ｔ−ｙ2）｝ …（1-5）ＲＶＤ^2C＝ＲＶＤ^2B（ｔ−ｙ3）＋Ｋ33・｛ＲＶＤ^2B（ｔ）＋Ｋ34・ＲＶＤ^2B（ｔ−ｙ3）｝ …（1-6）そして、遅延回路３Ｃの出力データＲＶＤ^2Cは初期反射
音に続く残響音を発生させるためのデータとしてスイッ
チ回路ＳＷを経由して出力される。【００４０】ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅
延時間を、ｙ1＞ｙ2＞ｙ3 の関係に設定した場合、図１１に示すように遅延時間間
隔の密な残響音を形成することができる。すなわち、遅
延回路３Ａは第１残響音形成部２で形成された遅延時間
間隔の粗い残響音データＲＶＤ¹に基づき、第１残響音
形成部２の遅延時間間隔よりも短い時間間隔ｙ1で第１
の残響音データＲＶＤ2Aを形成し、遅延回路３Ｂは回路
３Ａの遅延時間間隔ｙ1よりもさらに短い時間間隔ｙ2で
第２の残響音データＲＶＤ^2Bを形成する。このため、遅
延回路３Ａ〜３Ｃにおける残響音の形成処理が進行する
に伴って遅延時間間隔の密な残響音が形成されるように
なる。なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関する処
理が終了した後は次のサンプリング周期まで使用しない
ので、時分割的に共用することができる。【００４１】次に、図１に示す実施例の具体的構成およ
び動作について説明する。なお、以下の説明では、図１
に示す装置が上述した図３及び図４の機能に従って残響
音の形成を行なうものとして述べる。 −−実施例の具体的構成−− 図１に示す実施例に係る残響音付加装置は、大別する
と、記憶部１０，時間情報発生部２０，アドレス情報発
生部３０，演算部４０とから構成されている。時間情報
発生部２０とアドレス情報発生部３０の詳細は図２に示
されている。【００４２】記憶部１０は、図５，図６における遅延用
のデイジタルメモリＤＭに相当するもので、ここでは複
数のメモリブロックを有するデータメモリ１００とラッ
チ１０１とから構成されている。データメモリ１００に
おいては、複数のメモリブロックを利用して、図１２に
示すように、１語（１６ビット）のメモリＳＤ０〜ＳＤ
１５と、５１２語（１語は１６ビット）のメモリＭＤ０
〜ＭＤ１５と、２０４８語（１語は１６ビット）のメモ
リＤ０〜Ｄ１５が設けられている。そして、このメモリ
ＳＤ０〜ＳＤ１５，ＭＤ０〜ＭＤ１５，Ｄ０〜Ｄ１５に
記憶すべきデータは演算部４０から与えられ、データの
記憶アドレスおよび読出しアドレスはアドレス情報発生
部３０から出力されるアドレス情報ＤＭ・ＡＤＲによっ
て指定され、また各メモリＳＤ０〜Ｄ１５から読出され
たデータはラッチ１０１を介して演算部４０に供給され
る構成になっている。【００４３】図２に詳細を示した時間情報発生部２０
は、図５，図６におけるディレイレングスデータメモリ
ＤＤＭに相当するものであり、パラメータ指定回路２０
０とディレイレングスデータメモリ２０１とを備え、こ
こではディレイレングスデータメモリ２０１はパラメー
タ指定回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに対応し
て各データ遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５に関する遅延時間情報ＤＬＤ^m〔ｎ〕（ｎ：Ｄ０〜
Ｄ１５，ＭＤ０〜ＭＤ１５のメモリを指示、ｍ：１〜８
の種類を指示）のうちいずれか１つの種類を選択的に出
力するように構成されている。【００４４】すなわち、ディレイレングスデータメモリ
２０１は、図１３に示すように、データ遅延用のメモリ
Ｄ０〜Ｄ１５，ＭＤ０〜ＭＤ１５それぞれに対応したメ
モリブロックＭＢ（Ｄ０）〜ＭＢ（Ｄ１５），ＭＢ（Ｍ
Ｄ０）〜ＭＢ（ＭＤ１５）を備え、この各メモリブロッ
クＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）はそれぞれ上述した
８種類の残響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロックＭＢ（Ｄ０）〜ＭＢ
（ＭＤ１５）の各記憶アドレス「０」〜「７」にはそれ
ぞれ異なる遅延時間情報ＤＬＤ¹〔Ｄ０〕〜ＤＬＤ⁸〔Ｄ
０〕，ＤＬＤ¹ 〔Ｄ１〕〜ＤＬＤ⁸〔Ｄ１〕，……ＤＬ
Ｄ¹〔Ｄ１５〕〜ＤＬＤ⁸〔Ｄ１５〕，ＤＬＤ¹〔ＭＤ
０〕〜ＤＬＤ⁸〔ＭＤ０〕，……ＤＬＤ¹〔ＭＤ１５〕〜
ＤＬＤ⁸〔ＭＤ１５〕が予め記憶されている。そして、
発生すべき残響音の残響特性を指示する３ビット構成の
パラメータ指示情報ＰＳＬが下位アドレス情報としてパ
ラメータ指示回路２００から供給され、更にメモリＭＤ
０〜ＭＤ１５，Ｄ０〜Ｄ１５のメモリ番号「０〜１５」
を指定する４ビット構成のメモリ番号情報ＤＬn（ｎ：
０〜１５）およびメモリの種別「Ｄ，ＭＤ，ＳＤ」を指
定する２ビット構成のメモリ種別情報ＤＬk（ｋ：Ｄ，
ＭＤ，ＳＤ）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報ＤＬnおよびＤＬkで指定さ
れるメモリブロック（ＭＢ（Ｄ０）〜ＭＢ（ＭＤ１５）
のうち１つ）のうち、情報ＰＳＬで指定される記憶アド
レス（「０」〜「７」のうち１つ）に記憶されている遅
延時間情報ＤＬＤ^m〔ｎ〕が読出され、パラメータ指定
回路２００で指定した所望の残響特性の残響音の遅延時
間関係を規定する情報としてアドレス情報発生部３０へ
供給される。なお、メモリＳＤ０〜ＳＤ１５について
は、遅延時間が固定（１・Ｔ0）であるため、このメモ
リＳＤ０〜ＳＤ１５に対する遅延時間情報は必要としな
い。また、パラメータ指定回路２００からは、パラメー
タ指定情報ＰＳＬとともに、８種類の残響音を形成する
ための制御プログラムのうち所望の制御プログラムの１
つを選択する３ビット構成のプログラム選択情報ＰＧＳ
が出力される。【００４５】次に、図２に詳細を示したアドレス情報発
生部３０は、時間情報発生部２０から出力される遅延時
間情報ＤＬＤ^m〔ｎ〕およびプログラム選択情報ＰＧＳ
と、制御プログラムの１ステップの周期を定めるマスタ
クロックパルスφ0とに基づき、所望の残響特性の残響
音を形成するためのデータメモリ１００に対するアドレ
ス情報ＤＭ・ＡＤＲを発生すると共に、各部回路の動作
を制御する各種の制御信号を発生するものであり、プロ
グラムメモリ３００，プログラムカウンタ３０１，プロ
グラムデコードメモリ３０２，制御信号出力レジスタ３
０３，セレクタ３０４，アドレスカウンタ３０５，ラッ
チ３０６，減算回路３０７，最大値検出回路３０８，ア
ドレス情報出力回路３０９とを備えている。【００４６】プログラムメモリ３００には、８種類の残
響特性の残響音を形成するために８種類の制御プログラ
ムが予め記憶されており、どの種類の制御プログラムを
出力すべきかはパラメータ指定回路２００からのプログ
ラム選択情報ＰＧＳによって指定される。そして、指定
された制御プログラムの内容はマスタクロックパルスφ
0をカウントするプログラムカウンタ３０１の出力情報
ＰＣによって１ステップ毎に順次読出される。この場
合、図３及び図４で説明した初期反射音形成部１，バン
ドパスフィルタＢＰＦ，第１残響音形成部２，第２残響
音形成部３の全ての処理を１サンプリング周期（Ｔ0）
内で終了させるために、サンプリング周波数を２５ｋＨ
z，マスタクロックパルスφ0の周波数を４．８ＭＨzと
すると、１つの制御プログラムのステップ数は４８００
／２５＝１９２以内で構成され、この１９２ステップの
制御プログラム内容が各サンプリング周期Ｔ0毎に実行
される。そして、各ステップにおける制御プログラムと
しては、表２に示すように、１ステップが１６ビットの
情報から成るタイプ１，タイプ２，タイプ３の３種類の
内容が準備されており、初期反射音の形成，フィルタ処
理，残響音の形成はこれら３種類の制御プログラムの出
力順序および各ビット情報の内容を適宜組合せることに
よって行なわれる。【００４７】【００４８】この場合、１６ビットから成る１ステップ
の制御プログラムは、情報ＯＦ・ＡＤＲn，ＲＧn，ＤＬ
n，ＡＤＲ〔Ｋn〕の如く制御信号出力レジスタ３０３を
介してそのまま出力されるものと、メモリの書込み制御
信号ＷＲ１などの如くプログラムデコードメモリ３０２
によってデコードされた後制御信号出力レジスタ３０３
を介して出力されるものとが有り、後者はオペレーショ
ンコードＯＰＣとしてプログラムメモリ３００からプロ
グラムデコードメモリ３０２に与えられる。なお、表２
の内容の詳細については全体の動作説明とともに後述す
る。【００４９】一方、アドレスカウンタ３０５は図１４に
示すように遅延用のメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ
１５のそれぞれに対応したアドレスカウンタＡＣ（Ｄ
０）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）〜ＡＣ（ＭＤ１
５）を備えている。このアドレスカウンタ３０５におけ
る各カウンタＡＣ（Ｄ０）〜ＡＣ（Ｄ１５），ＡＣ（Ｍ
Ｄ０）〜ＡＣ（ＭＤ１５）は、メモリ番号情報ＤＬnお
よびメモリ種別情報ＤＬkによって選択的に動作状態と
される。情報ＤＬnおよびＤＬkによって動作状態となっ
たアドレスカウンタＡＣ（ｎ）（ｎ：Ｄ０〜Ｄ１５，Ｍ
Ｄ０〜ＭＤ１５）のカウント出力情報ＡＤＲ〔ｎ〕はラ
ッチ３０６を介してアドレス情報出力回路３０９へ供給
されると共に、減算回路３０７へ供給される。この場
合、アドレスカウンタＡＣ（ｎ）の出力情報ＡＤＲ
〔ｎ〕はメモリＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５のうち
メモリＤ０〜Ｄ１５が２０４８語のアドレス長となって
いるため、２０４８語までのアドレス範囲を指定できる
ように１１ビットで構成されている。なお、アドレスカ
ウンタ３０５はＲＡＭから構成される。【００５０】減算回路３０７は、ラッチ３０６を介して
入力されたアドレスカウンタＡＣ（ｎ）の出力内容ＡＤ
Ｒ〔ｎ〕から「１」を減じ、その減算値「ＡＤＲ〔ｎ〕
−１」を次のサンプリング周期（ｔ＋１）において使用
するためセレクタ３０４のＡ側入力に帰還する。同時
に、最大値検出回路３０８に供給する。最大値検出回路
３０８は第４図の検出回路ＭＸＤに相当するものであ
り、メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkに
より指定されたアドレスカウンタＡＣ（ｎ）の出力情報
ＡＤＲ〔ｎ〕から「１」を減じた情報「ＡＤＲ〔ｎ〕−
１」が最大値（全ビットが“１”）に達したことを検出
すると、セレクタ３０４に対しＢ側入力を選択させるセ
レクト制御信号ＳＬＢを出力する。セレクタ３０４にお
いては、Ａ側入力に減算回路３０７の出力情報「ＡＤＲ
〔ｎ〕−１」が入力され、Ｂ側入力にディレイレングス
データメモリ２０１の出力情報ＤＬＤ^m〔ｎ〕が入力さ
れ、その出力はアドレスカウンタ３０５のデータ入力に
供給されて情報ＤＬn，ＤＬkにより指定されるアドレス
カウンタＡＣ（ｎ）に対して書込み制御信号ＷＲ３によ
り書込まれる（プリセットされる）構成となっている。
従って、情報ＤＬn，ＤＬkにより指定されたアドレスカ
ウンタＡＣ（ｎ）においては、最大値検出回路３０８か
らセレクト制御信号ＳＬＢが発生されていない条件で
は、１サンプリング周期毎に現在値ＡＤＲ〔ｎ〕から
「１」を減じた値「ＡＤＲ〔ｎ〕−１」が書込まれるこ
とになり、その出力情報ＡＤＲ〔ｎ〕は時間経過ととも
に「０」の方向へ減少する。ところが、値「ＡＤＲ
（ｎ）−１」が最大値になると、最大値検出回路３０８
からセレクト制御信号ＳＬＢが発生されるため、アドレ
スカウンタＡＣ（ｎ）にはセレクタ３０４を介して遅延
時間情報ＤＬＤ^m〔ｎ〕が入力され、書込み制御信号Ｗ
Ｒ３により書込まれる。従って、アドレスカウンタＡＣ
（ｎ）の内容は、セレクト制御信号ＳＬＢの発生により
「ＤＬＤ^m〔ｎ〕」になった後、サンプリング時刻の経
過とともに「０」に方向へ順次変化するものとなる。す
なわち、セレクタ３０４、アドレスカウンタ３０５、ラ
ッチ３０６、減算回路３０７、最大値検出回路３０８と
から成る部分では、情報ＤＬn，ＤＬkで指定されるアド
レスカウンタＡＣ（ｎ）において遅延時間情報ＤＬＤ^m
〔ｎ〕に対応する遅延時間に等しい周期で一巡するアド
レス情報ＡＤＲ〔ｎ〕が形成される。このアドレス情報
ＡＤＲ〔ｎ〕はアドレス情報出力回路３０９へ供給され
る。【００５１】アドレス情報出力回路３０９は、メモリＳ
Ｄ０〜ＳＤ１５，メモリＤ０〜Ｄ１５，メモリＭＤ０〜
ＭＤ１５に対する情報の読出しおよび書込みのためのア
ドレス情報を出力するものである。このアドレス情報出
力回路３０９は、メモリＤ０からｉn時間遅れた情報を
読出して初期反射音ＥＣＨ（ｔ）を形成する場合には、
第１反射音ＥＣＨ1〜第１０反射音ＥＣＨ10の各遅延時
間ｉnに対応する１１ビットのアドレス情報ＯＦ・ＡＤ
Ｒn（制御信号出力レジスタ３０３から出力される）を
下位アドレス情報とし、その上位にメモリ番号情報ＤＬ
nおよびメモリ種別情報ＤＬｋを付加し、この１組の情
報ＯＦ・ＡＤＲn，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、現在時刻でサンプリング
した振幅データＳＰＤ（ｔ）をメモリＤ０に書込む場
合、メモリＤ０に対応するアドレスカウンタＡＣ（Ｄ
０）の出力情報ＡＤＲ〔Ｄ０〕を下位アドレス情報と
し、その上位にメモリＤ０を指定する情報ＤＬn（＝Ｄ
Ｌ0）およびＤＬk（＝ＤＬ_D）を付加し、この１組の情
報ＡＤＲ〔Ｄ０〕，ＤＬn，ＤＬkをアドレス情報ＤＭ・
ＡＤＲとして出力する。また、メモリＳＤ０〜ＳＤ１５
に対して振幅データの書込みおよび読出しを行う場合、
下位アドレス情報の全ビットを“０”とし、その上位に
メモリＳＤ０〜ＳＤ１５を指定する情報ＤＬn（＝ＤＬ0
〜ＤＬ15）およびＤＬk（＝ＤＬ_SD）を付加してアドレ
ス情報ＤＭ・ＡＤＲとして出力する。また、残響音ＲＶ
Ｄ¹，ＲＶＤ²を形成する場合には、メモリＤ１〜Ｄ１
５，ＭＤ０〜ＭＤ１５のそれぞれに対応するアドレスカ
ウンタＡＣ（Ｄ１）〜ＡＣ（Ｄ１５），ＡＣ（ＭＤ０）
〜ＡＣ（ＭＤ１５）の各出力情報ＡＤＲ〔Ｄ１〕〜ＡＤ
Ｒ〔Ｄ１５〕，ＡＤＲ〔ＭＤ０〕〜ＡＤＲ〔ＭＤ１５〕
を下位アドレス情報とし、その上位に情報ＤＬnおよび
ＤＬkを付加し、これら１組の情報ＡＤＲ〔ｎ〕，ＤＬ
n，ＤＬkをアドレス情報ＤＭ・ＡＤＲとして出力する。
この場合、情報ＤＬnおよびＤＬkの下位に情報ＯＦ・Ａ
ＤＲnを付加すべき時には制御信号出力レジスタ３０３
から制御パルスＧＰ１が出力される。また、情報ＤＬn
およびＤＬkに下位に付加する下位アドレス情報の全ビ
ットを“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスＧＰ２が出力される。なお、アドレ
ス情報出力回路３０９は、情報ＤＬnおよびＤＬkを一時
記憶するレジスタを内部に備えている。【００５２】図１に詳細が示された演算部４０は、メモ
リＤ０〜Ｄ１５，ＭＤ０〜ＭＤ１５，ＳＤ０〜ＳＤ１５
に記憶させるデータおよび各メモリから読出したデータ
の振幅レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジスタ４
０３、ラッチ４０４とを備えている。係数メモリ４００
は、ディレイレングスデータメモリと同様、残響特性の
異なる８種類の残響音に対応して８個のメモリブロック
を有し、各メモリブロックには各種類別の残響音を形成
するために必要な一組の係数Ｋn（ｎ：１〜３２）が予
め記憶されている。そして、パラメータ指定回路２００
からパラメータ指定情報ＰＳＬが供給され、かつ係数Ｋ
nを指定するアドレス情報ＡＤＲ〔Ｋn〕が制御信号出力
レジスタ３０３から供給されると、情報ＰＳＬで指定さ
れるメモリブロックのうち情報ＡＤＲ〔Ｋn〕で指定さ
れるアドレスから係数Ｋnが読出され、演算回路４０２
の演算入力（Ａ）に供給される構成になっている。【００５３】セレクタ４０１は、Ａ側入力にサンプルホ
ールド回路ＳＰＨによりサンプリングされた入力楽音の
振幅データＳＰＤ（ｔ）が入力され、Ｂ側入力に記憶部
１０からの読出しデータＭＲＤが入力され、Ｃ側入力に
ラッチ４０４を介してテンポラリレジスタ４０３の出力
データＲＧＤが入力されており、これらの入力データＳ
ＰＤ（ｔ），ＭＲＤ，ＲＧＤは制御信号出力レジスタ３
０３から出力されるセレクト制御信号ＳＬ１（２ビット
構成）によっていずれか１つが選択され、演算回路４０
２の演算入力（Ｘ）に供給されている。【００５４】演算回路４０２は、演算入力（Ａ）に係数
メモリ４００から読出された係数Ｋnが入力され、演算
入力（Ｂ）にラッチ４０４を介してテンポラリレジスタ
４０３の出力データＲＧＤが入力され、演算入力（Ｘ）
にセレクタ４０１の選択出力データ（ＳＰＤ（ｔ），Ｍ
ＲＤ，ＲＧＤ）が入力され、制御信号出力レジスタ３０
３から出力される演算制御信号ＣＴＬ（３ビット構成）
により、（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）（Ｙ）＝（Ｘ）＋（Ｂ）（Ｙ）＝（Ｘ）（Ｙ）＝（Ｂ）（Ｙ）＝（０）の演算を実行し、その演算値（Ｙ）をテンポラリレジス
タ４０３，記憶部１０，出力レジスタ５００に供給する
構成になっている。【００５５】テンポラリレジスタ４０３は、初期反射音
ＥＣＨ（ｔ），残響音ＲＶＤ¹，ＲＶＤ²の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶し、その
記憶内容をレジスタ出力データＲＧＤとしてセレクタ４
０１のＣ側入力および演算回路４０２の演算入力（Ｂ）
に帰還するもので、５ビット構成のレジスタ指定情報Ｒ
Ｇn（ｎ：１〜３２）により指定される３２個のレジス
タＲ０〜Ｒ３１を有し、入力データは情報ＲＧnにより
指定されたレジスタ（Ｒ０〜Ｒ３１）に対し書込み制御
信号ＷＲ１の制御によって書込まれる。次に、出力レジ
スタ５００は、演算回路４０２の演算値（Ｙ）として得
られた初期反射音の瞬時値ＥＣＨ（ｔ）および初期反射
音に続く残響音の瞬時値ＲＶＤ（ｔ）を書込み制御信号
ＷＲ２によって取込み、この取込みデータを減衰器５０
１を介してＤＡ変換器（ＤＡＣ）５０２に供給する。な
お、セレクタ４０１におけるセレクト制御信号ＳＬ１お
よび演算回路４０２における演算制御信号ＣＴＬは、制
御信号出力レジスタ３０３から出力されるオペレーショ
ンコードＯＰＣに含まれるものである。【００５６】次に、以上の構成の動作について説明す
る。 −−動作説明−− ａ．初期反射音の形成動作初期反射音ＢＣＨ（ｔ）を形成する場合、（１）まず、現在時刻ｔでサンプリングした入力楽音の
振幅データＳＰＤ（ｔ）をメモリＤ０に書込むため、ＳＬ１；ＳＥＬＥＣＴ（Ａ）ＣＴＬ；（Ｙ）＝（Ｘ）で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。【００５７】（２）次に、現在のサンプリング時刻
（ｔ）に対応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データＳＰＤ
（ｔ）を書込むため、ＤＬn；ＤＬ0 ＤＬk；ＤＬ_D ＷＲ４；“１”（ＷＲＩＴＥ）Ｌ３；“１”（ＬＡＴＣＨ）で示される内容のメモリ種別情報ＤＬk、書込み制御信
号ＷＲ４，ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。【００５８】これによって、メモリＤ０に対応したアド
レスカウンタＡＣ（Ｄ０）の出力情報ＡＤＲ〔Ｄ０〕が
現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むための下
位アドレス情報としてラッチ３０６にラッチされる。そ
して、このラッチされた下位アドレス情報ＡＤＲ〔Ｄ
０〕は、アドレス情報出力回路３０９においてその上位
にメモリ番号情報ＤＬn（＝ＤＬ0）およびメモリ種別情
報ＤＬk（＝ＤＬ_D）が付加されてメモリＤ０に対する振
幅データＳＰＤ（ｔ）の書込みアドレス情報ＤＭ・ＡＤ
Ｒとして出力される。これにより、演算回路４０２を介
してメモリＤ０のデータ入力に与えられている現在時刻
ｔの振幅データＳＰＤ（ｔ）は書込み制御信号ＷＲ４に
よって現在時刻ｔに対応したアドレスに書込まれる。【００５９】（３）次に、各サンプリング時刻毎の初期
反射音の合成値を記憶するレジスタＲ０をクリアするた
め、ＲＧn ；Ｒ０ＣＴＬ；（Ｙ）＝０ＷＲ１；“１”（ＷＲＩＴＥ）で示される内容の演算制御信号ＣＴＬ，書込み制御信号
ＷＲ１がオペレーションコードＯＰＣとして、またレジ
スタ番号情報ＲＧnが制御信号出力レジスタ３０３から
出力される。これによって、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリアされる。【００６０】（４）次に、第１反射音ＥＣＨ1を形成す
るため、ＯＦ・ＡＤＲn；ＯＦ・ＡＤＲ1 ＤＬk ；ＤＬ_D ＧＰ１；“１” Ｌ２；“１”（ＬＡＴＣＨ）で示される内容のメモリ種別情報ＤＬk，制御パルスＧ
Ｐ１，ラッチ制御信号Ｌ２がオペレーションコードＯＰ
Ｃとして、また第１反射音ＥＣＨ1の遅延時間ｉ1に対応
したアドレス情報ＯＦ・ＡＤＲnが制御信号出力レジス
タ３０３から出力される。この場合、アドレス情報出力
回路３０９には前記ステップ（３）におけるメモリ番号
情報ＤＬn（＝ＤＬ0）が保持されている。【００６１】これによって、アドレス情報出力回路３０
９は、遅延時間ｉ1に対応したアドレス情報ＯＦ・ＡＤ
Ｒ1を下位アドレス情報とし、メモリ番号情報ＤＬn（＝
ＤＬ0），メモリ種別情報ＤＬk（＝ＤＬ_D）を上位アド
レス情報とし、メモリＤ０からｉ1時間前に書込んだ振
幅データＳＰＤ（ｔ−ｉ1）を読出すためのアドレス情
報ＤＭ・ＡＤＲとして出力する。これにより、メモリＤ
０からｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）が読出
され、この読出しデータＳＰＤ（ｔ−ｉ1）はラッチ制
御信号Ｌ２によってラッチ１０１にラッチされる。【００６２】（５）次に、レジスタＲ０の現在値をラッ
チ４０４に転送するため、ＲＧn ；Ｒ０Ｌ１；“１”（ＬＡＴＣＨ）で示される内容のラッチ制御信号Ｌ１がオペレーション
コードとして、またレジスタ番号情報ＲＧnが制御信号
出力レジスタ３０３から出力される。これによって、レ
ジスタＲ０の現在値はラッチ４０４に転送されて記憶さ
れる。【００６３】（６）次に、ｉ1時間前の振幅データＳＰ
Ｄ（ｔ−ｉ1）に振幅レベル制御用の係数Ｋ1を乗算し、
第１反射音ＥＣＨ1に関する瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ
1）を得るため、ＡＤＲ〔Ｋｎ〕；ＡＤＲ〔Ｋ1〕ＳＬ１；ＳＥＬＥＣＴ（Ｂ）ＣＴＬ；(Ａ)・(Ｘ)＋(Ｂ)＝(Ｙ) で示されるセレクト制御信号ＳＬ１，演算制御信号ＣＴ
ＬがオペレーションコードＯＰＣとして、また定数読出
し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出力レジ
スタ３０３から出力される。【００６４】これによって、係数メモリ４００から第１
反射音ＥＣＨ1に関する係数Ｋ1が読出されて演算回路４
０２の演算入力（Ａ）に供給される。また、セレクタ４
０１は、Ｂ側選択入力にラッチ１０１から供給されてい
るｉ1時間前の振幅データＳＰＤ（ｔ−ｉ1）を選択し、
該データＳＰＤ（ｔ−ｉ1）を演算回路４０２の演算入
力（Ｘ）に供給する。また、演算回路４０２は（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ1・ＳＰＤ（ｔ−ｉ1）＋〔Ｒ０〕で示される演算を行う。この場合、レジスタＲ０の内容
は前述のステップ（３）においてクリアされているた
め、ここでは第１反射音ＥＣＨ1に関する瞬時値Ｋ1・Ｓ
ＰＤ（ｔ−ｉ1）が演算回路４０２の演算値（Ｙ）とし
て得られる。【００６５】（７）次に、第１に反射音ＥＣＨ1の瞬時
値Ｋ1・ＳＰＤ（ｔ−ｉ1）をレジスタＲ０に転送して記
憶させるため、ＲＧn ；Ｒ０ＷＲ１；“１”（ＷＲＩＴＥ）で示される内容の書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データ（Ｙ）＝Ｋ1・ＳＰ
Ｄ（ｔ−ｉ1）がレジスタＲ０に書込まれる。ここまで
のステップを終了することにより、レジスタＲ０には第
１反射音ＥＣＨ1の瞬時値Ｋ1・ＳＰＤ（ｔ−ｉ1）が得
られる。【００６６】（８）次に、第２反射音ＥＣＨ2〜第１０
反射音ＥＣＨ10に簡する瞬時値Ｋ2・ＳＰＤ（ｔ−ｉ2）
〜Ｋ10・ＳＰＤ（ｔ−ｉ10）が前述のステップ（４）〜
（７）と同様にして形成される。従って、第１０反射音
ＥＣＨ10に関するステップ（７）の動作を終了した段階
では、レジスタＲ０には第１反射音ＥＣＨ1〜第１０反
射音ＥＣＨ10の瞬時値の総和【数１】が得られる。そして、この総和は出力レジスタ
５００に対して書込み制御信号ＷＲ２によって書込ま
れ、減衰器５０１に転送される。【００６７】ｂ．フィルタ動作フィルタ動作を行う場合（１）まず、メモリＤ１０からｊ時間前の振幅データＳ
ＰＤ（ｔ−ｊ）を読出すため、ＤＬn：ＤＬ10 ＤＬk：ＤＬ_D Ｌ３：“１”（ＬＡＴＣＨ）Ｌ２：“１”（ＬＡＴＣＨ）で示される内容のメモリ種別情報ＤＬk，ラッチ制御信
号Ｌ３，Ｌ２がオペレーションコードＯＰＣとして、ま
たメモリ番号情報ＤＬnが制御信号出力レジスタ３０３
から出力される。【００６８】これによって、メモリＤ１０に対応したア
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕がｊ時間前の振幅データＳＰＤ（ｔ−ｊ）を読出す
ための下位アドレス情報としてラッチ３０６にラッチさ
れる。そして、このラッチされた下位アドレス情報ＡＤ
Ｒ〔Ｄ１０〕は、アドレス情報出力回路３０９において
その上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメ
モリ種別情報ＤＬk（＝ＤＬ_D）が付加されてデータメモ
リ１００のメモリＤ１０に対して振幅データＳＰＤ（ｔ
−ｊ）の読出しアドレス情報ＤＭ・ＡＤＲとして出力さ
れる。これにより、メモリＤ１０からｊ時間前の振幅デ
ータＳＰＤ（ｔ−ｊ）が読出され、この読出しデータＳ
ＰＤ（ｔ−ｊ）はラッチ制御信号Ｌ２によりラッチ１０
１にラッチされる。【００６９】（２）次に、現在時刻ｔでサンプリングし
た振幅データＳＰＤ（ｔ）を振幅データＳＰＤ（ｔ−
ｊ）の読出しアドレスと同一アドレスに書込むため、ＳＬ１：ＳＥＬＥＣＴ（Ａ）ＣＴＬ：（Ｙ）＝（Ｘ）で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬがオペレーションコードＯＰＣとして制御
信号出力レジスタ３０３から出力される。これによっ
て、セレクタ４０１はサンプリングホールド回路ＳＰＨ
から出力される振幅データＳＰＤ（ｔ）を演算回路４０
２の演算入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された振幅データＳＰＤ
（ｔ）を演算値（Ｙ）として出力する。【００７０】（３）次に、振幅データＳＰＤ（ｔ）をメ
モリＤ１０に書込むため、ＤＬn ：ＤＬ10 ＤＬk ：ＤＬ_D ＷＲ４：“１”（ＷＲＩＴＥ）Ｌ３：“１”（ＬＡＴＣＨ）で示される内容のメモリ種別情報ＤＬk，書込み制御信
号ＷＲ４、ラッチ制御信号Ｌ３がオペレーションコード
ＯＰＣとして、またメモリ番号情報ＤＬnが制御信号出
力レジスタ３０３から出力される。【００７１】これによって、メモリＤ１０に対応したア
ドレスカウンタＡＣ（Ｄ１０）の出力情報ＡＤＲ〔Ｄ１
０〕が現在時刻ｔの振幅データＳＰＤ（ｔ）を書込むた
めの下位アドレス情報としてラッチ３０６にラッチされ
る。そして、このラッチされた下位アドレス情報ＡＤＲ
〔Ｄ１０〕は、アドレス情報出力回路３０９においてそ
の上位にメモリ番号情報ＤＬn（＝ＤＬ10）およびメモ
リ種別情報ＤＬk（＝ＤＬD）が付加されてメモリＤ１０
に対する振幅データＳＰＤ（ｔ）の書込みアドレス情報
ＤＭ・ＡＤＲとして出力される。これにより、演算回路
４０２を介してメモリＤ１０のデータ入力に与えられて
いる現在時刻ｔの振幅データＳＰＤ（ｔ）は書込み制御
信号ＷＲ４によって現在時刻ｔに対応したアドレスに書
込まれる。【００７２】（４）次に、ローパスフィルタＬＰＦにお
いて、レジスタＲ１の内容、係数Ｋ11，ｊ時間前の振幅
データＳＰＤ（ｔ−ｊ）により、〔Ｒ１〕＋Ｋ11・ＳＰＤ（ｔ−ｊ）を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まず、ＲＧn：Ｒ１Ｌ１：“１”（ＬＡＴＣＨ）の内容で示されるラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容がラッチ４０４に転送される。【００７３】（５）次に、Ｋ11・ＳＰＤ（ｔ−ｊ）の演
算を行うため、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ11〕ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬがオペレーションコードＯＰＣとして、また定
数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕が制御信号出
力レジスタ３０３から出力される。これによって、係数
メモリ４００から係数Ｋ11が読出されて演算回路４０２
の演算入力（Ａ）に供給される。また、セレクタ４０１
は先のｂ−（１）のステップでラッチ１０１にラッチさ
れている振幅データＳＰＤ（ｔ−ｊ）を選択し、演算回
路４０２の演算入力（Ｘ）に供給する。これによって、
演算回路４０２は、（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ11・ＳＰＤ（ｔ−ｊ）＋Ｒ１の演算を行う。この場合、レジスタＲ１の内容は前回の
サンプリング時刻（ｔ−１）におけるフィルタ処理が終
了した段階でクリアされているため、このステップでは
Ｋ11・ＳＰＤ（ｔ−ｊ）が演算値（Ｙ）として得られ
る。【００７４】（６）次に、この演算値（Ｙ）＝Ｋ11・Ｓ
ＰＤ（ｔ−ｊ）をレジスタＲ１に記憶させるため、ＲＧn ：Ｒ１ＷＲ１：“１”（ＷＲＩＴＥ）の内容で示される書込み制御信号ＷＲ１がオペレーショ
ンコードＯＰＣとして、またレジスタ番号情報ＲＧnが
制御信号出力レジスタ３０３から出力される。これによ
って、演算回路４０２の出力データＫ11・ＳＰＤ（ｔ−
ｊ）がレジスタＲ１に記憶される。【００７５】（７）次に、メモリＳＤ０から（ｊ−１）
時間前の振幅データＳＰＤ（ｔ−ｊ−１）を読出すた
め、ＤＬn ：ＤＬ0 ＤＬk ：ＤＬ_SD ＧＰ２：“１” Ｌ２：“１”（ＬＡＴＣＨ）で示される内容のメモリ種別情報ＤＬk、ラッチ制御信
号Ｌ２，ゲートパルス信号ＧＰ２がオペレーションコー
ドＯＰＣとして、またメモリ番号情報ＤＬnが制御信号
出力レジスタ３０３から出力される。すると、アドレス
情報出力回路３０９は、下位アドレス情報の全ビットを
“０”にし、その上位にメモリ番号情報ＤＬn（＝ＤＬ
0）およびメモリ種別情報ＤＬk（＝ＤＬ_SD）を付加し、
メモリＳＤ０に対するアドレス情報ＤＭ・ＡＤＲとして
出力する。これにより、メモリＳＤ０から（ｊ−１）時
間前の振幅データＳＰＤ（ｔ−ｊ−１）が読出され、ラ
ッチ１０１にラッチされる。【００７６】（８）次に、レジスタＲ１の内容Ｋ11・Ｓ
ＰＤ（ｔ−ｊ），係数Ｋ12，ラッチ１０１にラッチされ
ている振幅データＳＰＤ（ｔ−ｊ−１）によりＫ12・ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ１〕を演算し、この演算値をレジスタＲ１に再び記憶させる
ため、まずＲＧn：Ｒ１Ｌ１：“１”（ＬＡＴＣＨ）で示される内容のラッチ制御信号Ｌ１がオペレーション
コードＯＰＣとして、またレジスタ番号情報ＲＧnが制
御信号出力レジスタ３０３から出力され、レジスタＲ１
の内容Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４に転送さ
れる。【００７７】（９）次に、Ｋ12，・ＳＰＤ（ｔ−ｊ−
１）＋〔Ｒ１〕の演算を行うため、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ12〕ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これによって、演算回路４
０２は（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ12・ＳＰＤ（ｔ−
ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）の演算値(Ｙ)を出力する。そして、この演算値(Ｙ)は次
のステップでレジスタＲ１およびＲ２に記憶される。こ
れにより、レジスタＲ１およびＲ２の内容は、〔Ｒ１〕＝〔Ｒ２〕＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ
11・ＳＰＤ（ｔ−ｊ）となる。【００７８】（１０）次に、レジスタＲ２の内容、係数
Ｋ13、メモリＳＤ０に記憶されている（ｊ−１）時間前
の振幅データＳＰＤ（ｔ−ｊ−１）により、Ｋ13・ＳＰ
Ｄ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、まず、
前述のｂ−（７）のステップと同様にして振幅データＳ
ＰＤ（ｔ−ｊ−１）がメモリＳＤ０から読出され、ラッ
チ１０１にラッチされる。【００７９】（１１）次に、レジスタＲ２の内容をラッ
チ４０４に転送するため、前述のｂ−（８）のステップ
と同様にしてレジスタＲ２の内容Ｋ12・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）がラッチ４０４へ転送
される。【００８０】（１２）次に、係数Ｋ13を読出してＫ13・
ＳＰＤ（ｔ−ｊ−１）＋〔Ｒ２〕の演算を行うため、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ13〕ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）で示される内容の信号ＳＬ１，ＣＴＬがオペレーション
コードＯＰＣとして、またアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
よって、係数メモリ４００から係数Ｋ11が読出されて演
算回路４０２の演算入力（Ａ）に供給される。また、セ
レクタ４０１はラッチ１０１にラッチされている振幅デ
ータＳＰＤ（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。これにより、演算回路４０
２は（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ13・ＳＰＤ（ｔ−ｊ−１）＋Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・ＳＰＤ（ｔ−
ｊ）の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップでレジスタＲ２に記憶され、このレジス
タＲ２を介してハイパスフィルタＨＰＦに供給される。【００８１】（１３）ローパスフィルタＬＰＦにおける
最終ステップでは、レジスタＲ１の内容をメモリＳＤ０
に書込み、次のサンプリング時刻（ｔ＋１）で使用する
ため、まずレジスタＲ１の内容「Ｋ13・ＳＰＤ（ｔ−ｊ
−１）＋Ｋ11・ＳＰＤ（ｔ−ｊ）」が前述ｂ−（８）の
ステップと同様にしてラッチ４０４に転送された後、演
算回路４０２に（Ｙ）＝（Ｂ）の演算を行なわせ、その
演算値「（Ｙ）＝Ｋ12・ＳＰＤ（ｔ−ｊ−１）＋Ｋ11・
ＳＰＤ（ｔ−ｊ）」がメモリＳＤ０に書込まれる。この
書込み動作は、ＤＬn ：ＤＬ0 ＤＬk ：ＤＬ_SD ＧＰ２：“１” ＷＲ４：“１”（ＷＲＩＴＥ）で示される内容のオペレーションコードＯＰＣとメモリ
番号情報ＤＬnが制御信号出力レジスタ３０３から出力
されることによって行なわれる。ローパスフィルタＬＰ
Ｆの動作が終了すると次にハイパスフィルタＨＰＦの動
作が行なわれるが、このハイパスフィルタＨＰＦの動作
については説明を省略する。【００８２】次に、遅延時間間隔の粗い残響音ＲＶＤ¹
の形成動作について説明する。ｃ．残響音ＲＶＤ¹の形成動作残響音ＲＶＤ¹を形成する場合、（１）まず、ハイパスフィルタＨＰＦのレジスタＲ４の
記憶データＳＰＤ（ｔ−ｊ）に係数Ｋ17を乗算し、その
乗算値Ｋ17・ＳＰＤ（ｔ−ｊ）をレジスタＲ５に記憶さ
せるため、ＲＧn：Ｒ４Ｌ１：“１”（ＬＡＴＣＨ）で示される内容のラッチ制御信号Ｌ１およびレジスタ番
号情報ＲＧnが制御信号出力レジスタ３０３から出力さ
れ、レジスタＲ４の内容ＳＰＤ（ｔ−ｊ）がラッチ４０
４に転送される。【００８３】（２）次に、Ｋ17・ＳＰＤ（ｔ−ｊ）を演
算するため、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ17〕ＳＬ１：ＳＥＬＥＣＴ（Ｃ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ，係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、係数メモリ４００から係数Ｋ17が読出されて演算
回路４０２の演算入力（Ａ）に供給される。また、セレ
クタ４０１はラッチ４０４にラッチされているデータＳ
ＰＤ（ｔ−ｊ）を選択して演算回路４０２の演算入力
（Ｘ）に供給する。これにより、演算回路４０２は（Ｙ）＝（Ａ）・（Ｘ）＝Ｋ17・ＳＰＤ（ｔ−ｊ）の演
算値（Ｙ）を出力する。この演算値（Ｙ）は次のステッ
プでレジスタＲ５に記憶される。【００８４】（３）次に、メモリＤ１からｘ1時間前の
振幅データＳＰＤ（ｔ−ｘ1）を読出し、このデータＳ
ＰＤ（ｔ−ｘ1）とレジスタＲ１１の現在値とを加算
し、その加算値を再びレジスタＲ１１に記憶させるた
め、まず、ＤＬn ：ＤＬ1 ＤＬk ：ＤＬ_SD Ｌ３：“１”（ＬＡＴＣＨ）Ｌ２：“１”（ＬＡＴＣＨ）で示される内容のラッチ制御信号Ｌ３，Ｌ２と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、メモリ
Ｄ１に対応したアドレスカウンタＡＣ（Ｄ１）の出力情
報ＡＤＲ〔Ｄ１〕が振幅データＳＰＤ（ｔ−ｘ1）を読
出すための下位アドレス情報としてラッチ３０６にラッ
チされる。そして、この下位アドレス情報ＡＤＲ〔Ｄ
１〕はアドレス情報出力回路３０９においてその上位に
メモリ番号情報ＤＬnおよびメモリ種別情報ＤＬkが付加
されて、データメモリ１００に対してメモリＤ１のアド
レス情報ＤＭ・ＡＤＲとして出力される。これにより、
メモリＤ１からｘ1時間前の振幅データＳＰＤ（ｔ−ｘ
1）を読出され、ラッチ１０１にラッチされる。【００８５】（４）次に、この読出しデータＳＰＤ（ｔ
−ｘ1）とレジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラッチ４０４に転送された後、ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ｘ）＋（Ｂ）で示される内容のセレクト制御信号ＳＬ１および演算制
御信号ＣＴＬが制御信号出力レジスタ３０３から出力さ
れる。すると、セレクタ４０１はラッチ１０１にラッチ
されている振幅データＳＰＤ（ｔ−ｘ1）を選択した演
算回路４０２の演算入力（Ｘ）に供給する。これによ
り、演算回路４０２は（Ｙ）＝（Ｘ）＋（Ｂ）＝〔Ｒ１１〕＋ＳＰＤ（ｔ−ｘ1）で示される演算値（Ｙ）を出力する。この場合、レジス
タＲ１１の内容は前回のサンプリング時刻（ｔ−１）に
おける動作を終了した段階でクリアされている。このた
め、このステップ（４）における演算値（Ｙ）はＳＰＤ
（ｔ−ｘ1）となる。この後、演算値（Ｙ）はレジスタ
Ｒ１１に転送されて記憶される。【００８６】（５）次に、メモリＤ１から振幅データＳ
ＰＤ（ｔ−ｘ1）を読出し、これに係数Ｋ18を乗算し、
さらにその乗算値Ｋ18・ＳＰＤ（ｔ−ｘ1）とレジスタ
Ｒ５の内容「Ｋ17・ＳＰＤ（ｔ−ｘ1）」との加算値を
レジスタＲ６に再び記憶させるため、まず前述のｃ−
（１）のステップと同様にしてレジスタＲ５の内容「Ｋ
17・ＳＰＤ（ｔ−ｊ）」がラッチ４０４に転送される。【００８７】（６）次に、ラッチ１０１にラッチされて
いる振幅データＳＰＤ（ｔ−ｘ1）、ラッチ４０４にラ
ッチされているデータ「Ｋ17・ＳＰＤ（ｔ−ｊ）」，係
数Ｋ18とにより、（Ｙ）＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ
−ｊ）の演算を行うため、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ18〕ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬ、係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号レジスタ３０３から出力される。これによ
り、係数メモリ４００から係数Ｋ18が読出されて演算回
路４０２の演算入力（Ａ）に供給される。また、セレク
タ４０１はラッチ１０１にラッチされている振幅データ
ＳＰＤ（ｔ−ｘ1）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これにより、演算回路４０２は（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ18・ＳＰＤ（ｔ−ｘ1）＋Ｋ17・ＳＰＤ（ｔ−ｊ）を出力する。そして、この演算値（Ｙ）は次のステップ
でレジスタＲ６を介してメモリＤ１の現在時刻ｔに対応
したアドレスに書込まれる。この後、レジスタＲ６はメ
モリＤ２に系統の処理を行なうためクリアされる。【００８８】（７）次に、メモリＤ２〜Ｄ９の各系統に
関する処理が前述のｃ−（３）〜ｃ−（６）のステップ
と同様にして行なわれる。そして、メモリＤ１〜Ｄ９の
各系統の処理を終了すると、レジスタＲ１１には【数４】で表わされる残響音ＲＶＤ¹に関する情報が得られる。【００８９】次に、遅延時間間隔の密な残響音ＲＶＤ²
の形成動作について説明する。ｄ．残響音ＲＶＤ²の形成動作残響音ＲＶＤ²を形成する場合、（１）まず、メモリＭＤ０からｙ1時間前の振幅データ
ＲＶＤ¹（ｔ−ｙ1）を読出すため、ＤＬn ：ＤＬ0 ＤＬk ：ＤＬ_MD Ｌ３：“１”（ＬＡＴＣＨ）Ｌ２：“１”（ＬＡＴＣＨ）で示される内容のラッチ制御信号Ｌ３，Ｌ１と、メモリ
番号情報ＤＬnおよびメモリ種別情報ＤＬkが制御信号出
力レジスタ３０３から出力される。これにより、アドレ
ス情報出力回路３０９において前述のｃ−（３）のステ
ップと同様にしてメモリＭＤ０に対するアドレス情報Ｄ
Ｍ・ＡＤＲが形成され、メモリＭＤ０からｙ1時間前の
振幅データＲＶＤ¹（ｔ−ｙ1）が読出される。そして、
このデータＲＶＤ¹（ｔ−ｙ1）はラッチ１０１にラッチ
される。【００９０】（２）次に、ラッチ１０１にラッチされた
振幅データＲＶＤ¹（ｔ−ｙ1）、レジスタＲ１１の出力
データＲＶＤ¹（ｔ）、係数Ｋ30により、Ｋ30・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ¹（ｔ）を演算し、その演算値をレジスタＲ１２に記憶させるた
め、まず、レジスタＲ１１の出力データＲＶＤ¹（ｔ）
がラッチ４０４に転送された後、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ30〕ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬおよび係数読出し用のアドレス情報ＡＤＲ〔Ｋ
ｎ〕が制御信号出力レジスタ３０３から出力される。こ
れにより、演算回路４０２には前述のｃ−（６）のステ
ップと同様にして係数Ｋ30が演算入力（Ａ）に供給さ
れ、また、データＲＶＤ¹（ｔ−ｙ1）が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は（Ｙ）＝（Ａ）・（Ｘ）＋（Ｂ）＝Ｋ30・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ¹（ｔ）の演算値（Ｙ）を出力する。そして、この演算値（Ｙ）
は次のステップにおいてレジスタＲ１２に記憶される。【００９１】（３）次に、レジスタＲ１２の内容「Ｋ30
・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ¹（ｔ）」に係数Ｋ29を
乗算するため、まずレジスタＲ１２の内容がラッチ４０
４に転送された後、ＡＤＲ〔Ｋｎ〕：ＡＤＲ〔Ｋ29〕ＳＬ１：ＳＥＬＥＣＴ（Ｃ）ＣＴＬ：（Ｙ）＝（Ａ）・（Ｘ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬと係数読出し用のアドレス情報ＡＤＲ〔Ｋｎ〕
が制御信号出力レジスタ３０３から出力される。これに
より、演算回路４０２には係数Ｋ30が演算入力（Ａ）に
供給され、また、データ「Ｋ30・ＲＶＤ¹（ｔ−ｙ1）＋
ＲＶＤ¹（ｔ）」が演算入力（Ｘ）に供給される。これ
により、演算回路４０２は（Ｙ）＝（Ａ）・（Ｘ）＝Ｋ29・｛Ｋ30・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ
¹（ｔ）｝で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶される。【００９２】（４）次に、レジスタＲ１３の内容とｙ1
時間前のデータＲＶＤ¹（ｔ−ｙ1）とを加算し、その加
算値をレジスタＲ１３に再び記憶させるため、前述のｄ
−（１）のステップと同様にしてメモリＭＤ０からｙ1
時間前のデータＲＶＤ¹（ｔ−ｙ1）が読出されてラッチ
１０１にラッチされる。この後、レジスタＲ１３の内容
「Ｋ29・｛Ｋ30・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ
¹（ｔ）｝」がラッチ４０４に転送された後、ＳＬ１：ＳＥＬＥＣＴ（Ｂ）ＣＴＬ：（Ｙ）＝（Ｂ）＋（Ｘ）で示される内容のセレクト制御信号ＳＬ１，演算制御信
号ＣＴＬが制御信号出力レジスタ３０３から出力され
る。これにより、演算回路４０２は (Ｙ)＝(Ｂ)＋（Ｘ）＝ＲＶＤ¹(ｔ−ｙ1)＋Ｋ29・｛Ｋ30・ＲＶＤ¹(ｔ−ｙ1)＋
ＲＶＤ¹(ｔ)｝で示される演算値（Ｙ）を出力する。この演算（Ｙ）は
次のステップにおいてレジスタＲ１３に記憶され、残響
音情報ＲＶＤ^2Aとして出力される。【００９３】（５）次に、レジスタＲ１２の内容「Ｋ30
・ＲＶＤ¹（ｔ−ｙ1）＋ＲＶＤ¹（ｔ）」をｙ1時間遅れ
たサンプリング時刻（ｔ＋ｙ1）で使用するため、レジ
スタＲ１２の内容がメモリＭＤ０の現在時刻ｔに対応し
たアドレスに書込まれる。（６）この後、ｙ1時間間隔よりさらに密な残響音ＲＶ
Ｄ^2B，ＲＶＤ^2Cが同様にして形成される。【００９４】なお、図１，図２（図３，図４）の実施例
ではバンドパスフィルタを設けているが、これは必要に
応じて省略するようにしても良い。また、図１５，図１
６の機能ブロック図に示すように、メモリＤ１０の出力
データをハイパスフィルタＨＰＦ、バンドパスフィルタ
ＢＰＦ，ローパスフィルタＬＰＦにより３系列の周波数
帯域に分け、第１残響音形成部２において各周波数帯域
別に異なる残響音を形成するようにしてもよい。これ
は、制御プログラムの内容を変更するのみで容易に実現
できる。図１６は図１５における第１残響音形成部２及
び第２残響音形成部３の詳細を示すものである。【００９５】【発明の効果】以上の通り、この発明によれば、入力
信号に対する残響処理は複数の遅延ユニット処理を縦列
に行うことかなっていて、各遅延ユニット処理は、入力
信号に対して所定の演算を行い、この演算結果を所定時
間遅延して出力信号を出力し、該出力信号に帰還係数を
演算して入力信号に加算するものであって、複数の遅延
ユニット処理の遅延時間は後段になるほど短くするもの
であるので、後段の遅延ユニット処理においては、前段
の遅延ユニット処理で付加された所定遅延時間間隔の複
数の残響音における各遅延時間間隔の間で、それよりも
密な所定遅延時間間隔で更に複数の残響音が付加される
ことになり、遅延時間間隔が密でかつ複雑な残響音を付
加することができる、という優れた効果を奏する。加え
て、これらの複数の遅延ユニット処理による残響処理
は、共通装置を用いて時分割的に行うので、複数の遅延
ユニット処理による残響処理を、簡単な構成で時分割的
に同時処理することができるという優れた効果を奏す
る。また、各遅延ユニット処理毎の遅延時間を設定する
遅延時間情報の可変設定により、夫々の遅延時間を任意
に変更して、残響特性を簡単かつ自由に変更することが
できるという効果を奏する。DETAILED DESCRIPTION OF THE INVENTION [0001] BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reverberation adding device.
In particular, reverberant sound that can add complex reverberant sound
Regarding the addition device. [0002] 2. Description of the Related Art Japanese Unexamined Patent Publication No. 55-157796
The self-delayed output signal to the input side with a specified feedback ratio.
Reverberation addition consisting of delay circuit with feedback loop for feedback
Techniques for adding reverberation effects using units are shown
ing. In that case, the input signal is proportional to the delay time of the delay circuit.
Cycles repeatedly through the feedback loop at the time intervals of interest,
Attenuation characteristics determined according to the delay time and feedback ratio
Reverberant sound is generated. In this publication, the delay time
Two reverberation adding units with different
It is also shown. In that case, at regular time intervals
That the two regular reverberations generated are mixed
Become. [0003] DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In addition, there are two regular systems that are generated at regular time intervals.
Delay time, because different reverberations are simply mixed
It was difficult to obtain the dense and complex reverberation of. This departure
The reason is that the delay time interval is
With reverberation that can add dense and complex reverberation
It is intended to provide an additional device. [0004] Means for Solving the Problems Reverberation Sound According to the Present Invention
The add-on device is, for example, as shown in FIG. 3 and FIG.
Input signals by performing a number of delay unit processes in cascade.
Reverberation processing is performed on the signal and each delay unit
The processing performs a predetermined calculation on the input signal, and this calculation
The result is delayed by a predetermined time and an output signal is output.
To calculate the feedback coefficient and add it to the input signal.
Therefore, the delay time for processing multiple delay units is
This reverberation process should be
Depending on the configuration, multiple delay units can be processed using a common device.
It is characterized in that it is done in a time-division manner.
You. That is, for example, as shown in FIG. 1 and FIG.
For the input signal that is input at every predetermined sampling period
To set the desired time delay,
Data memory (100) that can be used separately for each area
A coefficient memory (4 that stores the feedback coefficient for each unit processing)
00), each delay unit processing, and each delay
A professional who executes the processing that realizes the cascade connection of unit processing.
A program memory (300) for storing a program,
Set the delay time for each delay unit process and set the delay time information.
A delay time information generating means (20) for generating
Delay time information supplied from the delay time information generating means (20)
Output signal required by each delay unit processing according to the report,
And read the input signal from the data memory (10).
Information generating means (3) for generating address information for
09) and the delay provided by the data memory (100)
Unit processing input signal, output signal, and feedback coefficient
Using an arithmetic unit (401,
402, 403, 404) and the program memory (30
0), according to the program supplied from
The input signal and the output signal of the extension unit processing are calculated by the calculating means (40
1, 402, 403, 404), and
Address information generating means (309) and calculating means (4
01, 402, 403, 404) to operate in a time-sharing manner
By doing so, a series of reverberation processing according to the program is performed.
Equipped with a control unit (303) that operates in one sampling cycle
With these, multiple delay unit processing can be implemented in common.
The reverberation processing is performed by performing
You. [0005] [Operation] One delay unit processing is applied to the input signal.
Perform a predetermined calculation by delaying the calculation result for a predetermined time.
Output the output signal, calculate the feedback coefficient to the output signal, and input it.
It is to be added to the force signal. Thus, one delay unit
In knit processing, when the input signal corresponds to the delay time,
It circulates repeatedly at intervals and responds to the delay time and feedback coefficient.
A regular reverberant sound is added with the characteristics that are determined. Reverberation
The logic is to perform such multiple delay unit processing in cascade.
This is where each delay unit process is processed.
Is set so that the delay time
ing. Therefore, in the latter delay unit processing,
Predetermined delay time interval added in the delay unit processing in the previous stage
Between each delay time interval in multiple reverberations of
More reverberant sounds are added at a very close predetermined delay time interval.
Will be. Figure showing an example of characteristics in that case
11 and the delay time of the preceding delay unit processing
Is x1, and the delay time of the subsequent delay unit processing is y1
It is. In this way, delay time intervals are tight and complex residual
A sound can be added. In addition, these multiple
The reverberation processing by the delay unit processing is performed by the data memory (1
00), coefficient memory (400), program memory (3
00), delay time information generating means (20), address information
Generating means (309), computing means (401, 402, 40
3, 404) and the control means (303)
Since it is used in a time-divisional manner, it can process multiple delay units.
Simultaneous reverberation processing by time division with a simple configuration
It has an excellent effect that it can. Also each delay
Allows delay time information to set the delay time for each unit processing
By changing the setting, each delay time can be changed arbitrarily and the reverberation
The effect that the characteristics can be changed easily and freely
To play. [0006] DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of the present invention will now be described with reference to the accompanying drawings.
Let me explain the example in detail. 1 and 2 are according to the present invention
A block diagram showing an embodiment of a reverberation sound adding device, FIG.
FIG. 4 is a functional block diagram functionally showing the configuration of this embodiment.
Figures 5 and 6 show the desired digital memory.
Basic of delay circuit for generating reverberation sound with delay time
FIG. 3 is a block diagram illustrating a configuration. For convenience of explanation, first, FIG.
And the basic configuration and operation of the delay circuit shown in FIG.
Explain, and then reverberation by the functional block diagram of FIG. 3 and FIG.
The process of sound formation will be explained, and then the actual process shown in FIGS.
A specific configuration and operation of the embodiment will be described. [0007] −−Basic configuration of delay circuit using digital memory−− With a predetermined sampling period T0 for the digital memory
Amplitude data SPD of input musical tone signals sampled sequentially
If (t) is stored sequentially as time passes,
The amplitude data SPD (t- stored at time (ti)
To read i) at time t after i hours have passed,
Address information ADR (t) at the time t is
The address interval ΔADR changed during i time is calculated as
Add or subtract as shown in formula 1) or formula (1-2), and
The address information ADR (t-i) at the time (t-i)
Obtain this address information ADR (t-i) digitally
It should be given to the address input of the memory.   ADR (t-i) = ADR (t) + ΔADR (1-1)   ADR (t-i) = ADR (t) -ΔADR (1-2) As a result, the data is stored at the time (ti).
The amplitude data SPD (ti) is expressed by the following equation (1-3).
The data can be read out after a delay of i hours.   i = ΔADR × T0 (1-3) That is, the address interval Δ corresponding to the desired delay time i
If ADR is given as delay time information, time (ti)
Delay the amplitude data SPD (t-i) stored in
Can be read out. In this case, according to the above equation (1-1)
At time (t-i), the address information ADR (t-
i) is obtained by calculating the amplitude data SPD (t) with time.
Sequentially from higher address to lower address
It is applied when storing. Also, according to formula (1-2)
The amplitude data SPD (t) from the low address to the high
It is applied when the data is sequentially stored to the order address. Therefore, the delay circuit according to the present invention is
Digital memory for sequentially storing width data SPD (t)
DM and reading indicated by the above equation (1-1) or equation (1-2)
Address forming the address information ADR (t-i)
Of the address information generation circuit AG and the address interval ΔADR
Delay length day generated as delay time information DLD
A memory DDM is basically provided. FIG. 5 is a delay circuit based on such an idea.
2 is a block diagram showing an example of a digital memory D
M, address information generation circuit AG, delay length day
A data memory DDM and a multiplier M are provided. Digital
Mori DM, as shown in the time chart of FIG.
Sampling at a predetermined period T0 according to the clock pulse φ
Amplitude data SPD (t) is assigned to each address of “0” to “9”
From high-order address "9" to low-order address "0"
Are stored in order, such as a RAM (random memory).
Access memory) and shift register. The amplitude data in this digital memory DM is
Write address and read address of the data SPD (t)
The address is specified by the address information generation circuit AG.
It is. That is, the address information generation circuit AG
Sampling time with counter AC and adder AD
Address information AD whose value is updated with the update of
R (t), ADR (t + 1), ADR (t + 2), ...
ADR (t + i) is formed and the above-mentioned equation (1-1) is used.
Read address information ADR (t-i) represented by
Address information D of the digital memory DM.
Output as M ・ ADR. That is, the address count
The data AC counts the clock pulse φ of the period T0, and
The count value of the amplitude at the current sampling time t
Write address information ADR (t) of data SPD (t)
And outputs this information ADR (t) to the adder AD.
Pay. On the other hand, the delay length data memory DDM
Time information DLD (ΔADR corresponding to desired delay time i
= I / T0) to the other summing input of the adder AD.
Then, the adder AD is set at the sampling time t.
First, perform the operation represented by the above equation (1-1)
Reads the calculated value of amplitude data SPD (t-i) i hours ago
Output as address information ADR (t-i).
The output information ADR (t) of the address counter AC is kept as it is.
Write amplitude data SPD (t) at current time t
The address information is output as ADR (t). By this, from the digital memory DM
Is stored at time t (i) before time i at time t
When the amplitude data SPD (t-i) thus read is read,
The amplitude data SPD (t) at the current time t is added to
Stored in the address specified by the reply information ADR (t)
You. In this way, i time delay from the digital memory DM
And the amplitude data SPD (t-i) read by the multiplier
In M, the amplitude level control coefficient K is multiplied to obtain the level.
Controlled. Then, the amplitude data K whose level is controlled
・ SPD (t-i) can be analyzed by DA converter (not shown).
Converted to log signal. This kind of operation
It is carried out every time. As a result, i hours from the input musical sound
A delayed reverberation can be generated. In this case, 1
Multiple delay time information that differ in one sampling time
If DLD is sequentially given in time division, the same sampling
Information about multiple reverberations with different delay times
You can get out. Therefore, in the embodiment of the present invention,
The delay circuit shown in FIG. 5 has a distance to a reflector such as a surrounding wall.
Amplitude level and delay time vary randomly depending on
Used to create early reflections with complex reverberation characteristics
You. FIG. 6 is a block diagram showing another example of the delay circuit.
Therefore, the delay circuit of this example is the address information generating circuit A
Preset down counter for G address counter AC
Interface. And for the address counter AC
Predetermine the delay time information DLD corresponding to the desired delay time i.
Set and down from this preset value (DLD)
The address counter AC.
Address information ADR (t), ADR (t +
1), ... ADR (t + i) repeat cycle is delay time
To match the delay time specified by the information DLD
And stores the amplitude data SPD (t) at the current time t
Amplitude data stored i hours before the address to be
The data SPD (t-i) is read out. In other words, the digital memory DM is shown in FIG.
If it consists of 10 words like
Since the value is "10", it was delayed by a maximum of 10.T0 hours.
Amplitude data SPD (t-10) can be read.
However, if the desired delay time i is, for example, 6 · T0,
The output information DM / ADR of the address counter AC is 5,
Repeat 4, 3, 2, 1, 0, 5, ... 0
Specify the range of addresses used in Digital Memory DM
The delay time is reduced according to the desired delay time i (i = 6 · T0)
Amplitude data SPD sampled at the present time t
The address to which (t) is written is exactly i hours ago
To the address where the amplitude data SPD (ti) of
The amplitude data SPD (t) at the current time t.
Amplitude data written i hours before the address to be written
The SPD (t-i) is read out. this
Therefore, in the delay circuit of FIG. 6, the address counter A
The output information DM / ADR of C changes from “0” to “9”
Signal is detected, and the delay length is detected by this detection signal.
Time information DLD output from the data memory DDM
Value detection times to preset the address counter AC
A path MXD is provided. On the other hand, the delay circuit of FIG.
The amplitude data SPD (t) sampled at
The data is not written to the digital memory DM as it is.
The width data SPD (t-i) is returned at a predetermined ratio, and the
The feedback value K · SPD (ti) and the current time t
Write the added value with the pulled amplitude data SPD (t)
It is a thing that I chose. For this purpose, a digital memo
Amplitude data SPD (t
-I) is multiplied by the coefficient K to obtain the data of the digital memory DM.
Multiplier M that feeds back to the input side and output data of the multiplier M
K · SPD (t−i) and amplitude data SPD at current time t
(T) is added, and the added value is “SPD (t) + K · S
PD (t-i) ”is input to the digital memory DM data
And an adder AD for supplying Therefore, in the delay circuit configured as above,
In the case where the desired delay time i is 6 · T0,
The output information DM of the counter AC is stored in the dress counter AC.
-ADR changes from "0" to the maximum value ("9" in this example)
When it becomes, DLD = 6-1 = 5 The delay time information DLD represented by is preset.
As a result, the address counter AC is
As the time goes on (every sampling period T0),
4,3,2,1,0,5, ... 0
The address information DM / ADR is repeatedly output.
You. And at each sampling time, the address
Information is stored in the address specified by DM / ADR
The amplitude data SPD (t-i) i hours before is read first.
Then, for the same address as this read address, i
Amplitude data SPD (t-i) before time and current time t
The sampled amplitude data SPD (t)
The data added by "SPD (t) + K.SPD (t-
i) ”is written. Therefore, in the delay circuit configured as above,
Is the amplitude data SP at the current sampling time t
Write address of D (t) and amplitude data SP i hours ago
The read address of D (t-i) is the same and i time
The previous amplitude data SPD (t-i) was fed back.
The reverberation sound whose amplitude level and delay time change regularly.
Related data can be retrieved. Therefore, this departure
In the embodiment of the present invention, the delay circuit shown in FIG.
Used to generate a reverberant sound with a regular reverberation characteristic
ing. Note that the amplitude data SPD is multiplied by the coefficient K.
Finally, the final reverberation data
Since the level becomes larger than the width data SPD,
Actually, the data about this reverberant sound remains through the attenuator.
Guided to the output part of the sound. In this case, the coefficient K is set to "-1 <
If K <0 ”, no attenuator is required. Next, the functional block diagram shown in FIG. 3 and FIG.
The reverberation sound formation process will be explained using. --- Reverberation process- First, the reverberation sound formation process in the embodiment of FIG.
Early reflections with randomly varying levels and delay times
And the amplitude level following this early reflection
And reverberation with regular delay time.
It is roughly divided into two. And here these early reflections
Tones and reverberant sounds are formed by delay circuit series independent of each other.
It is configured to: In FIG. 3, the input musical tone signal
Amplitude data SPD sampled at a predetermined cycle T0
(T) is an initial reflected sound forming unit 1 which is a first delay circuit series
Supplied to The initial reflected sound forming section 1 has the delay shown in FIG.
It uses a circuit and has a memory address of 2048 words.
Memory D0 and the current sampling time t
I having different delay times read from the memory D0
n hours (n = 1 to 10: this n distinguishes n different i)
It was noted that it is a subscript for not a coefficient
I) Previous 10 types of amplitude data SPD (t-i1), S
PD (t-i2), ... to SPD (t-i10)
Multiply the desired amplitude level control coefficient Kn (n = 1 to 10)
And the multipliers M1 to M10
Output value of K1 · SPD (t-i1), K2 · SPD
(T-i2), ... Sum of K10 SPD (t-i10) (Equation 1) And the sum is calculated as the instant of the initial reflected sound at the current time t.
Composed of an adder SUM which outputs as a value ECH (t)
Have been. The adder SUM is represented by the above equation 1.
Temporarily stores the sum total until the next sampling time (t + 1)
It has a built-in register R0. The first of such a configuration
Sampling at the current time t in the first reflected sound forming unit 1
The amplitude data SPD (t) of the input musical sound thus input is stored in the memory D
Corresponds to the current time t out of the storage address of 2048 words of 0
It will be written to the address. Next, the register in the adder SUM
At the last sampling time (t-1),
Sum total (Equation 2) Is stored, the contents of this register R0 are reset.
Is set. Next, 10 kinds of amplitude data before in time
Delay of SPD (t-i1) to SPD (t-i10)
Is the amplitude data SPD (t-i1) at time i1 stored in the memory D0?
Read from the memory D0 corresponding to the delay time i1.
The dress is specified and the sample is sampled 1 hour before the address.
The ringed amplitude data SPD (t-i1) is read out.
You. In this case, the amplitude data SPD (t−i
The address for reading 1) is calculated by the equation (1-1) described above.
Required. The delay time i1 thus read
The amplitude data SPD (t-i1) is input to the multiplier M1.
The first reflected sound having the delay time i1 in the multiplier M1
It is multiplied by the coefficient K1 for amplitude level control corresponding to ECH1.
It is. Then, the multiplication value K1.SPD (t-i1) is added.
It is input to the calculator SUM and added with the current value of register R0.
And the added value is stored again in the register R0. this
In this case, the contents of the register R0 is the amplitude data at the current time t.
It was reset immediately after writing SPD (t).
Therefore, the contents written in the register R0 at this time is the data K1.
・ SPD (t-i1). In this way, when the delay
Read processing of amplitude data SPD (t-i1) of interval i1 and
And the level control process ends, that is, the first reflected sound E
When the processing for CH1 is completed, the second delay time i2
2 Amplitude data SPD (t-i2) regarding the reflected sound ECH2
Reading processing and level control processing of the first reflected sound ECH
It is performed in the same manner as the formation process of 1. As a result, addition
In the register R0 in the instrument SUM, the first reflected sound ECH1
Related data K1 SPD (t-i1) and second reflected sound EC
Value added with data K2 · SPD (t-i2) concerning H2
"K1 · SPD (t-i1) + K2 · SPD (t-i2)"
Is stored. Such processing is performed by the third reflected sound ECH3.
The ten reflected sound ECH10 is similarly processed. this
As a result, the first reflected sound ECH1 to the tenth reflected sound is stored in the register R0.
Amplitude data K1 · SPD (t-i) related to sound ECH10
1) ~ K10 · SPD (t-i10) sum [Equation 1] is stored. And the sum shown in this number 1 is
First reflection sound ECH1 to 10th reflection sound ECH10
Switch circuit SW as the instantaneous value ECH (t) of the reflected sound
Is output via. The switch circuit SW is shown in Table 1 below.
As shown, the initial reflection sound within one sampling period T0
Select the output of the register R0 at the formation processing time Ta
At the time Tb after the formation process of the initial reflected sound.
The output of the second delay circuit series is selectively output. [0023]This switch circuit SW selects and outputs
The information ECH (t) stored in the DA converter is not shown.
Converted to an analog signal and then added to the speaker,
It is pronounced as an early reflection of the tones. Therefore,
Delay time of the first reflected sound ECH1 to the tenth reflected sound ECH10
in and the coefficient Kn for amplitude level control are different
As shown in FIG. 8, the amplitude level and delay
It is possible to obtain an early reflection sound in which the delay time changes randomly.
Wear. Here, the sampling period T0 of the input musical tone is 0.
Amplitude at the current time t when 04 ms (25 kHz)
From the write address ADR (t) of the data SPD (t)
For example, the amplitude stored at an address 1626 words away
When the data SPD (t-1626) is read, the delay
Total time i is i = 1626 × 0.04≈65 ms And the initial reflected sound EC that is about 65 ms later than the input musical sound.
Hn can be generated. On the other hand, the input musical sound is sampled at a predetermined cycle T0.
Amplitude data SPD (t) after
Is also supplied to the second delay circuit sequence that forms the reverberation of
You. The second delay circuit series is the amplitude data SPD.
(T) is delayed by j hours and supplied to the bandpass filter BPF.
From the delay memory D10 to be supplied, and this memory D10
Of the supplied amplitude data SPD (t−j) of delay time j
Low-pass filter that passes only predetermined frequency band components
Digit comprising LPF and high pass filter HPF
Tal type bandpass filter BPF and the bandpass filter
Amplitude data SPD (t-j) passed through the filter BPF
Based on reverberation sound data RVD with coarse delay time intervals¹Form
A first reverberation sound forming section 2 having a comb filter configuration
Sound data RVD¹Reverberation sound with close delay time intervals based on
Data RVD^TwoOf the all-pass filter configuration that forms the
2 and reverberation sound forming section 3. Reverberation sound formation
Details of parts 2 and 3 are shown in FIG. In such a configuration, the current time t
The sampled amplitude data SPD (t) is stored in the memory D1.
The current time t out of the storage address of 2048 words in 0
Is written in the address ADR (t) corresponding to. next,
The amplitude data SPD (t) stored in the memory D10
Then, in order to read the data SPD (t−j) j hours ago,
The address of the memory D10 corresponding to the delay time j is specified.
The amplitude data sampled j hours before the address.
The data SPD (t-j) is read. In this case, j hours
Address for reading previous amplitude data SPD (t-j)
The same as in the case of the formation of the early reflection sound, the above-mentioned (1-
It is calculated by the formula 1). The delay time j is the memory D1
Any value from 0 to 0 depending on the size of the address
Can be set independently of the initial reflection sound setting.
However, in the case of general reverberation, the 10th reflected sound ECH10
Setting slightly larger than the delay time i10 (j> i10)
Have been. In this way, the data is read from the memory D10.
Amplitude data SPD (t-j) with delay time j is low-pass
It is input to the multiplier M11 of the filter LPF and
Is multiplied by a predetermined coefficient K11. Then, the multiplication value K
11.SPD (t-j) is temporarily stored in register R1
You. Next, is the memory SD0 having a storage address of 1 word?
Amplitude written 1 sampling time (1 · T0) before
The data SPD (t-j-1) is read out, and this data S
A predetermined coefficient K12 is applied to the multiplier M12 in PD (t-j-1).
Is multiplied by. Next, the multiplication value output of the multiplier M12
Temporary storage in K12 SPD (t-j-1) and register R1
The amplitude data K11.SPD (t-
j) and the added value “K12 · SPD (t−j
-1) + K11.SPD (t-j) "is again in the register R1
Is temporarily stored in the register R2 as well as in the register R2.
It is. Next, one sampling time (1.
Amplitude data SPD (t-j-1) written before T0)
Is read again from the memory SD0, and this data SPD
A predetermined coefficient K13 is added to (t-j-1) in the multiplier M13.
Are multiplied. Then, this multiplication value K13.SPD (t-
j-1) is the value temporarily stored in the register R2 "K12 SPD (t-j-1) + K11 SPD (t-
j) " And the added value "K12 SPD (t-j-1) + K11 SPD (t-
j) + K13 SPD (t-j-1) " Are temporarily stored again in the register R2. Then register
Value temporarily stored in R1 "K12 SPD (t-j-1) + K11 SPD (t-
j) " Is used in the next sampling period (t + 1),
Value "K12.SPD (t-j-1) + K11.SPD (t
-J) "is written to the memory SD0. Such operation is performed in each sampling cycle T0.
The low pass filter LPF
From the register R2, the high frequency component of a predetermined band is removed j
The amplitude data SPD (t-j) before time is output.
The amplitude data SPD (t-j) is a high pass filter HPF.
Sent to Then, in the high pass filter HPF,
Similar to the case of the -pass filter, the amplitude data j hours ago
It is possible to remove low frequency components in a predetermined band from the data SPD (t-j).
Done. That is, the register of the low pass filter LPF
The output data SPD (t-j) of the star R2 is the multiplier M14.
Is input to the multiplier M14 and a predetermined coefficient K14
Is multiplied by. Then, the multiplication value K14.SPD (t-
j) is temporarily stored in the register R3. Next, one word
One sampling from memory SD1 with memory address
Amplitude data SPD (t- written before the interval (1 · T0)
j-1) is read, and this data SPD (t-j-1) is read.
Is multiplied by a predetermined coefficient K15 in the multiplier M15.
Next, the multiplication value K15 · SPD obtained from the multiplier M15
(T-j-1) is j temporarily stored in the register R3.
Amplitude data K14 · SPD (t-j) before time is added
And the added value "K14 SPD (t-j) + K15 SP
D (t-j-1) "is temporarily stored in the register R3.
Both are temporarily stored in the register R4. Next time
Written 1 sampling time (1 · T0) before time t
Data SPD (t-j-1) from the memory SD1 again
The data is read and the read data SPD (t-j-1) is stored.
The constant coefficient K16 is multiplied in the multiplier M16. Soshi
This multiplication value K16 SPD (t-j-1) is registered in the register
The value “K14 · SPD (t−j)” temporarily stored in R4
+ K15 · SPD (t-j-1) "is added and the addition is made.
value K16 ・ SPD (t-j-1) + K14 ・ SPD (t-j)
+ K15 ・ SPD (t-j-1) Is temporarily stored in the register R4. Next, register R3
The value temporarily stored in "K14 SPD (t-j) + K"
15 · SPD (t-j-1) ”for the next sampling cycle
Since it is used at (t + 1), this value “K14 · SPD (t
-J) + K15.SPD (t-j-1) "is memory SD1
Is written to. Such an operation is performed every sampling cycle T0.
The high pass filter HPF
When the low frequency component in the predetermined band is removed from the register R4 at j
The immediately preceding amplitude data SPD (t-j) is output. What
The register R1 of the low pass filter LPF is
After writing the contents of the memory to the memory SD0, the next sample
High-pass filter HPF
Can be shared with the register R3. Like this
To remove low frequency components and high frequency components in the specified band.
The amplitude data SPD (t−j) j hours before is the first reverberation sound.
It is input to the forming unit 2. First reverberation sound shown in detail in Fig. 4.
In the forming unit 2, the delay time of the comb filter configuration with different delay times is
Three extended circuits 2A, 2B, 2C are provided in parallel.
You. Three delay circuits 2A, 2B and 2C are provided in parallel
The frequency characteristics of the delay circuit with comb filter
In the case of Germany, it is wavy as shown by symbols A, B, and C in FIG.
This is because it is flattened. Sand
The three delay circuits 2A, 2B, 2C having different delay times
By installing in parallel, the overall frequency characteristics
It can be flattened as indicated by symbol D in FIG. This
, The degree of flattening increases the number of delay circuits connected in parallel.
The better you do it, the better. In this embodiment, the delay time of the delay circuit 2A is
Is the longest, followed by the delay time of the delay circuit 2B,
The delay time of the circuit 2C is set to be the shortest. Soshi
Therefore, the delay circuits 2A, 2B and 2C have different delay time settings.
However, the configurations are all the same. Therefore, in the figure
For the circuits 2B and 2C, a multiplier and a register are used.
Only the delay circuit 2A
This is illustrated in detail. First reverberation formation with such a configuration
In part 2, j that has passed through the bandpass filter BPF
For the amplitude data SPD (t−j) before time, first the multiplier
In M17, the amplitude level control coefficient K17 is multiplied.
You. Then, the multiplication value K17.SPD (t-j) is multiplied.
It is temporarily stored in the register R5 in the device M17. Then 2
X1 hour in memory D1 with 048 word storage address
Read the amplitude data SPD (t-x1) written previously.
Therefore, the address of the memory D1 corresponding to the delay time x1 is
It is specified. As a result, x1 hour before memory D1
The amplitude data SPD (t-x1) is read. Soshi
The amplitude data SPD (t-x1) is added to the adder SUM.
To the other memory D in this adder SUM.
Output data of 2, D3 and memo of delay circuits 2B, 2C
The output data of D4 to D6 and D7 to D9 are added to
It is temporarily stored in the register R11 in the adder SUM. This
In the case of, the read operation of the memories D1 to D9 is the memory D1.
It is supposed to be done in a time-sharing sequence from D9 to D9.
During the read operation of the memory D1, whether the other memories D2 to D9 are used.
No data is output. Therefore, the adder SU
Whether the content written to the register R11 in M is the memory D1
It becomes the data SPD (t-x1) read from the data. On the other hand, the amplitude data read from the memory D1
The data SPD (t-x1) is applied to the amplitude level in the multiplier M18.
Input side of memory D1 after being multiplied by coefficient K18 for control
Be returned to. Then, this multiplication value K18.SPD (t-
x1) is temporarily stored in the register R5 at the current time t.
The added data K17 · SPD (t−j) is added and the addition is made.
Arithmetic value K17 ・ SPD (t-j) + K18 ・ SPD (t-x1) Is temporarily stored in the register R6. Next, register R6
Amplitude data “K17 · SPD (t−j) + K” stored in
18 SPD (t-x1) "is the amplitude data S x1 hour before.
The same address as the address where PD (t-x1) was stored
Written in reply. After this, the contents of register R6 are reset.
Is set. To reset the contents of register R6,
This register R6 is processed by the system of the memory D2 in the next stage.
This is because it is also used for. In this way, the processing of the system of the memory D1
When finished, next, the processing of the system of the memory D2 is performed similarly.
Done. That is, it has an address of 2048 words
Amplitude data SPD written in memory D2 x 2 hours ago
Since (t-x2) is read, the memo corresponding to the delay time x2
The address of D2 is designated. This allows the memory
Amplitude data SP sampled x2 hours before D2
D (t-x2) is read. And this amplitude data
SPD (t-x2) is a register R in the adder SUM
11 contents (contents read from the memory D1) SPD
(T−x1) and the added value “SPD (t−x1
1) + SPD (t-x2) "is temporarily stored in the register R11.
Is done. On the other hand, the amplitude data S read from the memory D2
PD (t-x2) controls the amplitude level in the multiplier M19.
After being multiplied by the control coefficient K19, it is input to the memory D2.
Will be returned. Then, the multiplication value K19.SPD (t-x
2) is the value K17 · SP temporarily stored in register R5
D (t-j) is added and the added value "K17.SPD"
(T−j) + K19 · SPD (t−x2) ”is the register R
6 is temporarily stored. The data stored in this register R6
Data "K17 ・ SPD (t-j) + K19 ・ SPD (t-x)
2) ”stores the data SPD (t-x2) of x2 hours ago.
It is stored at the same address as the previously stored address. this
After that, the content of the register R6 is reset. Next, the processing of the system of the memory D3 is performed by the memory D.
It is carried out in the same manner as the processing of the second system. Therefore, the memo
When the processing of the system of D1 to D3 is completed, the memory is
Assuming that the delay time of the D3 system is x3, the register R11
The contents stored in SPD (t-x1) + SPD (t-x2) + SPD (t-
x3) And the contents stored in the memory D3 are K17 ・ SPD (t-j) + K20 ・ SPD (t-x3) Becomes Such processing is performed in the delay circuits 2B and 2C.
Is done in the same way. Therefore, the memory D in the delay circuit 2B
The delay time of each system of 4, D5, D6 is x4, x
5, x6, and memories D7 and D in the delay circuit 2C
The delay time of each system of 8 and D9 is x7, x8, x9 respectively.
Then, all the processes of the delay circuits 2A to 2C are completed.
The contents of register R11 at the stage are (Equation 3) Becomes As a result, as shown in FIG. 10, following the initial reflected sound.
Coarse delay time intervals, and amplitude levels and delays
A reverberant sound whose time changes regularly is obtained. FIG.
At 0, the delay circuit 2 has a complicated time relationship.
The reverberation sound only for A is shown. As above
Reverberation sound data RVD with coarse delay time intervals formed by
¹Is input to the second reverberation sound forming unit 3. In the second reverberation forming section 3 shown in detail in FIG.
Is the delay of an all-pass filter configuration with flat frequency characteristics.
The extension circuits 3A, 3B, 3C are provided in series. Three
The delay circuits 3A, 3B, 3C of are provided in series are
Reverberation sound data RV obtained in the first reverberation sound forming unit 2.
D¹Reverberant sound data RVD with a closer delay time interval^TwoForm
To do that. Therefore, in the second reverberation sound forming section 3,
The delay time of each delay circuit 3A, 3B, 3C
Delay of each delay circuit 2A, 2B, 2C in the sound formation unit 2
It is set shorter than the total time. Then, each delay circuit 3
A, 3B and 3C differ only in the setting of the delay time and
The success is all the same. Therefore, in the figure, the delay circuit
Numbers of multiplier, register and memory for 3B and 3C
The detailed configuration is shown only for the delay circuit 3A.
doing. First, it is output from the second reverberation sound forming section 2.
Reverberation data RVD¹Is the register R12 of the delay circuit 3A
This data RVD is supplied to¹Register R12
Have a storage address of 512 words before it is stored in
Data RVD written to memory MD0 y 1 hour ago¹
Since (t−y1) is read, it corresponds to the delay time y1 time.
The address of the memory MD0 is designated. by this,
RVD written from memory MD0 y1 hour ago¹(T-
y1) is read. Next, this data RVD¹(Ty
1) is a function for controlling the amplitude level in the multiplier M30.
The number K30 is multiplied, and the product value K30RVD¹(Ty
1) is fed back to the input side of the memory MD0. And next
This feedback data K30 ・ RVD¹(T-y1) and first reverberation
Data RVD supplied from the sound forming unit 2 at the current time t¹
(T) is added, and the added value "RVD¹(T) + K3
0 · RVD¹(T-y1) "is temporarily stored in the register R12.
Is done. Next, the memory MD0 corresponding to the delay time y1
Address is specified again, y1 hours before memory MD0
Data written in RVD¹(T-y1) is read again
Read data RVD¹(T-y1) is the register R
It is temporarily stored in 13. Next, write temporarily to register R12.
The stored data "RVD¹(T) + K30 ・ RVD¹(T-
y1) "and the constant K29 for controlling the amplitude level are multiplied by the multiplier M2.
Multiplied at 9. And the multiplication value K29 ・ {RVD¹(T) + K30 ・ RVD¹(T-y1)} Is the value RVD temporarily stored in the register R13¹(T
-Y1) and the added value RVD¹(T-y1) + K29 ・ {RVD¹(T) + K30 ・ R
VD¹(T-y1)} Is temporarily stored in the register R13. Then register R
The data “RVD¹(T) + K3
0 · RVD¹(T−y1) ”is delayed by y1 hours from the current time t
Used at sampling time (t + y1)
Therefore, the data "RVD¹(T) + K30 ・ RVD¹(Ty
1) ”is the data RVD 1 hour before y¹(T-y1) is remembered
It is written to the same address that was stored. In this way, the processing by the delay circuit 3A
When finished, the data stored in register R13 RVD¹(T-y1) + K29 ・ {RVD¹(T) + K30 ・ R
VD¹(T-y1)} Is sent to the delay circuit 3B, and the delay circuit 3B rotates
The same processing as in the case of the road 3A is performed. Where delay
RVD the output data of the circuits 3A, 3B, 3C^2A, RVD
^2B, RVD^2C, The delay time of the circuit 3B is y2 times
If the delay time of the path 3C is y3, the circuits 3A, 3B, 3
The output data of the C registers R13, R15, and R17 are as follows.
It is represented by the equations (1-4), (1-5), and (1-6)
You. [0039]   RVD^2A= RVD¹(T-y1) + K29 ・ {RVD¹(T)             ＋ K30 ・ RVD¹(T-y1)} (1-4)   RVD^2B= RVD^2A(T-y2) + K31 ・ {RVD^2A(T)             + K32 / RVD^2A(T-y2)} (1-5)   RVD^2C= RVD^2B(T-y3) + K33 ・ {RVD^2B(T)             ＋ K34 ・ RVD^2B(T-y3)} (1-6) Then, the output data RVD of the delay circuit 3C^2CIs the early reflection
It is used as data to generate reverberation that follows the sound.
It is output via the H circuit SW. Here, the delay of each delay circuit 3A, 3B, 3C is delayed.
Extra time y1> y2> y3 When set to the relationship of
It is possible to form reverberant sounds that are closely spaced. I.e. late
The delay circuit 3A is the delay time formed by the first reverberation sound forming unit 2.
Reverb sound data RVD with coarse intervals¹Based on the first reverberation
The first time interval y1 is shorter than the delay time interval of the forming unit 2.
Reverberation sound data RVD2A of the delay circuit 3B
With a time interval y2 that is shorter than the delay time interval y1 of 3A
Second reverberation sound data RVD^2BTo form Because of this, late
Reverberation sound formation processing in the extended circuits 3A to 3C proceeds.
So that a reverberant sound with a delay time interval is formed
Become. The register in the delay circuits 3A, 3B, 3C is
Stars R12, R14, and R16 are processes related to their own circuits.
Do not use until the next sampling period after the end of processing
Therefore, they can be shared in a time-sharing manner. Next, the specific structure and the configuration of the embodiment shown in FIG.
And operation will be described. In the following description, FIG.
The device shown in Fig. 3 reverberates according to the functions of Figs.
Described as forming a sound. --Specific Configuration of Example ---- The reverberation sound adding apparatus according to the embodiment shown in FIG. 1 is roughly classified.
And storage unit 10, time information generation unit 20, address information generation
It is composed of a raw section 30 and an arithmetic section 40. Time information
Details of the generator 20 and the address information generator 30 are shown in FIG.
Have been. The storage unit 10 is for delaying in FIGS.
It is equivalent to the digital memory DM of
Data memory 100 having a number of memory blocks
It is composed of a chi 101. In the data memory 100
In Fig. 12, using multiple memory blocks,
As shown, 1-word (16-bit) memories SD0 to SD
Memory MD0 of 15 and 512 words (1 word is 16 bits)
~ MD15 and memo of 2048 words (1 word is 16 bits)
Re-D0 to D15 are provided. And this memory
SD0 to SD15, MD0 to MD15, D0 to D15
The data to be stored is given from the arithmetic unit 40,
Storage address and read address generate address information
According to the address information DM / ADR output from the unit 30,
Designated and read from each memory SD0 to D15
Data is supplied to the arithmetic unit 40 via the latch 101.
It is configured to. The time information generator 20 shown in detail in FIG.
Is the delay length data memory in FIGS.
This is equivalent to DDM, and the parameter designation circuit 20
0 and a delay length data memory 201,
Here, the delay length data memory 201
The reverberation characteristic differs depending on the instruction from the data specifying circuit 200.
Corresponds to each of 8 types of reverberation (including early reflections)
Memory for delaying data D0 to D15, MD0 to MD
Delay time information DLD regarding 15^m[N] (n: D0
Instruct the memory of D15, MD0 to MD15, m: 1 to 8
Select one of the types)
Is configured to force. That is, the delay length data memory
201 is a memory for data delay, as shown in FIG.
D0 to D15, MD0 to MD15 compatible
Moly block MB (D0) to MB (D15), MB (M
D0) to MB (MD15), each memory block
Each of MB (D0) to MB (MD15) is described above.
Eight storage addresses "0" ~ corresponding to eight types of reverberation
Each of the memory blocks MB (D0) to MB has "7"
(MD15) for each storage address "0" to "7"
Different delay time information DLD¹[D0] ~ DLD⁸[D
0], DLD¹ [D1] ~ DLD⁸[D1], ... DL
D¹[D15] ~ DLD⁸[D15], DLD¹[MD
0] ~ DLD⁸[MD0], ... DLD¹[MD15] ~
DLD⁸[MD15] is stored in advance. And
A 3-bit structure that indicates the reverberation characteristics of the reverberation to be generated
The parameter designation information PSL is used as the lower address information.
It is supplied from the parameter indicating circuit 200, and further the memory MD
0 to MD15, D0 to D15 memory numbers "0 to 15"
4-bit memory number information DLn (n:
0 to 15) and the type of memory “D, MD, SD”.
2-bit memory type information DLk (k: D,
(MD, SD) generate address information as upper address information
When supplied from Ikube, specified by information DLn and DLk
Memory block (MB (D0) to MB (MD15))
One of the above), the memory address specified by the information PSL
The delay stored in the reply (one of "0" to "7")
Delay time information DLD^m[N] is read out and parameter is specified
When a reverberation sound having a desired reverberation characteristic designated by the circuit 200 is delayed
To the address information generation unit 30 as information defining the relationship
Supplied. Regarding memories SD0 to SD15
Since the delay time is fixed (1 · T0), this memo
No delay time information is required for SD0 to SD15.
No. In addition, the parameter specification circuit 200
Eight types of reverberation sound are formed with the data PSL specifying information
Of the desired control programs among the control programs for
3-bit program selection information PGS for selecting one
Is output. Next, the address information generation detailed in FIG. 2 is generated.
The live part 30 is the delay time output from the time information generating part 20.
Inter-information DLD^m[N] and program selection information PGS
And a master that determines the cycle of one step of the control program
Reverberation with desired reverberation characteristics based on clock pulse φ0
Address for the data memory 100 for forming sound
Generates information DM / ADR and operates each circuit
It generates various control signals to control
Gram memory 300, program counter 301, professional
Gram decode memory 302, control signal output register 3
03, selector 304, address counter 305, latch
306, subtraction circuit 307, maximum value detection circuit 308,
And a dress information output circuit 309. The program memory 300 has eight types of remaining memory.
Eight kinds of control programs to form reverberation sound with reverberation characteristics
Stored in advance, which type of control program
Whether to output is determined by the progress from the parameter specifying circuit 200.
It is designated by the ram selection information PGS. And specify
Master program pulse φ
Output information of the program counter 301 that counts 0
The data is sequentially read by the PC step by step. This place
In this case, the initial reflected sound forming unit 1 and the van described in FIGS.
De-pass filter BPF, first reverberation sound forming unit 2, second reverberation
One sampling cycle (T0) for all processing of the sound forming unit 3
Sampling frequency is 25kH to finish within
z, the frequency of master clock pulse φ0 is 4.8 MHz
Then, the number of steps of one control program is 4800
/ 25 = 192 or less, and this 192 step
The control program contents are executed every sampling cycle T0
Is done. And with the control program in each step
Then, as shown in Table 2, one step consists of 16 bits.
Three types of information, type 1, type 2 and type 3
The contents are prepared, and the formation of the initial reflection sound and the filtering process are performed.
The formation of sound and reverberation sound is generated by these three types of control programs.
Force order and contents of each bit information are combined appropriately
This is done. [0047]In this case, one step consisting of 16 bits
Control program is information OF ・ ADRn, RGn, DL
n, ADR [Kn] like the control signal output register 303
Output as it is, and memory write control
Program decode memory 302 such as signal WR1
Control signal output register 303 after being decoded by
Some are output via the
From the program memory 300 as a code OPC.
It is provided to the gram decode memory 302. Table 2
The details of the contents of
You. On the other hand, the address counter 305 is shown in FIG.
As shown in the delay memories D0 to D15 and MD0 to MD
Address counters AC (D
0) to AC (D15), AC (MD0) to AC (MD1)
5) is provided. In this address counter 305
Counters AC (D0) to AC (D15), AC (M
D0) to AC (MD15) are memory number information DLn and
And memory type information DLk
Is done. Activated by information DLn and DLk
Address counter AC (n) (n: D0 to D15, M
The count output information ADR [n] of D0 to MD15) is
Supplied to the address information output circuit 309 via the switch 306.
At the same time, it is supplied to the subtraction circuit 307. This place
Output information ADR of the address counter AC (n)
[N] is one of the memories D0 to D15 and MD0 to MD15
The memories D0 to D15 have an address length of 2048 words.
Address range up to 2048 words can be specified
Thus, it is composed of 11 bits. In addition, the address
The unter 305 is composed of a RAM. The subtraction circuit 307 is connected via the latch 306.
Output contents AD of the input address counter AC (n)
"1" is subtracted from R [n], and the subtracted value "ADR [n]
-1 "is used in the next sampling period (t + 1)
In order to do so, it is fed back to the A side input of the selector 304. simultaneous
To the maximum value detection circuit 308. Maximum value detection circuit
Reference numeral 308 corresponds to the detection circuit MXD in FIG.
Memory number information DLn and memory type information DLk
Output information of more specified address counter AC (n)
Information obtained by subtracting "1" from ADR [n] "ADR [n]-
"1" reaches the maximum value (all bits are "1")
Then, the selector 304 is made to select the B side input.
The rect control signal SLB is output. To selector 304
In addition, the output information “ADR of the subtraction circuit 307 is input to the A side.
[N] -1 ”is input and the delay length is input to the B side input.
Output information DLD of data memory 201^m[N] is entered
The output is input to the data input of the address counter 305.
Address supplied and specified by information DLn, DLk
The write control signal WR3 is applied to the counter AC (n).
It is configured to be written (preset).
Therefore, the address address specified by the information DLn, DLk
In the unter AC (n), the maximum value detection circuit 308
Under the condition that the select control signal SLB is not generated from
Is the current value ADR [n] for each sampling period
The value "ADR [n] -1" minus "1" is written.
And the output information ADR [n] changes with the passage of time.
It decreases in the direction of "0". However, the value "ADR
(N) −1 ”becomes the maximum value, the maximum value detection circuit 308
Since the select control signal SLB is generated from
Delay to the counter AC (n) via the selector 304
Time information DLD^m[N] is input and the write control signal W
Written by R3. Therefore, the address counter AC
The content of (n) depends on the generation of the select control signal SLB.
"DLD^m[N] ”and then the sampling time
With the passage of time, it gradually changes to "0". You
That is, the selector 304, the address counter 305, the LA
Switch 306, subtraction circuit 307, maximum value detection circuit 308
In the part consisting of, the add specified by the information DLn, DLk
The delay time information DLD in the response counter AC (n)^m
An ad that makes one cycle with a cycle equal to the delay time corresponding to [n].
The reply information ADR [n] is formed. This address information
ADR [n] is supplied to the address information output circuit 309.
You. The address information output circuit 309 is a memory S
D0 to SD15, memories D0 to D15, memories MD0 to
An application for reading and writing information to the MD15.
It outputs the dress information. This address information is output
The output circuit 309 outputs the information delayed by in time from the memory D0.
When reading and forming the initial reflected sound ECH (t),
At each delay of the first reflected sound ECH1 to the tenth reflected sound ECH10
11-bit address information OF · AD corresponding to the space in
Rn (output from the control signal output register 303)
Lower-order address information, and memory number information DL above it
n and memory type information DLk are added, and this one set of information is added.
Report OF ・ ADRn, DLn, DLk address information DM ・
Output as ADR. Also, sample at the current time
When the written amplitude data SPD (t) is written in the memory D0
Address counter AC (D
0) output information ADR [D0] as lower address information
Information DLn (= D that specifies the memory D0 above it)
L0) and DLk (= DL_D) Is added to this set of information
Report ADR [D0], DLn, DLk to address information DM
Output as ADR. In addition, memories SD0 to SD15
When writing and reading amplitude data for,
All bits of lower address information are set to "0"
Information DLn (= DL0 that specifies the memories SD0 to SD15)
~ DL15) and DLk (= DL_SD) Is added to the address
Output as the information DM / ADR. In addition, the reverberation sound RV
D¹, RVD^TwoTo form the memories D1 to D1
5, address addresses corresponding to MD0 to MD15
Unta AC (D1) to AC (D15), AC (MD0)
-AC (MD15) output information ADR [D1] -AD
R [D15], ADR [MD0] to ADR [MD15]
Is used as lower address information, and information DLn and
DLk is added, and these one set of information ADR [n], DL
n and DLk are output as address information DM / ADR.
In this case, the information OF · A is subordinate to the information DLn and DLk.
When DRn should be added, the control signal output register 303
Outputs a control pulse GP1. Also, information DLn
And all bits of lower address information added to DLk
Control signal output register 3
A control pulse GP2 is output from 03. In addition,
The information output circuit 309 temporarily outputs the information DLn and DLk.
A register for storing is provided inside. The calculation unit 40 shown in detail in FIG.
Re D0-D15, MD0-MD15, SD0-SD15
Stored in memory and data read from each memory
Amplitude level control of the coefficient memory 400,
Lecter 401, arithmetic circuit 402, temporary register 4
03 and a latch 404. Coefficient memory 400
Is the same as the delay length data memory
8 memory blocks corresponding to 8 different reverberations
And has a reverberation sound of each type in each memory block
The set of coefficients Kn (n: 1 to 32) required for
Is memorized. Then, the parameter designating circuit 200
Parameter specification information PSL is supplied from
Address information ADR [Kn] designating n outputs control signal
When supplied from the register 303, it is specified by the information PSL.
Specified by the information ADR [Kn] of the memory blocks
The coefficient Kn is read from the address stored in the calculation circuit 402.
It is configured to be supplied to the calculation input (A). The selector 401 inputs the sample host to the A side input.
Of the input musical sound sampled by the field circuit SPH
The amplitude data SPD (t) is input, and the storage section is input to the B side.
The read data MRD from 10 is input and is input to the C side.
Output of temporary register 403 via latch 404
Data RGD is input, and these input data S
PD (t), MRD, RGD are control signal output registers 3
03 output select control signal SL1 (2 bits
One of them is selected according to the configuration), and the arithmetic circuit 40
2 is supplied to the operation input (X). The arithmetic circuit 402 inputs a coefficient to the arithmetic input (A).
The coefficient Kn read from the memory 400 is input, and calculation is performed.
Temporary register via latch 404 to input (B)
Output data RGD of 403 is input and calculation input (X)
Select output data (SPD (t), M
RD, RGD) is input to the control signal output register 30.
Operation control signal CTL output from 3 (3 bits configuration)
By (Y) = (A) / (X) + (B) (Y) = (X) + (B) (Y) = (X) (Y) = (B) (Y) = (0) Is executed, and the calculated value (Y) is temporarily registered.
Data 403, storage unit 10, and output register 500
It is configured. The temporary register 403 is used for the initial reflection sound.
ECH (t), reverberation sound RVD¹, RVD^TwoIn the formation process of
The calculation value (Y) of the calculation circuit 402 is temporarily stored, and
Selector 4 stores the stored contents as register output data RGD
C side input of 01 and operation input of operation circuit 402 (B)
5 bits of register designation information R
32 regis designated by Gn (n: 1-32)
Data R0 to R31, and the input data is based on the information RGn.
Write control to designated registers (R0 to R31)
Written under the control of signal WR1. Next, output cash register
The star 500 is obtained as the calculation value (Y) of the calculation circuit 402.
Instantaneous value ECH (t) and initial reflection of the generated early reflection sound
Write control signal with instantaneous value RVD (t) of reverberant sound following sound
It is acquired by WR2, and the acquired data is attenuator 50.
1 to the DA converter (DAC) 502. What
The selection control signal SL1 and the selector 401
And the arithmetic control signal CTL in the arithmetic circuit 402 is
Operation output from the control signal output register 303
Coded OPC. Next, the operation of the above configuration will be described.
You. --- Explanation of operation --- a. Initial reflection sound formation operation When forming the initial reflected sound BCH (t), (1) First, the input musical sound sampled at the current time t
Since the amplitude data SPD (t) is written in the memory D0, SL1; SELECT (A) CTL; (Y) = (X) Select control signal SL1 and operation control
Control signal CTL as operation code OPC
It is output from the signal output register 303. By this
The selector 401 is a sampling hold circuit SPH.
The amplitude data SPD (t) output from the arithmetic circuit 40
2 is supplied to the operation input (X). In addition, the arithmetic circuit 402
Is the amplitude data SPD input to the calculation input (X)
(T) is output as the calculated value (Y). (2) Next, the current sampling time
In addition to designating the address of the memory D0 corresponding to (t),
At this address, the output data SPD of the arithmetic circuit 402
To write (t), DLn; DL0 DLk; DL_D WR4; "1" (WRITE) L3; "1" (LATCH) Memory type information DLk and write control signal
No. WR4, Latch control signal L3 is the operation code
As OPC, memory number information DLn is output as a control signal.
It is output from the force register 303. As a result, the address corresponding to the memory D0 is added.
Output information ADR [D0] of the response counter AC (D0)
Below for writing the amplitude data SPD (t) at the current time t
It is latched in the latch 306 as the unit address information. So
Then, the latched lower address information ADR [D
0] is higher than that in the address information output circuit 309.
Memory number information DLn (= DL0) and memory type information
Report DLk (= DL_D) Is added to the memory D0
Write address information DM / AD of width data SPD (t)
It is output as R. As a result, via the arithmetic circuit 402
And the current time given to the data input of the memory D0
The amplitude data SPD (t) of t is used as the write control signal WR4.
Therefore, it is written in the address corresponding to the current time t. (3) Next, the initial at each sampling time
Clear the register R0 that stores the synthesized value of the reflected sound.
, RGn; R0 CTL; (Y) = 0 WR1; "1" (WRITE) Operation control signal CTL and write control signal with contents shown in
WR1 as the operation code OPC
The star number information RGn is output from the control signal output register 303.
Is output. As a result, "0" is stored in the register R0.
Written. That is, the register R0 is cleared. (4) Next, the first reflected sound ECH1 is formed
Because OF ・ ADRn; OF ・ ADR1 DLk; DL_D GP1; "1" L2; "1" (LATCH) Memory type information DLk and control pulse G having contents shown by
P1, the latch control signal L2 is the operation code OP
Corresponding to the delay time i1 of the first reflected sound ECH1 as C
Address information OF / ADRn is control signal output register
Is output from the data 303. In this case, output address information
The circuit 309 stores the memory number in step (3) above.
Information DLn (= DL0) is held. As a result, the address information output circuit 30
9 is address information OF.AD corresponding to the delay time i1
Using R1 as lower address information, memory number information DLn (=
DL0), memory type information DLk (= DL_D) Is the top ad
Information stored in memory D0 i1 hours ago
Address information for reading the width data SPD (t-i1)
Output as DM / ADR. This allows the memory D
Read amplitude data SPD (t-i1) from 0 to i1 hours ago
This read data SPD (t-i1) is latched.
It is latched in the latch 101 by the control signal L2. (5) Next, the current value of register R0
To transfer to 404 RGn; R0 L1; "1" (LATCH) Operation of the latch control signal L1
As a code, the register number information RGn is a control signal.
It is output from the output register 303. This allows
The current value of register R0 is transferred to and stored in latch 404.
It is. (6) Next, the amplitude data SP i1 time ago
Multiply D (t-i1) by a coefficient K1 for amplitude level control,
Instantaneous value K1.SPD (t-i) for the first reflected sound ECH1
1) to get ADR [Kn]; ADR [K1] SL1; SELECT (B) CTL; (A) / (X) + (B) = (Y) Select control signal SL1 and operation control signal CT
L is the operation code OPC and constant reading
The address information ADR [Kn] for use as a control signal is output to the control signal output register.
It is output from the star 303. As a result, from the coefficient memory 400 to the first
The coefficient K1 relating to the reflected sound ECH1 is read out and the arithmetic circuit 4
02 is supplied to the operation input (A). Also, selector 4
01 is supplied to the B-side selection input from the latch 101.
Select the amplitude data SPD (t-i1) i1 hours before,
The data SPD (t-i1) is input to the arithmetic circuit 402 for calculation.
Supply force (X). In addition, the arithmetic circuit 402 (Y) = (A) / (X) + (B) = K1 · SPD (t-i1) + [R0] Perform the operation indicated by. In this case, the contents of register R0
Was cleared in step (3) above.
Therefore, here, the instantaneous value K1 · S regarding the first reflected sound ECH1 is used.
PD (t-i1) is the calculation value (Y) of the calculation circuit 402.
Obtained. (7) Next, first, the moment of the reflected sound ECH1
Transfer the value K1 SPD (t-i1) to the register R0 and write it.
To remind you RGn; R0 WR1; "1" (WRITE) The write control signal WR1 having the content indicated by
Code OPC and register number information RGn
It is output from the control signal output register 303. This
Therefore, the output data (Y) of the arithmetic circuit 402 = K1 · SP
D (t-i1) is written to register R0. So far
By completing the steps of
1 Instantaneous value of reflected sound ECH1 K1 · SPD (t-i1) is obtained
Can be (8) Next, the second reflected sound ECH2 to tenth
Instantaneous value K2 ・ SPD (t-i2) which is simply reflected sound ECH10
~ K10 SPD (t-i10) is the above step (4) ~
It is formed in the same manner as (7). Therefore, the 10th reflected sound
The stage where the operation of step (7) for ECH10 is completed
Then, the register R0 has the first reflected sound ECH1 through the tenth reflected sound.
Sum of instantaneous values of sound ECH10 ## EQU1 ## is obtained. And this sum is the output register
500 is written by the write control signal WR2.
And transferred to the attenuator 501. B. Filter operation When performing filter operation (1) First, the amplitude data S j hours before from the memory D10
To read PD (t-j), DLn: DL10 DLk: DL_D L3: "1" (LATCH) L2: "1" (LATCH) Memory type information DLk and latch control signal
No. L3 and L2 are used as the operation code OPC.
The memory number information DLn stored in the control signal output register 303
Is output from. As a result, the address corresponding to the memory D10 is obtained.
Output information ADR [D1 of dress counter AC (D10)
0] reads the amplitude data SPD (t−j) j hours ago.
Latched in the latch 306 as lower address information for
It is. Then, the latched lower address information AD
R [D10] is supplied to the address information output circuit 309.
Memory number information DLn (= DL10) and memory
Memory type information DLk (= DL_D) Is added to the data memo
Amplitude data SPD (t
-J) output as read address information DM / ADR
It is. As a result, the amplitude data j hours before from the memory D10
The data SPD (t-j) is read and the read data S
PD (t-j) is latched by the latch control signal L2.
Latched to 1. (2) Next, sample at the current time t
The amplitude data SPD (t)
Because the same address as the read address of j) is written, SL1: SELECT (A) CTL: (Y) = (X) Select control signal SL1 and operation control
Control signal CTL as operation code OPC
It is output from the signal output register 303. By this
The selector 401 is a sampling hold circuit SPH.
The amplitude data SPD (t) output from the arithmetic circuit 40
2 is supplied to the operation input (X). In addition, the arithmetic circuit 402
Is the amplitude data SPD input to the calculation input (X)
(T) is output as the calculated value (Y). (3) Next, the amplitude data SPD (t) is measured.
To write to Mori D10, DLn: DL10 DLk: DL_D WR4: "1" (WRITE) L3: "1" (LATCH) Memory type information DLk and write control signal
WR4 and latch control signal L3 are operation codes
As OPC, memory number information DLn is output as a control signal.
It is output from the force register 303. As a result, the address corresponding to the memory D10 is obtained.
Output information ADR [D1 of dress counter AC (D10)
0] has written the amplitude data SPD (t) at the current time t.
Latched in the latch 306 as lower address information for
You. Then, the latched lower address information ADR
[D10] is output to the address information output circuit 309.
Memory number information DLn (= DL10) and memo above
Retype information DLk (= DLD) is added to the memory D10.
Address information of amplitude data SPD (t) for
It is output as DM / ADR. This allows the arithmetic circuit
Given to the data input of the memory D10 via 402
Write control of the amplitude data SPD (t) at the present time t
Write to the address corresponding to the current time t by signal WR4
Be included. (4) Next, the low pass filter LPF
And the contents of register R1, coefficient K11, amplitude j hours ago
By the data SPD (t-j), [R1] + K11 ・ SPD (t-j) Is calculated and the calculated value is stored again in the register R1.
So first, RGn: R1 L1: "1" (LATCH) Operation of the latch control signal L1 indicated by
Register code information RGn is controlled as code OPC.
Output from the control signal output register 303, register R1
Is transferred to the latch 404. (5) Next, the performance of K11 SPD (t-j)
To calculate, ADR [Kn]: ADR [K11] SL1: SELECT (B) CTL: (Y) = (A) / (X) + (B) Select control signal SL1 having the contents shown by
No. CTL as operation code OPC
The address information ADR [Kn] for reading the number outputs a control signal.
It is output from the force register 303. This gives the coefficient
The coefficient K11 is read from the memory 400 and the arithmetic circuit 402
Is supplied to the calculation input (A). Also, the selector 401
Is latched by the latch 101 in step b- (1) above.
Select the amplitude data SPD (t-j) that has
It is supplied to the calculation input (X) of the path 402. by this,
The arithmetic circuit 402 is (Y) = (A) / (X) + (B) = K11 · SPD (t-j) + R1 Is calculated. In this case, the contents of register R1 are
The filtering process at the sampling time (t-1) ends.
It has been cleared at the stage of completion, so in this step
K11 SPD (t-j) is obtained as the calculated value (Y)
You. (6) Next, the calculated value (Y) = K11.S
In order to store PD (t-j) in the register R1, RGn: R1 WR1: "1" (WRITE) The write control signal WR1 indicated by
Code OPC and register number information RGn
It is output from the control signal output register 303. This
Therefore, the output data K11 · SPD (t−
j) is stored in register R1. (7) Next, from the memory SD0 to (j-1)
The amplitude data SPD (t-j-1) before time is read out.
, DLn: DL0 DLk: DL_SD GP2: "1" L2: "1" (LATCH) Memory type information DLk and latch control signal
No. L2, gate pulse signal GP2 is the operation code
As the OPC, the memory number information DLn is a control signal.
It is output from the output register 303. Then the address
The information output circuit 309 outputs all bits of the lower address information.
It is set to “0” and the memory number information DLn (= DL
0) and memory type information DLk (= DL_SD) Is added,
As address information DM / ADR for memory SD0
Output. As a result, from the memory SD0 to (j-1)
The amplitude data SPD (t-j-1) immediately before is read out, and
Latch 101. (8) Next, the contents K11.S of the register R1
PD (t-j), coefficient K12, latched by latch 101
The amplitude data SPD (t-j-1) K12 ・ SPD (t-j-1) + [R1] Is calculated and the calculated value is stored again in the register R1.
So first RGn: R1 L1: "1" (LATCH) Operation of the latch control signal L1
Register code information RGn is controlled as code OPC.
Output from the control signal output register 303, register R1
Contents K11.SPD (t-j) are transferred to the latch 404.
It is. (9) Next, K12, .SPD (t-j-
1) + [R1] is calculated, ADR [Kn]: ADR [K12] SL1: SELECT (B) CTL: (Y) = (A) / (X) + (B) The signals SL1 and CTL having the contents shown by are operated.
As code OPC, also address information ADR [Kn]
Is output from the control signal output register 303. to this
Therefore, the coefficient K11 is read from the coefficient memory 400 and played.
It is supplied to the operation input (A) of the arithmetic circuit 402. Also,
The lector 401 is the amplitude data latched in the latch 101.
Of the arithmetic circuit 402 by selecting the data SPD (t-j-1).
Supply to the calculation input (X). As a result, the arithmetic circuit 4
02 is (Y) = (A). (X) + (B) = K12.SPD (t-
j-1) + K11 SPD (t-j) The calculated value (Y) of is output. And this calculated value (Y) is
Are stored in the registers R1 and R2 in step. This
As a result, the contents of the registers R1 and R2 are [R1] = [R2] = K12.SPD (t-j-1) + K
11.SPD (t-j) Becomes (10) Next, the contents and coefficient of the register R2
K13, (j-1) hours ago stored in memory SD0
Of amplitude data SPD (t-j-1) of K13.SP
In order to perform the calculation of D (t-j-1) + [R2], first,
Amplitude data S is obtained in the same manner as in step b- (7) described above.
PD (t-j-1) is read from the memory SD0 and
It is latched by the switch 101. (11) Next, the contents of the register R2 are latched.
H-404, the above step b- (8) is performed.
The contents of register R2 K12.SPD (t-j
-1) + K11 · SPD (t-j) transferred to latch 404
Is done. (12) Next, the coefficient K13 is read out to obtain K13.
In order to calculate SPD (t-j-1) + [R2], ADR [Kn]: ADR [K13] SL1: SELECT (B) CTL: (Y) = (A) / (X) + (B) The signals SL1 and CTL having the contents shown by are operated.
As code OPC, also address information ADR [Kn]
Is output from the control signal output register 303. to this
Therefore, the coefficient K11 is read from the coefficient memory 400 and played.
It is supplied to the operation input (A) of the arithmetic circuit 402. Also,
The lector 401 is the amplitude data latched in the latch 101.
Of the arithmetic circuit 402 by selecting the data SPD (t-j-1).
Supply to the calculation input (X). As a result, the arithmetic circuit 40
2 is (Y) = (A) / (X) + (B) = K13 · SPD (t-j-1) + K12 ・ SPD (t-j-1) + K11 ・ SPD (t-
j) The calculated value (Y) of is output. And this calculated value (Y)
Will be stored in register R2 in the next step,
It is supplied to the high pass filter HPF via the filter R2. (13) In the low pass filter LPF
In the final step, the contents of the register R1 are stored in the memory SD0.
Write to and use at next sampling time (t + 1)
Therefore, first, the contents of the register R1 "K13.SPD (t-j
-1) + K11.SPD (t-j) "is the same as in b- (8) above.
After being transferred to the latch 404 in the same manner as the step,
The arithmetic circuit 402 is caused to perform the operation of (Y) = (B), and
Calculated value “(Y) = K12 · SPD (t−j−1) + K11 ·
SPD (t-j) "is written to the memory SD0. this
The write operation is DLn: DL0 DLk: DL_SD GP2: "1" WR4: "1" (WRITE) Operation code OPC and memory with contents shown in
Number information DLn is output from the control signal output register 303
It is done by being done. Low pass filter LP
When the operation of F is completed, the operation of the high-pass filter HPF is performed next.
The operation of this high pass filter HPF
The description is omitted. Next, the reverberation sound RVD having a coarse delay time interval.¹
The forming operation of will be described. c. Reverberation RVD¹Forming action Reverberation RVD¹To form (1) First, of the register R4 of the high pass filter HPF
The stored data SPD (t-j) is multiplied by the coefficient K17,
The multiplication value K17 · SPD (t−j) is stored in the register R5.
To let RGn: R4 L1: "1" (LATCH) Latch control signal L1 and register number
Signal information RGn is output from the control signal output register 303.
Then, the content SPD (t-j) of the register R4 is latched by the latch 40.
4 is transferred. (2) Next, perform K17 SPD (t-j)
To calculate ADR [Kn]: ADR [K17] SL1: SELECT (C) CTL: (Y) = (A) / (X) Select control signal SL1 having the contents shown by
No. CTL, address information for reading coefficient ADR [Kn]
Is output from the control signal output register 303. to this
The coefficient K17 is read from the coefficient memory 400 and calculated.
It is supplied to the operation input (A) of the circuit 402. In addition,
The data S latched in the latch 404.
Operation input of the operation circuit 402 by selecting PD (t-j)
Supply to (X). As a result, the arithmetic circuit 402 Performance of (Y) = (A) ・ (X) = K17 ・ SPD (t-j)
The calculated value (Y) is output. This calculated value (Y) is
Stored in the register R5. (3) Next, x 1 hour before the memory D1
Amplitude data SPD (t-x1) is read and this data S
Add PD (t-x1) and the current value of register R11
Then, the added value is stored again in the register R11.
First, DLn: DL1 DLk: DL_SD L3: "1" (LATCH) L2: "1" (LATCH) And latch control signals L3 and L2 having the contents
Number information DLn and memory type information DLk output control signals
It is output from the force register 303. This allows the memory
Output information of address counter AC (D1) corresponding to D1
Report ADR [D1] reads amplitude data SPD (t-x1)
Latch 306 is used as the lower address information to output.
Is touched. The lower address information ADR [D
1] is in the higher order in the address information output circuit 309.
Memory number information DLn and memory type information DLk are added
Then, the memory D1 is added to the data memory 100.
It is output as the reply information DM / ADR. This allows
Amplitude data SPD (t-x 1 hour before the memory D1
1) is read and latched by the latch 101. (4) Next, the read data SPD (t
-X1) and the current value of register R11 are added,
After the content of the register R11 is transferred to the latch 404, SL1: SELECT (B) CTL: (Y) = (X) + (B) Select control signal SL1 and operation control
The control signal CTL is output from the control signal output register 303.
It is. Then, the selector 401 latches in the latch 101.
Selected amplitude data SPD (t-x1)
It is supplied to the calculation input (X) of the calculation circuit 402. This
The arithmetic circuit 402 (Y) = (X) + (B) = [R11] + SPD (t-x1) The calculated value (Y) indicated by is output. In this case, Regis
The contents of R11 are at the previous sampling time (t-1).
It has been cleared at the stage of completing the operation in. others
Therefore, the calculated value (Y) in this step (4) is SPD
(T-x1). After this, the calculated value (Y) is registered in the register
It is transferred to R11 and stored. (5) Next, the amplitude data S from the memory D1
Read PD (t-x1), multiply this by a coefficient K18,
Further, the multiplication value K18 SPD (t-x1) and the register
The value added with the contents of R5 "K17 SPD (t-x1)"
In order to store it again in the register R6, first, the above-mentioned c-
The contents of the register R5 "K
17 · SPD (t−j) ”is transferred to the latch 404. (6) Next, latched by the latch 101
Amplitude data SPD (t-x1), latched in latch 404
Checked data "K17 SPD (t-j)"
With the number K18, (Y) = K18 · SPD (t−x1) + K17 · SPD (t
-J) To calculate ADR [Kn]: ADR [K18] SL1: SELECT (B) CTL: (Y) = (A) / (X) + (B) Select control signal SL1 having the contents shown by
CTL, address information for reading coefficient ADR [Kn]
Is output from the control signal register 303. This
The coefficient K18 is read from the coefficient memory 400 and the calculation time is calculated.
It is supplied to the calculation input (A) of the path 402. Also select
The data 401 is the amplitude data latched by the latch 101.
Select SPD (t-x1) and enter the operation of operation circuit 402
Supply force (X). As a result, the arithmetic circuit 402 (Y) = (A) / (X) + (B) = K18 · SPD (t−x1) + K17 · SPD (t−j) Is output. Then, this calculated value (Y) is calculated in the next step.
Corresponds to the current time t of the memory D1 via the register R6
It will be written to the address. After this, register R6 is
It is cleared because the system processing is performed on the memory D2. (7) Next, in each system of the memories D2 to D9
The processing is related to steps c- (3) to c- (6) described above.
The same is done as. Then, in the memories D1 to D9
When the processing of each system is completed, the register R11 stores (Equation 4) Reverberation RVD represented by¹The information about is obtained. Next, the reverberation sound RVD having a dense delay time interval.^Two
The forming operation of will be described. d. Reverberation RVD^TwoForming action Reverberation RVD^TwoTo form (1) First, the amplitude data y1 hours before from the memory MD0
RVD¹To read (t-y1), DLn: DL0 DLk: DL_MD L3: "1" (LATCH) L2: "1" (LATCH) And latch control signals L3 and L1 having the contents
Number information DLn and memory type information DLk output control signals
It is output from the force register 303. This allows the address
In the information output circuit 309, the above-mentioned step of c- (3) is performed.
Address information D for the memory MD0 in the same manner as
M ・ ADR is formed and y1 hours before memory MD0
Amplitude data RVD¹(T-y1) is read. And
This data RVD¹(T-y1) is latched by latch 101
Is done. (2) Next, it is latched by the latch 101.
Amplitude data RVD¹(T-y1), output of register R11
Data RVD¹(T), coefficient K30 K30 / RVD¹(T-y1) + RVD¹(T) Is calculated and the calculated value is stored in the register R12.
First, the output data RVD of the register R11¹(T)
Is transferred to the latch 404, ADR [Kn]: ADR [K30] SL1: SELECT (B) CTL: (Y) = (A) / (X) + (B) Select control signal SL1 having the contents shown by
CTL and address information for reading coefficient ADR [K
n] is output from the control signal output register 303. This
As a result, the operation circuit 402 has the above-mentioned step of c- (6).
The coefficient K30 is supplied to the calculation input (A) in the same way
Also, the data RVD¹(T-y1) is the calculation input (X)
Supplied to As a result, the arithmetic circuit 402 (Y) = (A) / (X) + (B) = K30 ・ RVD¹(T-y1) + RVD¹(T) The calculated value (Y) of is output. And this calculated value (Y)
Will be stored in register R12 in the next step. (3) Next, the contents of the register R12 "K30
・ RVD¹(T-y1) + RVD¹(T) ”with coefficient K29
First, the contents of the register R12 are latched by the latch 40 for multiplication.
After being transferred to 4, ADR [Kn]: ADR [K29] SL1: SELECT (C) CTL: (Y) = (A) / (X) Select control signal SL1 having the contents shown by
CTL and address information ADR [Kn] for reading coefficients
Is output from the control signal output register 303. to this
Therefore, the calculation circuit 402 receives the coefficient K30 as the calculation input (A).
Supplied and also data "K30 RVD¹(T-y1) +
RVD¹(T) ”is supplied to the calculation input (X). this
Therefore, the arithmetic circuit 402 (Y) = (A) / (X) = K29 ・ {K30 ・ RVD¹(T-y1) + RVD
¹(T)｝ The calculated value (Y) indicated by is output. This calculation (Y)
In the next step, it is stored in the register R13. (4) Next, the contents of register R13 and y1
Data RVD before time¹(T−y1) and add
In order to store the calculated value in the register R13 again, the above d
-From the memory MD0 to y1 in the same manner as the step (1).
Data RVD before time¹(T-y1) is read and latched
Latched at 101. After this, the contents of register R13
"K29 ・ {K30 ・ RVD¹(T-y1) + RVD
¹(T)} ”is transferred to the latch 404, SL1: SELECT (B) CTL: (Y) = (B) + (X) Select control signal SL1 having the contents shown by
No. CTL is output from the control signal output register 303
You. As a result, the arithmetic circuit 402 (Y) = (B) + (X) = RVD¹(t-y1) + K29 ・ {K30 ・ RVD¹(t-y1) +
RVD¹(t)} The calculated value (Y) indicated by is output. This calculation (Y)
In the next step, stored in register R13, reverberation
Sound information RVD^2AIs output as (5) Next, the contents of the register R12 "K30
・ RVD¹(T-y1) + RVD¹(T) ”is delayed by y1 hour
Since it is used at the sampling time (t + y1),
The contents of the star R12 corresponds to the current time t of the memory MD0.
Written to the address. (6) After this, the reverberation sound RV that is more dense than the y1 time interval
D^2B, RVD^2CAre similarly formed. The embodiment of FIGS. 1 and 2 (FIGS. 3 and 4)
Has a bandpass filter, but this is necessary
It may be omitted accordingly. Also, FIG. 15 and FIG.
As shown in the functional block diagram of 6, the output of the memory D10
Data is high pass filter HPF, band pass filter
3 series of frequencies by BPF and low pass filter LPF
The first reverberation forming unit 2 divides each frequency band into bands.
Alternatively, different reverberation sounds may be formed. this
Is easily realized by simply changing the contents of the control program
it can. FIG. 16 shows the first reverberation sound forming section 2
2 shows the details of the second reverberation sound forming unit 3. [0095] As described above, according to the present invention, the input
The reverberation processing for the signal is performed by cascading multiple delay unit processings.
It is supposed to be done in each delay unit processing input
Performs a predetermined calculation on the signal and outputs the calculation result at a predetermined time
Output the output signal after a delay of
Computes and adds to the input signal, with multiple delays
The unit processing delay time is shortened toward the later stage.
Therefore, in the latter delay unit processing,
Of the predetermined delay time intervals added by the delay unit processing of
Between each delay time interval in a number of reverberations
Multiple reverberant sounds are added at dense predetermined delay time intervals
Therefore, the reverberation sound with a dense delay time interval and complicated
It has an excellent effect that it can be added. In addition
Reverberation processing by these multiple delay unit processing
Is time-divisional using a common device, so multiple delays
Reverberation processing by unit processing is simple and time-sharing
It has an excellent effect that it can be processed simultaneously
You. Also, set the delay time for each delay unit process.
Variable delay time information allows each delay time to be set arbitrarily
To change the reverberation characteristics easily and freely.
It has the effect of being able to.

【図面の簡単な説明】【図１】この発明による残響音付加装置の一実施例を示
すブロック図。【図２】図１における時間情報発生部とアドレス情報発
生部の詳細例を示すブロック図。【図３】図１の実施例を機能的に表わした機能ブロック
図。【図４】図３における第１及び第２残響音形成部の詳細
例を示すブロック図。【図５】初期反射音形成用の遅延回路の基本的構成を示
すブロック図。【図６】残響音形成用の遅延回路の基本的構成を示すブ
ロック図。【図７】図５の遅延回路の動作を説明するためのタイム
チャート。【図８】図１の実施例において発生される初期反射音の
特性図。【図９】櫛型フィルタ構成の遅延回路の周波数特性を示
す図。【図１０】図１の実施例における第１残響音形成部に相
当する部分において発生される残響音の特性図。【図１１】図１の実施例における第２残響音形成部に相
当する部分において発生される残響音の特性図。【図１２】図１の実施例におけるデータメモリの構成を
示す図。【図１３】図１の実施例におけるディレイレングスデー
タメモリの構造を示す図。【図１４】図１の実施例におけるアドレスカウンタの構
造を示す図。【図１５】この発明による残響音付加装置の他の実施例
を示す機能プロック図。【図１６】図１５における第１及び第２残響音形成部の
詳細例を示すブロック図。【符号の説明】１…初期反射音形成部、２…第１残響音形成部、３…第
２残響音形成部、ＢＰＦ…バンドパスフィルタ、１０…
記憶部、２０…時間情報発生部、３０…アドレス情報発
生部、４０…演算部。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a reverberation sound adding device according to the present invention. FIG. 2 is a block diagram showing a detailed example of a time information generating unit and an address information generating unit in FIG. FIG. 3 is a functional block diagram functionally showing the embodiment of FIG. FIG. 4 is a block diagram showing a detailed example of first and second reverberation sound forming units in FIG. FIG. 5 is a block diagram showing a basic configuration of a delay circuit for forming an initial reflected sound. FIG. 6 is a block diagram showing a basic configuration of a delay circuit for forming reverberation sound. FIG. 7 is a time chart for explaining the operation of the delay circuit in FIG. 8 is a characteristic diagram of an initial reflected sound generated in the embodiment of FIG. FIG. 9 is a diagram showing frequency characteristics of a delay circuit having a comb filter configuration. 10 is a characteristic diagram of reverberant sound generated in a portion corresponding to a first reverberant sound forming unit in the embodiment of FIG. 11 is a characteristic diagram of reverberation sound generated in a portion corresponding to a second reverberation sound forming unit in the embodiment of FIG. 12 is a diagram showing the configuration of a data memory in the embodiment of FIG. 13 is a diagram showing the structure of a delay length data memory in the embodiment of FIG. 14 is a diagram showing the structure of an address counter in the embodiment of FIG. FIG. 15 is a functional block diagram showing another embodiment of the reverberation sound adding device according to the present invention. 16 is a block diagram showing a detailed example of first and second reverberation sound forming units in FIG. [Explanation of Codes] 1 ... Initial reflected sound forming unit, 2 ... First reverberation sound forming unit, 3 ... Second reverberation sound forming unit, BPF ... Band pass filter, 10 ...
Storage unit, 20 ... Time information generating unit, 30 ... Address information generating unit, 40 ... Arithmetic unit.

Claims

(57)【特許請求の範囲】１．入力信号に対して残響処理を行う残響音付加装置に
おいて、残響処理は複数の遅延ユニット処理を縦列に行い、各遅延ユニット処理は、入力信号に対して所定の演算を
行い、この演算結果を所定時間遅延して出力信号を出力
し、該出力信号に帰還係数を演算して入力信号に加算す
るものであって、複数の遅延ユニット処理の遅延時間は
後段になるほど短くするものであり、残響処理は、所定のサンプリング周期毎に入力される入力信号に対し
て、設定された任意の時間の遅延を行うための、複数領
域個別利用可能なデータメモリ（１００）と、各遅延ユニット処理毎の帰還係数を記憶する係数メモリ
（４００）と、各遅延ユニット処理、及び、前記各遅延ユニット処理の
縦列接続を実現する処理を実行するプログラムを記憶す
るプログラムメモリ（３００）と、各遅延ユニット処理毎の遅延時間を設定し、遅延時間情
報を発生する遅延時間情報発生手段（２０）と、遅延時間情報発生手段（２０）から供給される遅延時間
情報に従って各遅延ユニット処理で必要とする出力信
号、及び、入力信号をデータメモリ（１０）から読み出
すためのアドレス情報を発生するアドレス情報発生手段
（３０９）と、データメモリ（１００）から供給される遅延ユニット処
理の入力信号、出力信号、及び、帰還係数とを用いて遅
延ユニット処理を行なう演算手段（４０１，４０２，４
０３，４０４）と、プログラムメモリ（３００）から供給されるプログラム
に従って、帰還係数、遅延ユニット処理の入力信号、出
力信号を演算手段（４０１，４０２，４０３，４０４）
に対して供給し、かつ、アドレス情報発生手段（３０
９）、及び、演算手段（４０１，４０２，４０３，４０
４）を時分割的に動作させることによって、プログラム
に従う一連の残響処理を１サンプリング周期で行う制御
手段（３０３）とにより複数の遅延ユニット処理を共通
装置を用いて時分割的に行う残響音付加装置。(57) [Claims] A reverberation sound adding device that performs reverberation processing on an input signal
In the reverberation process, a plurality of delay unit processes are performed in cascade, and each delay unit process performs a predetermined calculation on the input signal.
Output the output signal after delaying this calculation result for a predetermined time
Then, calculate the feedback coefficient for the output signal and add it to the input signal
The delay time of processing multiple delay units is
It is intended to shorter as will later stage, reverberation processing on the input signal input to the predetermined sampling period, for performing any of the time delay is set, a plurality territory
Data memory (100) that can be used individually for each area, and coefficient memory that stores the feedback coefficient for each delay unit processing
And (400), each delay unit processes, and, to store a program for executing a process to realize <br/> vertical column connection of each delay unit process
A program memory (300) that sets a delay time of each delay unit processes each, and the delay time information generating means for generating a delay time information (20), the delay time supplied from the delay time information generating means (20) Output signal required by each delay unit processing according to the information
No. and address information generating means for generating address information for reading an input signal from the data memory (10)
(309) and the delay unit processing supplied from the data memory (100).
Of the input signal, output signal, and feedback coefficient
Arithmetic means (401, 402, 4 for performing total unit processing)
And 03,404), I follow the program <br/> supplied from the program memory (300), the feedback factor, the input signal of the delay unit process, out
Force signal calculation means (401, 402, 403, 404)
To the address information generating means (30
9) and arithmetic means (401, 402, 403, 40)
4) is operated in a time-division manner, and a reverberation sound addition is performed in which a plurality of delay unit processes are performed in a time-division manner using a common device by a control means (303) that performs a series of reverberation processes according to a program in one sampling cycle. apparatus.