JP2679396B2 - 電界効果トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は二次元電子ガス電界効果トランジスタ（2DEG
FET）に関するものである。
FET）に関するものである。
４ 2DEGFETは、例えばHendersonらによってエレクトロ
ン・デバイス・レターズ・（IEEE Electron Device Let
t.）第EDL−７巻、第12号、649頁、1986年に報告されて
いる。
ン・デバイス・レターズ・（IEEE Electron Device Let
t.）第EDL−７巻、第12号、649頁、1986年に報告されて
いる。
従来技術による2DEGFETについて、第７図の部分断面
図、第８図（ａ）のＮ型AlGaAs層からノンドープGaAsバ
ッファ層に向かうAl組成比およびIn組成比の分布図、第
８図（ｂ）のポテンシャルバンド図を参照して説明す
る。
図、第８図（ａ）のＮ型AlGaAs層からノンドープGaAsバ
ッファ層に向かうAl組成比およびIn組成比の分布図、第
８図（ｂ）のポテンシャルバンド図を参照して説明す
る。
半絶縁性（Ｓemi−Ｉnsulating）GaAs基板にノンドー
プGaAs層バッファ層２、ノンドープIn0.15Ga0.85Asチャ
ネル層3c、Ｎ型Al0.15Ga0.85As層キャリア供給層４から
構成されている。
プGaAs層バッファ層２、ノンドープIn0.15Ga0.85Asチャ
ネル層3c、Ｎ型Al0.15Ga0.85As層キャリア供給層４から
構成されている。
InGaAs層3CのAlGaAs層４との界面近傍に二次元電子ガ
ス（2DEG）が誘起されチャネルを形成している。AlGaAs
層４上にＮ型GaAsからなるキャップ層５が形成され、キ
ャップ層５上にソース電極6aおよびドレイン電極6bが蒸
着により形成され2DEGチャネル層とのオーミックコンタ
クトをとっている。また、キャップ層５をエッチングし
て形成されたリセス部にはゲート電極７が形成されてい
る。
ス（2DEG）が誘起されチャネルを形成している。AlGaAs
層４上にＮ型GaAsからなるキャップ層５が形成され、キ
ャップ層５上にソース電極6aおよびドレイン電極6bが蒸
着により形成され2DEGチャネル層とのオーミックコンタ
クトをとっている。また、キャップ層５をエッチングし
て形成されたリセス部にはゲート電極７が形成されてい
る。
このようにチャネル層にInGaAsを用いる効果はAlGaAs
電子供給層とチャネル層間の伝導帯オフセットの増加に
ともなうシート電子濃度の増加、および電子有効質量の
減少にともなう電子移動度の増加が期待できることであ
る。
電子供給層とチャネル層間の伝導帯オフセットの増加に
ともなうシート電子濃度の増加、および電子有効質量の
減少にともなう電子移動度の増加が期待できることであ
る。
InGaAsとGaAsとは格子定数が異なるが、InXGa1-XAsチ
ャネル層をミスフィット転移の起こる臨界膜厚以下にす
ることによって、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成されることが知られている。
ャネル層をミスフィット転移の起こる臨界膜厚以下にす
ることによって、弾性歪が格子不整を緩和する歪格子層
となり、良好な界面が形成されることが知られている。
ここでIn組成比ｘが大きくなるほど格子不整が増大す
るために、この臨界膜厚は減少する。In組成比を増やす
にしたがって、ミスフィット転移の発生を抑えるために
膜厚を薄くすると、量子井戸内のサブバンドエネルギー
は膜厚の二乗に逆比例して上昇するため、電子濃度の低
下、さらにはInGaAs井戸内へのキャリア閉じ込めの低下
が起こり、InGaAsをチャネルに用いるメリットがなくな
ってしまう。
るために、この臨界膜厚は減少する。In組成比を増やす
にしたがって、ミスフィット転移の発生を抑えるために
膜厚を薄くすると、量子井戸内のサブバンドエネルギー
は膜厚の二乗に逆比例して上昇するため、電子濃度の低
下、さらにはInGaAs井戸内へのキャリア閉じ込めの低下
が起こり、InGaAsをチャネルに用いるメリットがなくな
ってしまう。
すなわちシート電子濃度の増加と電子移動度の向上を
目的として、InGaAs歪層におけるIn組成を増やせば増や
すほど、格子不整が増大し、臨界膜厚からくるチャネル
層厚の制限が厳しくなるというジレンマが生じる。
目的として、InGaAs歪層におけるIn組成を増やせば増や
すほど、格子不整が増大し、臨界膜厚からくるチャネル
層厚の制限が厳しくなるというジレンマが生じる。
そのため2DEGFETにおけるInGaAsチャネル層として
は、通常In組成比が0.15、膜厚が臨界膜厚以下の150Å
程度のものが用いられており、In組成比を増加すること
によるシート電子濃度の増加と電子輸送特性の向上を十
分に発揮できないという問題があった。
は、通常In組成比が0.15、膜厚が臨界膜厚以下の150Å
程度のものが用いられており、In組成比を増加すること
によるシート電子濃度の増加と電子輸送特性の向上を十
分に発揮できないという問題があった。
本発明は2DEGFETのエピタキシャル層構造の格子不整
の増加に伴う臨界膜厚の低下を極力抑制して、実効的な
In組成を増加し得るエピタキシャル層構造を提供するこ
とにある。
の増加に伴う臨界膜厚の低下を極力抑制して、実効的な
In組成を増加し得るエピタキシャル層構造を提供するこ
とにある。
本発明の電界効果トランジスタは、バッファ層、ノン
ドープチャネル層、Ｎ型不純物がドープされた電子供給
層が順次積層された電界効果トランジスタ、において、 前記ノンドープチャネル層が膜厚200Å以下のInXGa
1-XAs歪層で構成され、該InXGa1-XAs歪層におけるIn組
成比Ｘが厚さ方向に徐々に変化し、前記ノンドープチャ
ネル層と前記Ｎ型電子供給層との界面から40Å以下110
Å以下離れた位置で最大値をとるとともに、前記In組成
比Ｘの前記InXGa1-XAs歪層全体での平均値が0.15以上と
するものである。
ドープチャネル層、Ｎ型不純物がドープされた電子供給
層が順次積層された電界効果トランジスタ、において、 前記ノンドープチャネル層が膜厚200Å以下のInXGa
1-XAs歪層で構成され、該InXGa1-XAs歪層におけるIn組
成比Ｘが厚さ方向に徐々に変化し、前記ノンドープチャ
ネル層と前記Ｎ型電子供給層との界面から40Å以下110
Å以下離れた位置で最大値をとるとともに、前記In組成
比Ｘの前記InXGa1-XAs歪層全体での平均値が0.15以上と
するものである。
また、ノンドープチャネル層がｍ分子層のInAs層とｎ
分子層のGaAs層が交互に積層された歪超格子層により膜
厚200Å以下で構成され、前記歪超格子層におけるInAs
層とGaAs層の分子層数比率m/nは厚さ方向に徐々に変化
し、前記ノンドープチャネル層と前記Ｎ型電子供給層と
の界面から40Å以上110Å以下離れた位置で最大値をと
るとともに、組成比m/（ｍ＋ｎ）の前記歪超格子層全体
での平均値が0.15以上とするものである。
分子層のGaAs層が交互に積層された歪超格子層により膜
厚200Å以下で構成され、前記歪超格子層におけるInAs
層とGaAs層の分子層数比率m/nは厚さ方向に徐々に変化
し、前記ノンドープチャネル層と前記Ｎ型電子供給層と
の界面から40Å以上110Å以下離れた位置で最大値をと
るとともに、組成比m/（ｍ＋ｎ）の前記歪超格子層全体
での平均値が0.15以上とするものである。
さらに、ノンドープチャネル層がｍ分子層の第一半導
体層とｎ分子層の第二半導体層が交互に積層された歪超
格子層により膜厚200Å以下で構成され、前記第一半導
体層はInXGa1-XAs歪層であり、そのIn組成比Ｘは厚さ方
向に徐々に変化し、前記ノンドープチャネル層と前記Ｎ
型電子供給層との界面から40Å以上110Å以下離れた位
置で最大値をとるとともに、組成比Ｘ×m/（ｍ＋ｎ）の
前記歪超格子層全体での平均値が0.15以上とするもので
ある。
体層とｎ分子層の第二半導体層が交互に積層された歪超
格子層により膜厚200Å以下で構成され、前記第一半導
体層はInXGa1-XAs歪層であり、そのIn組成比Ｘは厚さ方
向に徐々に変化し、前記ノンドープチャネル層と前記Ｎ
型電子供給層との界面から40Å以上110Å以下離れた位
置で最大値をとるとともに、組成比Ｘ×m/（ｍ＋ｎ）の
前記歪超格子層全体での平均値が0.15以上とするもので
ある。
2DEGFET構造における２次元電子の分布確率は電子供
給層・チャネル層間のヘテロ界面から約60〜90Å程度で
ピークを有することが、F.SternとS.D.Sarmaによってフ
ィジカル・レビュー・Ｂ（Phys.Rev.B）、第30巻、840
頁〜848頁、1984年に報告されている。
給層・チャネル層間のヘテロ界面から約60〜90Å程度で
ピークを有することが、F.SternとS.D.Sarmaによってフ
ィジカル・レビュー・Ｂ（Phys.Rev.B）、第30巻、840
頁〜848頁、1984年に報告されている。
本発明では、InxGa1-xAsチャネル層におけるIn組成比
ｘを膜厚方向に勾配をつけたグレーディッドとし、電子
分布確率が最大となる位置近傍でｘを最大とするととも
に、電子分布確率の小さくなる電子供給層界面近傍およ
びバッファ層界面近傍ではｘを小さくする。
ｘを膜厚方向に勾配をつけたグレーディッドとし、電子
分布確率が最大となる位置近傍でｘを最大とするととも
に、電子分布確率の小さくなる電子供給層界面近傍およ
びバッファ層界面近傍ではｘを小さくする。
全体としては格子不整の増大を抑制しながら、電子の
存在確率が高い位置でのIn組成比ｘを増加することが可
能になり、電子が実効的に走行する場所でのｘ値を通常
用いられている上限値（〜0.15）より大きくすることが
できる。
存在確率が高い位置でのIn組成比ｘを増加することが可
能になり、電子が実効的に走行する場所でのｘ値を通常
用いられている上限値（〜0.15）より大きくすることが
できる。
またチャネルとしてInAs層ｍ分子層とGaAs層ｎ分子層
の積層構造からなる短周期超格子を用い、InAs層とGaAs
層の比率m/nを膜厚方向にグレーディッドとし、電子分
布が最大となる位置でm/nを最大とするとともに、電子
供給層界面近傍およびバッファ層界面近傍ではm/nを小
さくすることによっても、同様な効果が期待できる。
の積層構造からなる短周期超格子を用い、InAs層とGaAs
層の比率m/nを膜厚方向にグレーディッドとし、電子分
布が最大となる位置でm/nを最大とするとともに、電子
供給層界面近傍およびバッファ層界面近傍ではm/nを小
さくすることによっても、同様な効果が期待できる。
通常InGaAs混晶ではIn原子とGa原子の配置のランダム
さにともなって電子は格子から散乱（合金散乱）を受け
るが、このように膜厚方向に制御された結晶構造を有す
る短周期超格子層をチャネルとして用いると、この合金
散乱を低減して電子輸送特性が一層改善される。
さにともなって電子は格子から散乱（合金散乱）を受け
るが、このように膜厚方向に制御された結晶構造を有す
る短周期超格子層をチャネルとして用いると、この合金
散乱を低減して電子輸送特性が一層改善される。
さらにチャネルとして第一半導体層と第二半導体層が
交互に積層された超格子を用い、第一半導体層をIn組成
比ｘが膜厚方向にグレーディッドであるInxGa1-xAsと
し、電子分布確率が最大となる位置近傍でｘを最大とす
るとともに、電子分布確率の小さくなる電子供給層界面
近傍およびバッファ層界面近傍ではｘを小さくすること
によっても、同様の効果が期待できる。ここで、第二半
導体層は第一半導体層と組成比分布の異なるInGaAsであ
ってもよい。
交互に積層された超格子を用い、第一半導体層をIn組成
比ｘが膜厚方向にグレーディッドであるInxGa1-xAsと
し、電子分布確率が最大となる位置近傍でｘを最大とす
るとともに、電子分布確率の小さくなる電子供給層界面
近傍およびバッファ層界面近傍ではｘを小さくすること
によっても、同様の効果が期待できる。ここで、第二半
導体層は第一半導体層と組成比分布の異なるInGaAsであ
ってもよい。
本発明の第１の実施例について、第１図の部分断面
図、第２図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）層４か
らノンドープGaAsバッファ層２に向う断面におけるAl組
成比およびIn組成比の分布図、第２図（ｂ）のポテンシ
ャルバンド図を参照して説明する。
図、第２図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）層４か
らノンドープGaAsバッファ層２に向う断面におけるAl組
成比およびIn組成比の分布図、第２図（ｂ）のポテンシ
ャルバンド図を参照して説明する。
本実施例の特長は第２図（ａ）に示すように、GaAsバ
ッファ層２との界面からAlGaAs層４との界面に向かうに
つれて、チャネル層３におけるIn組成比ｘが０から最大
値0.3まで徐々に増加したあと０まで徐々に減少してい
ることである。ここで、ｘが最大値0.3をとるのはAlGaA
s層界面から80Å離れた位置である。
ッファ層２との界面からAlGaAs層４との界面に向かうに
つれて、チャネル層３におけるIn組成比ｘが０から最大
値0.3まで徐々に増加したあと０まで徐々に減少してい
ることである。ここで、ｘが最大値0.3をとるのはAlGaA
s層界面から80Å離れた位置である。
第１図に示す構造はつぎのようにして作製される。
はじめに半絶縁性（S.I.）GaAs基板１上に分子線エピ
タキシャル（MBE）成長法などにより、厚さ１μｍのノ
ンドープGaAsバッファ層２、厚さ160ÅのノンドープInx
Ga1-xAsグレーディッド層（ｘ＝０→0.3→０）３、厚さ
350ÅのＮ型Al0.15Ga0.85As（ドーピング濃度３×1018/
cm3）層４、厚さ500Åのｎ型GaAs（ドーピング濃度５×
1018/cm3）層５を順次成長する。
タキシャル（MBE）成長法などにより、厚さ１μｍのノ
ンドープGaAsバッファ層２、厚さ160ÅのノンドープInx
Ga1-xAsグレーディッド層（ｘ＝０→0.3→０）３、厚さ
350ÅのＮ型Al0.15Ga0.85As（ドーピング濃度３×1018/
cm3）層４、厚さ500Åのｎ型GaAs（ドーピング濃度５×
1018/cm3）層５を順次成長する。
ここでInGaAsチャネル層３における平均In組成比は0.
15であり、合計膜厚の160ÅはIn0.15Ga0.85Asにおいて
ミスフィット転移の起こる臨界膜厚（〜200Å）以下で
ある。
15であり、合計膜厚の160ÅはIn0.15Ga0.85Asにおいて
ミスフィット転移の起こる臨界膜厚（〜200Å）以下で
ある。
Ｎ型GaAsキャップ層５上にはソース電極6aおよびドレ
イン電極6bを蒸着によって形成したのち、アロイ熱処理
によってオーミックコンタクトをとる。
イン電極6bを蒸着によって形成したのち、アロイ熱処理
によってオーミックコンタクトをとる。
Ｎ型GaAs層５をエッチング除去して形成されたリセス
部にはゲート電極７を形成する。
部にはゲート電極７を形成する。
こうして、第２図（ｂ）に示すように、InGaAs量子井
戸層のほぼ中央部で2DEGの分布確率は最大値をとり、第
２図（ａ）からこの位置はIn組成比が最大値0.3をとる
場所に一致し、電子は高い確率でIn組成比が0.15より大
きい場所を走行することになる。
戸層のほぼ中央部で2DEGの分布確率は最大値をとり、第
２図（ａ）からこの位置はIn組成比が最大値0.3をとる
場所に一致し、電子は高い確率でIn組成比が0.15より大
きい場所を走行することになる。
本実施例ではInの平均組成は0.15に固定したまで、電
子の実効的なIn組成比をそれ以上に増加できる。
子の実効的なIn組成比をそれ以上に増加できる。
本発明の第２の実施例について、第３図の部分断面
図、第４図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）電子供
給層４からノンドープGaAsバッファ層２に向かう断面に
おけるAl組成比およびIn組成比の分布図、第４図（ｂ）
のポテンシャルバンド図を参照して説明する。
図、第４図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）電子供
給層４からノンドープGaAsバッファ層２に向かう断面に
おけるAl組成比およびIn組成比の分布図、第４図（ｂ）
のポテンシャルバンド図を参照して説明する。
本実施例の特長は第４図（ａ）に示すように、チャネ
ルとしてInAs層ｍ分子層とGaAs層ｎ分子層の積層構造か
らなる短周期超格子層を用いていることである。InAs層
とGaAs層の比率m/nを膜厚方向にグレーディッドとし、G
aAsバッファ層２との界面からAlGaAs層４との界面に向
かうにつれて、m/nが徐々に増加し、最大値をとったあ
と０まで徐々に減少している。ここで、m/nが最大値を
とるのはAlGaAs層界面から約70Å離れた位置である。
ルとしてInAs層ｍ分子層とGaAs層ｎ分子層の積層構造か
らなる短周期超格子層を用いていることである。InAs層
とGaAs層の比率m/nを膜厚方向にグレーディッドとし、G
aAsバッファ層２との界面からAlGaAs層４との界面に向
かうにつれて、m/nが徐々に増加し、最大値をとったあ
と０まで徐々に減少している。ここで、m/nが最大値を
とるのはAlGaAs層界面から約70Å離れた位置である。
第３図に示す構造はつぎのようにして作製される。
はじめにS.I.GaAs基板１上にMBE成長法などにより、
厚さ１μｍのノンドープGaAs層２、10分子層のGaAs層3
a、１分子層のInAs層3b、６分子層のGaAs層3a、１分子
層のInAs層3b、３分子層のGaAs層3a、１分子層のInAs層
3b、２分子層のGaAs層3a、１分子層のInAs層3b、２分子
層のGaAs層3a、１分子層のInAs層3b、３分子層のGaAs層
3a、１分子層のInAs層3b、６分子層のGaAs層3a、１分子
層のInAs層3b、10分子層のGaAs層3a、１分子層のInAs層
3b（あわせて厚さ約140ÅのInAs/GaAs超格子チャネル
層）、厚さ350ÅのＮ型Al0.15Ga0.85As（ドーピング濃
度３×1018/cm3）電子供給層４、厚さ500ÅのＮ型GaAs
（ドーピング濃度５×1018/cm3）キャップ層５を順次成
長する。
厚さ１μｍのノンドープGaAs層２、10分子層のGaAs層3
a、１分子層のInAs層3b、６分子層のGaAs層3a、１分子
層のInAs層3b、３分子層のGaAs層3a、１分子層のInAs層
3b、２分子層のGaAs層3a、１分子層のInAs層3b、２分子
層のGaAs層3a、１分子層のInAs層3b、３分子層のGaAs層
3a、１分子層のInAs層3b、６分子層のGaAs層3a、１分子
層のInAs層3b、10分子層のGaAs層3a、１分子層のInAs層
3b（あわせて厚さ約140ÅのInAs/GaAs超格子チャネル
層）、厚さ350ÅのＮ型Al0.15Ga0.85As（ドーピング濃
度３×1018/cm3）電子供給層４、厚さ500ÅのＮ型GaAs
（ドーピング濃度５×1018/cm3）キャップ層５を順次成
長する。
ここで超格子チャネル層における平均In組成比は0.16
であり、トータル膜厚の140ÅはIn0.16Ga0.84Asにおい
てミスフィット転移の起こる臨界膜厚（〜200Å）以下
である。
であり、トータル膜厚の140ÅはIn0.16Ga0.84Asにおい
てミスフィット転移の起こる臨界膜厚（〜200Å）以下
である。
Ｎ型GaAsキャップ層５上にはソース電極6aおよびドレ
イン電極6bを蒸着によって形成したのち、アロイ処理に
よってオーミックコンタクトをとる。
イン電極6bを蒸着によって形成したのち、アロイ処理に
よってオーミックコンタクトをとる。
Ｎ型GaAsキャップ層５をエッチング除去して形成され
たリセス部にはゲート電極７を形成する。
たリセス部にはゲート電極７を形成する。
第４図（ｂ）に示すように、InAs/GaAs超格子層のほ
ぼ中心で2DEGの分布確率は最大値をとる。
ぼ中心で2DEGの分布確率は最大値をとる。
第４図（ａ）からこの位置は（InAs）ｍ（GaAs）ｎに
おける分子層数比m/nが最大値をとる場所に一致し、電
子はIn組成比が0.15より大きい場所を高い確率で走行す
ることになる。このように、本実施例では、Inの平均組
成は0.15程度に固定したままで、電子の実効的なIn組成
比をそれ以上に増加できる。
おける分子層数比m/nが最大値をとる場所に一致し、電
子はIn組成比が0.15より大きい場所を高い確率で走行す
ることになる。このように、本実施例では、Inの平均組
成は0.15程度に固定したままで、電子の実効的なIn組成
比をそれ以上に増加できる。
本発明の第３の実施例について、第５図の部分断面
図、第６図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）電子供
給層４からノンドープGaAsバッファ層２に向かう断面に
おけるAl組成比およびIn組成比の分布図、第６図（ｂ）
のポテンシャルバンド図を参照して説明する。
図、第６図（ａ）のＮ型AlyGa1-yAs（ｙ＝0.15）電子供
給層４からノンドープGaAsバッファ層２に向かう断面に
おけるAl組成比およびIn組成比の分布図、第６図（ｂ）
のポテンシャルバンド図を参照して説明する。
本実施例の特長は第６図（ａ）に示すように、チャネ
ルとしてInGaAs単分子層とGaAs単分子層の積層構造から
なる短周期超格子を用いていることである。InxGa1-xAs
層におけるIn組成比ｘを膜厚方向にグレーディッドと
し、GaAsバッファ層２との界面からAlGaAs層４との界面
に向かうにつれて、ｘが徐々に増加し、最大値をとった
あと０まで徐々に減少している。ここで、m/nが最大値
をとるのはAlGaAs層界面から約70Å離れた位置である。
ルとしてInGaAs単分子層とGaAs単分子層の積層構造から
なる短周期超格子を用いていることである。InxGa1-xAs
層におけるIn組成比ｘを膜厚方向にグレーディッドと
し、GaAsバッファ層２との界面からAlGaAs層４との界面
に向かうにつれて、ｘが徐々に増加し、最大値をとった
あと０まで徐々に減少している。ここで、m/nが最大値
をとるのはAlGaAs層界面から約70Å離れた位置である。
第５図に示す構造はつぎのようにして作製される。
はじめにS.I.GaAs基板１上にMBE成長法などにより、
厚さ１μｍのノンドープGaAsバッファ層2,1分子層の第1
GaAs層3a、１分子層の第1InGaAs層（ｘ＝0.05）3c、１
分子層の第2GaAs層3a、１分子層の第2InGaAs（ｘ＝0.
1）層3c、１分子層の第iGaAs層3a、１分子層の第iInGaA
s（ｘ＝0.05×ｉ）層3c、１分子層の第12GaAs層3a、１
分子層の第12InGaAs（ｘ＝0.6）層3c、１分子層の第13G
aAs層3a、１分子層の第13InGaAs（ｘ＝0.6）層3c、１分
子層の第jGaAs層3a、１分子層の第jInGaAs（ｘ＝0.05×
（25−ｊ））層3c、１分子層の第23GaAs層3a、１分子層
の第23InGaAs（ｘ＝0.1）層3c、１分子層の第24GaAs層3
a、１分子層の第24InGaAs（ｘ＝0.05）層3c（あわせて
厚さ約140ÅのInGaAs/GaAs超格子チャネル層）、厚さ35
0ÅのＮ型Al0.15Ga0.85As（ドーピング濃度３×1018/cm
3）電子供給層４、厚さ500ÅのＮ型GaAs（ドーピング濃
度５×1018/cm3）キャップ層を順次成長する。
厚さ１μｍのノンドープGaAsバッファ層2,1分子層の第1
GaAs層3a、１分子層の第1InGaAs層（ｘ＝0.05）3c、１
分子層の第2GaAs層3a、１分子層の第2InGaAs（ｘ＝0.
1）層3c、１分子層の第iGaAs層3a、１分子層の第iInGaA
s（ｘ＝0.05×ｉ）層3c、１分子層の第12GaAs層3a、１
分子層の第12InGaAs（ｘ＝0.6）層3c、１分子層の第13G
aAs層3a、１分子層の第13InGaAs（ｘ＝0.6）層3c、１分
子層の第jGaAs層3a、１分子層の第jInGaAs（ｘ＝0.05×
（25−ｊ））層3c、１分子層の第23GaAs層3a、１分子層
の第23InGaAs（ｘ＝0.1）層3c、１分子層の第24GaAs層3
a、１分子層の第24InGaAs（ｘ＝0.05）層3c（あわせて
厚さ約140ÅのInGaAs/GaAs超格子チャネル層）、厚さ35
0ÅのＮ型Al0.15Ga0.85As（ドーピング濃度３×1018/cm
3）電子供給層４、厚さ500ÅのＮ型GaAs（ドーピング濃
度５×1018/cm3）キャップ層を順次成長する。
ここで超格子チャネル層における平均In組成は0.16で
あり、トータル膜厚の140ÅはIn0.16Ga0.84Asにおいて
ミスフィット転移の起こる臨界膜厚（〜200Å）以下で
ある。
あり、トータル膜厚の140ÅはIn0.16Ga0.84Asにおいて
ミスフィット転移の起こる臨界膜厚（〜200Å）以下で
ある。
Ｎ型GaAsキャップ層５上にはソース電極6aおよびドレ
イン電極6bを蒸着によって形成したのち、アロイ処理に
よってオーミックコンタクトをとる。
イン電極6bを蒸着によって形成したのち、アロイ処理に
よってオーミックコンタクトをとる。
Ｎ型GaAs層５をエッチング除去して形成されたリセス
部にはゲート電極７を形成する。
部にはゲート電極７を形成する。
第６図（ｂ）に示すように、InGaAs−GaAs超格子層の
ほぼ中心で2DEGの分布確率は最大値をとる。
ほぼ中心で2DEGの分布確率は最大値をとる。
第４図（ａ）からこの位置はInxGa1-xAsにおけるIn組
成比ｘが最大値をとる場所に一致し、電子はIn組成比0.
15より大きい場所を高い確率で走行する。
成比ｘが最大値をとる場所に一致し、電子はIn組成比0.
15より大きい場所を高い確率で走行する。
本実施例ではInの平均組成は0.15程度に固定したまま
で、電子の実効的なIn組成比をそれ以上に増加できる。
で、電子の実効的なIn組成比をそれ以上に増加できる。
以上で用いたAlGaAs/InGaAs系、AlGaAs/（InAs）
ｍ（GaAs）ｎ超格子系、およびAlGaAs/（InGaAs）ｍ（G
aAs）ｎ超格子系の代りに、InAlAs/InGaAs系、InP/InGa
As系、InAlAs/（InAs）ｍ（GaAs）ｎ超格子系、InP/（I
nAs）ｍ（GaAs）ｎ超格子系、InAlAs/（InxGa1-xAs）ｍ
（In0.53Ga0.47As）ｎ超格子系、InP/（InxGa1-xAs）ｍ
（In0.53Ga0.47As）ｎ超格子系、InAlAs/（InxGa1-xA
s）ｍ（In0.52Al0.48As）ｎ超格子系、InP/（InxGa1-xA
s）ｍ（In0.52Al0.48As）ｎ超格子系など、InGaAs、（I
nAs）ｍ（GaAs）ｎ超格子、またはInGaAs層を含む超格
子をチャネルとして用いることもできる。
ｍ（GaAs）ｎ超格子系、およびAlGaAs/（InGaAs）ｍ（G
aAs）ｎ超格子系の代りに、InAlAs/InGaAs系、InP/InGa
As系、InAlAs/（InAs）ｍ（GaAs）ｎ超格子系、InP/（I
nAs）ｍ（GaAs）ｎ超格子系、InAlAs/（InxGa1-xAs）ｍ
（In0.53Ga0.47As）ｎ超格子系、InP/（InxGa1-xAs）ｍ
（In0.53Ga0.47As）ｎ超格子系、InAlAs/（InxGa1-xA
s）ｍ（In0.52Al0.48As）ｎ超格子系、InP/（InxGa1-xA
s）ｍ（In0.52Al0.48As）ｎ超格子系など、InGaAs、（I
nAs）ｍ（GaAs）ｎ超格子、またはInGaAs層を含む超格
子をチャネルとして用いることもできる。
InGaAsチャネルにおける格子不整の増加を極力抑制し
ながら、実効的なIn組成比を通常用いられる上限値（〜
0.15）よりも大きくすることが可能になった。
ながら、実効的なIn組成比を通常用いられる上限値（〜
0.15）よりも大きくすることが可能になった。
電子有効質量の軽減にともなう電子輸送特性の改善に
よってInGaAsチャネル2DEGFETの素子特性をより向上す
ることができる。
よってInGaAsチャネル2DEGFETの素子特性をより向上す
ることができる。
第１図は本発明の第１の実施例を示す部分断面図、第２
図（ａ）は第１図の組成比を示す分布図、第２図（ｂ）
は第１図のポテンシャルバンド図、第３図は本発明の第
２の実施例を示す部分断面図、第４図（ａ）は第３図の
組成比を示す分布図、第４図（ｂ）は第３図のポテンシ
ャルバンド図、第５図は本発明の第３の実施例を示す部
分断面図、第６図（ａ）は第５図の組成比を示す分布
図、第６図（ｂ）は第５図のポテンシャルバンド図、第
７図は従来技術による2DEGFETを示す断面図、第８図
（ａ）は第７図の組成比を示す分布図、第８図（ｂ）は
第７図のポテンシャルバンド図である。 １……半絶縁性GaAs基板、２……ノンドープGaAsバッフ
ァ層、３……ノンドープInGaAsグレーディッドチャネル
層、3a……ノンドープGaAsチャネル層、3b……ノンドー
プInAsチャネル層、3c……ノンドープInGaAsチャネル
層、４……Ｎ型AlGaAs電子供給層、５……Ｎ型GaAsキャ
ップ層、6a……ソース電極、6b……ドレイン電極、７…
…ゲート電極。
図（ａ）は第１図の組成比を示す分布図、第２図（ｂ）
は第１図のポテンシャルバンド図、第３図は本発明の第
２の実施例を示す部分断面図、第４図（ａ）は第３図の
組成比を示す分布図、第４図（ｂ）は第３図のポテンシ
ャルバンド図、第５図は本発明の第３の実施例を示す部
分断面図、第６図（ａ）は第５図の組成比を示す分布
図、第６図（ｂ）は第５図のポテンシャルバンド図、第
７図は従来技術による2DEGFETを示す断面図、第８図
（ａ）は第７図の組成比を示す分布図、第８図（ｂ）は
第７図のポテンシャルバンド図である。 １……半絶縁性GaAs基板、２……ノンドープGaAsバッフ
ァ層、３……ノンドープInGaAsグレーディッドチャネル
層、3a……ノンドープGaAsチャネル層、3b……ノンドー
プInAsチャネル層、3c……ノンドープInGaAsチャネル
層、４……Ｎ型AlGaAs電子供給層、５……Ｎ型GaAsキャ
ップ層、6a……ソース電極、6b……ドレイン電極、７…
…ゲート電極。
Claims (3)
- 【請求項１】半絶縁性半導体基板のうえにバッファ層、
ノンドープチャネル層、Ｎ型電子供給層が順次積層され
た電界効果トランジスタにおいて、 前記ノンドープチャネル層が膜厚200Å以下のInXGa1-XA
s歪層で構成され、該InXGa1-XAs歪層におけるIn組成比
Ｘが厚さ方向に徐々に変化し、前記ノンドープチャネル
層と前記Ｎ型電子供給層との界面から40Å以上110Å以
下離れた位置で最大値をとるとともに、前記In組成比Ｘ
の前記InXGa1-XAs歪層全体での平均値が0.15以上である
ことを特徴とする電界効果トランジスタ。 - 【請求項２】ノンドープチャネル層がｍ分子層のInAs層
とｎ分子層のGaAs層が交互に積層された歪超格子層によ
り膜厚200Å以下で構成され、前記歪超格子層におけるI
nAs層とGaAs層の分子層数比率m/nは厚さ方向に徐々に変
化し、前記ノンドープチャネル層と前記Ｎ型電子供給層
との界面から40Å以上110Å以下離れた位置で最大値を
とるとともに、組成比m/（ｍ＋ｎ）の前記超格子層全体
での平均値が0.15以上であることを特徴とする請求項１
記載の電界効果トランジスタ。 - 【請求項３】ノンドープチャネル層がｍ分子層の第一半
導体層とｎ分子層の第二半導体層が交互に積層された歪
超格子層により膜厚200Å以下で構成され、前記第一半
導体層はInXGa1-XAs歪層であり、そのIn組成比Ｘは厚さ
方向に徐々に変化し、前記ノンドープチャネル層と前記
Ｎ型電子供給層との界面から40Å以上110Å以下離れた
位置で最大値をとるとともに、組成比Ｘ×m/（ｍ＋ｎ）
の前記歪超格子層全体での平均値が0.15以上であること
を特徴とする請求項１記載の電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288811A JP2679396B2 (ja) | 1990-10-25 | 1990-10-25 | 電界効果トランジスタ |
| US08/176,513 US5371387A (en) | 1990-10-25 | 1994-01-03 | Field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288811A JP2679396B2 (ja) | 1990-10-25 | 1990-10-25 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162539A JPH04162539A (ja) | 1992-06-08 |
| JP2679396B2 true JP2679396B2 (ja) | 1997-11-19 |
Family
ID=17735042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288811A Expired - Lifetime JP2679396B2 (ja) | 1990-10-25 | 1990-10-25 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371387A (ja) |
| JP (1) | JP2679396B2 (ja) |
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|---|---|---|---|---|
| JP2914049B2 (ja) * | 1992-10-27 | 1999-06-28 | 株式会社デンソー | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ |
| JPH0815213B2 (ja) * | 1993-01-14 | 1996-02-14 | 日本電気株式会社 | 電界効果トランジスタ |
| US5652440A (en) * | 1994-09-30 | 1997-07-29 | National Science Council | GaAs-InGaAs high electron mobility transistor |
| JP2674539B2 (ja) * | 1994-12-21 | 1997-11-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH10256154A (ja) * | 1997-03-06 | 1998-09-25 | Mitsubishi Electric Corp | 半導体ヘテロ構造およびその製造方法並びに半導体装置 |
| US6603784B1 (en) | 1998-12-21 | 2003-08-05 | Honeywell International Inc. | Mechanical stabilization of lattice mismatched quantum wells |
| JP3421306B2 (ja) | 2000-07-19 | 2003-06-30 | 富士通カンタムデバイス株式会社 | 化合物半導体装置 |
| CN101432936B (zh) | 2004-10-01 | 2011-02-02 | 菲尼萨公司 | 具有多顶侧接触的垂直腔面发射激光器 |
| US7860137B2 (en) | 2004-10-01 | 2010-12-28 | Finisar Corporation | Vertical cavity surface emitting laser with undoped top mirror |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768073A (en) * | 1980-10-14 | 1982-04-26 | Nec Corp | Field effect transistor |
| JPH0783107B2 (ja) * | 1984-04-19 | 1995-09-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JPS61174676A (ja) * | 1985-01-28 | 1986-08-06 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61174776A (ja) * | 1985-01-30 | 1986-08-06 | Sony Corp | ヘテロ接合電界効果トランジスタ |
| JPS6235678A (ja) * | 1985-08-09 | 1987-02-16 | Fujitsu Ltd | ダブル・ヘテロ型電界効果トランジスタ |
| JPS6235677A (ja) * | 1985-08-09 | 1987-02-16 | Fujitsu Ltd | 反転型高電子移動度トランジスタ装置 |
| JPS6242462A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 高速電界効果型半導体装置 |
| JPH0691110B2 (ja) * | 1986-10-20 | 1994-11-14 | 富士通株式会社 | 反転型高電子移動度トランジスタ |
| US5032893A (en) * | 1988-04-01 | 1991-07-16 | Cornell Research Foundation, Inc. | Method for reducing or eliminating interface defects in mismatched semiconductor eiplayers |
-
1990
- 1990-10-25 JP JP2288811A patent/JP2679396B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-03 US US08/176,513 patent/US5371387A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162539A (ja) | 1992-06-08 |
| US5371387A (en) | 1994-12-06 |
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