JP2677454B2 - リアルタイム処理システム - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は、２つ以上のデータ処理ノード即ちユニット
を備えていて、データがあるモードでメモリに書き込ま
れるときにそれが感知されてその関連ノードのメモリに
反映されるような新規なリアルタイムデータ処理システ
ムに係る。

先行技術の説明 このようなシステムは、参考としてここに取り上げる
米国特許第4,991,079号；及び参考としてここに取り上
げる現在放棄された1986年６月30日出願の米国特許出願
06/880,222号の継続である1989年９月８日出願の米国特
許出願07/403,779号から明らかであり、これらは両方と
も本発明と共通に所有されるものである。このようなシ
ステムは、２ポート式のメモリを使用し、複数のノード
間にデータを首尾良く反映するが、これらのシステムに
は、以下の説明から容易に明らかとなる制約がある。こ
こで、“反映”なる用語は、複数のノードのうちの１つ
のノードのメモリにあるデータが書き込まれた時に、そ
のデータと同じデータが他のノードのメモリにも書き込
まれることを意味している。

発明の要旨 本発明は、リアルタイムアプリケーションに対して多
数のプロセッサノードを効率的に接続するというアーキ
テクチャを特徴とするデータ処理システムを提供する。
このアーキテクチャは、分散型コンピュータシステムの
異なる処理ノード間で、これらノードの物理的メモリ間
の並列高速リアルタイムリンケージを経てデータを分担
できるようにする。又、このアーキテクチャは、共有メ
モリをもつほとんどの従来のマルチプロセッサシステム
に見られる不定のアクセス待ち時間を伴うことなく、共
通メモリの全ての利点を与えるものである。

本発明の他のそして更に別の効果は、添付図面を参照
した好ましい実施例の以下の説明から容易に明らかとな
ろう。

図面の簡単な説明 図１は、本発明によるシステムを示す回路図である。

図２は、バスの相互接続を示す回路図である。

図３は、本発明に使用されるインターフェイス及びコ
ントローラを詳細に示す回路図である。

図４は、高速データインターフェイスを詳細に示す回
路図である。

図５は、HSDIの詳細なブロック図である。

図６は、グローバルなメモリ構成を示す図である。

図７は、要求を発している全てのノードに対するメモ
リ接続バスの許可を示すタイミング図である。

図８は、ランダム要求に対するMCバス許可を示すタイ
ミング図である。

図９は、MCバスの連続ノード要求シーケンスのタイミ
ング図である。

図10及び図11は、MCシステム制御／状態レジスタマッ
プ及びIDレジスタを示す図である。

図12は、本発明の変形態様に使用されるインターフェ
イス及びコントローラを詳細に示す回路図である。

好ましい実施例の詳細な説明 図１には、複数のノード（３つしか示されていない）
を備えた処理システムが示されている。ノード１はメイ
ンプロセッサ20を備え、これは、従来のインターフェイ
スにより、I/Oバスとして働くVMEバス22及びSELバスで
あるローカルバス24に相互接続される。拡張メモリ26
も、バス22及び24に相互接続される。バス22には、従来
の形態で複数のI/O装置又は周辺装置が接続されるが、
ここに示されているのは、高速データインターフェイス
28、非同期装置30、イーサネットインターフェイス32及
び他のユーザオプション34である。両バス22及び24は、
各々ポート42及び44において新規なメモリ接続システム
40に接続され、該システムは、次いで、ポート48におい
てメモリ接続バス46に接続される。バス46は、データラ
インとして働いて、処理システムの多数のノードのメモ
リに直結され、多数のシステムを共通のデータにインタ
ーフェイスすると共に、分散した高性能の均一アドレス
スペース環境を形成する。

ノード２は、例えば、フロリダ州、Ft.ローダデール
のエンコア・コンピュータコーポレーションにより製造
販売されているコンセプト32/67処理ユニットを備えて
いる。全ての細部は図示されていない。ノード２は、SE
Lバス54を備え、これにはI/O50及びプロセッサ52が接続
されている。デュアルポートメモリ56は、その一方のポ
ートがSELバス54に接続されそして他方のポートが読み
取り方向コントローラ58に接続され、これは、次いで、
書き込み方向コントローラ59に接続され、これも、SEL
バス54及びメモリ接続バス46に接続されている。ノード
２の構造及び動作は、参考としてここに取り上げる米国
特許第4,991,079号及び1989年９月８日出願の米国特許
出願07/403,779号に詳細に説明されている。

ノード３は、ノード２と同様にすることもできるし、
或いは別の形態であってもよく、例えば、エンコア・コ
ンピュータ・コーポレーションによって製造販売されて
いるコンセプト32/2000のような処理ユニットでもよ
い。又、上記のような更に別のノードを８個までメモリ
接続バス46に接続して、これらノードのメモリがバス46
のデータリンクによって相互接続されるようにし、処理
ユニットのプロセッサ（CPU）をノードとして介在する
ことなくメモリを実質的に同時に更新することができ
る。

上記の特定例においては、ノード１は、時間を重要視
するアプリケーションのためのオープンシステムアーキ
テクチャを用いたエンコア91（登録商標）シリーズのモ
デル91である。この対称的なマルチプロセッサシステム
は、工業規格のハードウェアプラットホーム、I/Oイン
ターフェイス、並びに決定性リアルタイム能力を得るた
めのOS及びアプリケーションソフトウェアを使用する。

ハードウェアアーキテクチャは、モートローラ社の高
性能88100 25MHz32ビットRISCプロセッサをベースとす
るものである。VME9Uフォームファクタで実施される単
一ボードコンピュータは、サポートキャッシュメモリ、
16又は64MBのオンボードメモリ、２つのSCSIポート、イ
ーサネットポート、４つの同期ポート、リアルタイムク
ロック、８個のタイマー（そのうちの７個はプラグラマ
ブルである）、８個の直結された割り込み対（イン及び
アウト）、高速ローカルバス、及び増強されたVMEバス
であるVME−64を有する２つ又は４つの88100プロセッサ
を備えている。このハードウェアアーキテクチャは、VM
E−64のI/Oバスからの独立したメモリバスを形成し、I/
O負荷に係わりなく高性能の決定性システム応答を確保
する。７個のプログラマブルタイマーは4MHzで動作し、
広範なタイミング要求を満たすように２ないし256で分
割可能である。通常のシステムレベル割り込みに加え
て、８個の直結割り込みは、外部事象に対して高速のシ
ステム応答を与える。メモリは、オプションの外部メモ
リボードと共に576MBまで拡張することができる。

オペレーティングシステムは、エンコアのリアルタイ
ムUNIXであり、これは、対称的なマルチ処理を取り扱い
ながらも強力な工業規格のソフトウェア性能を与えるも
のである。リアルタイム性能が更に要求される場合に
は、ソフトウェアアーキテクチャは、UNIXのOSとは独立
して実行するゲストリアルタイムカーネルを与えること
ができる。Ｃ、フォートラン及びエイダを含む種々のイ
ンプレメンテーション又はコンプライヤは入手できる。
ソフトウェア開発用として標準的なUNIXツールが入手で
きる。パラレルリアルタイムアプリケーションソフトウ
ェアを非侵入モニタリング及びデバッギングするための
パラサイト（登録商標）を含むCASEツールの完全な補集
合も入手できる。エンコア91は、IEEE POSIX（登録商
標）1003,1、及び88オープン。コンソルチウム社のバイ
ナリ・コンパチビリティ・スタンダード（BCS）に適合
するものである。

エンコア91は、２つ（デュアル）又は４つ（クオド）
の密接結合された32ビットのモートローラ25MHzの88100
RISCプロセッサより成る単一ボードCPUを中央プロセッ
サとして組み込んでいる。このプロセッサボードは対称
的なマルチプロセス構成をサポートし、全てのプロセッ
サがシステムリソースに等しくアクセスするようにす
る。88100RISCプロセッサは、51個の命令を備え、その
ほとんどは、１クロックサイクルで実行される。１クロ
ックサイクルを越える命令、例えば、メモリ参照及び浮
動小数点は、他の命令も並列して実行できるパイプライ
ン形態で実行される。

CPUは、単一及び二重精度のIEEE−754浮動小数点を含
む７つのデータ形式をサポートする。

モトローラ88000ファミリは、２つの4GBデュアルマッ
プ論理アドレススペースを有している。一方の4GBエリ
アは、ユーザスペースであり、そして他方はオペレーテ
ィングシステムのスペースである。これは、ユーザアプ
リケーションコードをオペレーティングシステム環境か
ら分離する。

プロセッサボードに常駐するメモリは、１メガビット
及び４メガビットのDRAM技術を各々用いた16MB又は64MB
である。全てプロセッサは、メモリに均一にアクセスす
る。

各プロセッサに密接に結合されたモトローラの88200
キャッシュ／メモリマネージメントユニット（CMMU）を
用いてキャッシュコヒレント性が維持される。このCMMU
は、ローカルバスを書き込みサイクルに対してモニタ
し、メインメモリのデータが変更されたときにキャッシ
ュメモリが新たな情報で更新されるよう確保する。全部
で128KBのキャッシュメモリがプロセッサ間に等しく共
有されてシステムに設けられ、その半分はデータに使用
されそして半分は命令に使用される。

拡張メモリカードは、576MBの最大合計容量まで16M
B、64MB又は256MB増分で追加することができる。多数の
拡張メモリカードは、同じ容量のボード間でメモリに対
してボード間インターリーブアクセスを行えるようにす
る。インターリーブ動作は、メモリへのアクセス時間を
スピードアップし、全システムのスループットをブース
トできるようにする。更に、拡張メモリは、メインメモ
リへのCPUローカルバス及びVME I/Oアクセスを競合せず
に同時にサポートするようデュアルポートにされる。

ノード１は、高速内部及び外部バスを使用している。
ローカルバスは、プロセッサボード及び拡張メモリの全
てのエレメント間の通信を100MB/秒の転送レートでサポ
ートする。これは、VME I/Oトラフィックに係わりなく
外部メモリ及び結合システム40へ通信できるようにし、
これにより、プロセッサメモリトラフィックの決定性能
及びシステムの全スループットを増加することができ
る。

２つの主たる工業規格外部バス、即ちSCSIバス及びVM
Eバスが実施される。デュアルSCSIバスは、ディスク及
びテープのための周辺バスとして使用される。一方のSC
SIバスは、キャビネット内周辺装置のためのシングルエ
ンド構成とされ、そして他方は、長いケーブル要求のた
めの異なるバスである。両バスは、非同期及び同期装置
をサポートできる。VME−64バス22は、55MB/秒以上の持
続速度でブロックモード転送を行えるようにする。

HSDインターフェイス28は、高速データ入力及び出力
のために設けられている。HSDは、通常、２つのシステ
ムを背中合わせに相互接続するか、或いはデジタル装
置、グラフィック装置又は顧客設計装置に対するインタ
ーフェイスとして働くように使用される。HSDは、32ビ
ット巾の半二重のポイント対ポイント接続を与える。HS
Dは、カードかごのVMEスロットに挿入することができ、
５個までを追加することができる。

メモリ接続システムインターフェイス40は、多数のエ
ンコア90ファミリ及びCONCEPT/32システムより成る大型
の分散型異種システムを形成するのに使用される。単一
の256MB/秒のメモリ結合バス46を用いて８個までのシス
テムを相互接続することができる。

システム40は、最大の相互接続性と高い性能を得るた
めに３ポート構成にされる。第１のポート44は、ロカー
ルバス24に接続され、第２のポート48は、メモリ接続バ
ス46に接続され、第３のポート42は、I/OバスとしてのV
MEバス22に接続される。システム40のカードは、使用で
きるスロットに差し込むことができるが、ローカルバス
接続は最大の性能を与える。システム40は、４又は16MB
の記憶容量をもつことができる。

プロセッサボードは、４つの非同期ポートを含む、そ
の２つは、オペレータコンソール及びリモート診断ポー
トによって使用するように割り当てられる。主たる通信
接続は、プロセッサボードに含まれた標準IEEE−802,3
イーサネットポートを経るものである。ユーザターミナ
ルは、イーサネットローカルエリアネットワークに存在
するエンコア供給のAnnex（登録商標）ターミナルサー
バを用いてノード１へインターフェイスされる。ターミ
ナルユーザは、標準TCP/IPプロトコル及びアプリケーシ
ョンを用いてネットワークを経て通信する。

ノード１は、工業規格ネットワークファイルシステム
（NFS（登録商標））を含む。これは、リモートシステ
ムのファイルにアクセスすることができる。ノード１
は、NFSサーバとして働く（ファイルを他へ供給するよ
うに）か、又はクライエントとして働く（他のシステム
に存在するファイルを使用するように）ことができる。
NFSは、標準イーサネットポートを使用する。

ノード１は、SCSIシャーシに取り付けられる工業規格
の５−1/4インチフォームファクタの周辺装置を用いる
ことにより、周辺装置への標準的なアプローチを採用す
る。これらは、300MB、500MB及び1.0GBのディスク及び
１・４インチのカートリッジテープドライブを含む。テ
ープドライブは、業界で定められたQICテープフォーマ
ットを使用する。特に、QIC−320、−150及び−120フォ
ーマットを書き込み及び読み取ることができる。古いQI
C−24規格で記録されたテープを読み取ることができ
る。又、2.3GBのデータを記憶する8mmカートリッジテー
プも使用できる。SCSIシャーシ取り付けの周辺装置は、
メインプロセッサの電源を落とさずにシステムから取り
外すことができる。ディスクの場合には、この特徴は、
機密の記憶装置からプライベートなデータを除去できる
ようにする。

カートリッジテープ記憶装置に代わるものとして、標
準的な９トラックの３倍密度のテープ移送装置を使用す
ることができる。キャビネット構成については、テープ
移送装置は、プロセッサキャビネット又は周辺装置キャ
ビネットに取り付けることができる。タワー構成として
は、テーブルトップのテープ移送装置を使用することが
できる。

オペレータコンソールとして２つの選択肢がある。エ
ントリレベル装置は、プロセッサボードの非同期ポート
の１つに機能性の低いターミナルを使用する。多ネット
ワーク式の91シリーズシステムを１つの装置から制御す
ることは、イーサネットポートに接続されたパーソナル
コンピュータ型のターミナルを用いて行うことができ
る。

12ページ／分のレーザプリンタを周辺装置として含ま
せることができる。

図２及び３を参照し、接続システム40及びバス46につ
いて更に詳細に説明する。メモリ接続システム40及びバ
ス46のアーキテクチャは、時間を重要視するアプリケー
ションのための多数のプロセッサノードを効率的に接続
するものである。このアーキテクチャは、分散型コンピ
ュータシステムにおける種々の処理ノード間で、ノード
の物理的なメモリ間の並列の高速リアルタイムリンケー
ジを経てデータを共有できるようにする。又、共有メモ
リをもつほとんどの従来のマルチプロセッサシステムに
見られる不定のアクセス待ち時間を伴うことなく、共通
メモリの完全な利点を与えることができる。

メモリ接続システム40は、単一のボードに組み込まれ
る。特定例として、ボードは、４又は16Mバイトのオン
ボードメモリを組み込んだ9UフォームファクタのVMEボ
ードでよい。ボードは、通常は、VMEシャーシの単一の
ローカルバススロットとを占有する。デイジーチェーン
が必要とされる（交互にデイジーチェーンケーブルを使
用する）場合には、ケーブルアダプタに対して第２のス
ロット（ローカルバススロット又はVMEスロット）が必
要とされる。完全なバードウェアパッケージは、ボード
を接続するために４本のケーブルを備えている。メモリ
接続バスインターフェイスは、８個までのノードをサポ
ートすることができる。エンコア91シリーズシステムの
ようなノード間を接続するシールドケーブルは、120フ
ィートまで延びる。

MCS40のボードは、拡張ローカルバス24、VME−64バス
22及びメモリ接続バス46に対して各々１ポート（44、42
及び48）づつの３ポート構成である。MCSリアルタイム
リンクは、メモリ接続バス46（MCバス）である。MCバス
は、28ビットアドレス及び32ビットデータ経路をデータ
及びアドレスパリティ並びに制御信号と共に含んでい
る。MCSボード40は、エンコア91シリーズノードをMCバ
ス46に取り付けるのに必要なロジックを与える。このボ
ードは、４又は16Mバイトの３ポートDRAMを含み、これ
は、MCS構成の全てのノードに対するグローバルなメモ
リとして働く。オンボードメモリは、最小構成のシステ
ムに拡張メモリを追加するのを排除する。

このシステムは、８個までのノードが、共通のメモリ
エリアのローカルコピーを、MCバス46により接続された
全てのノードに共通なこのエリアにおけるデータと共に
維持できるようにする。各々ノードのプロセッサは、そ
の共通のメモリエリアに制約なくアクセスする。という
のは、各ノードの個別の物理的メモリにコピーが維持さ
れているからである。選択又は予め決定されたメモリ領
域又はアドレスへのメモリ書き込み動作は、MCバス書き
込みコントローラによって感知され、そしてMCバス46を
経て各ノードの個別の物理的メモリへ反映される。

このアーキテクチャは、エンコア91シリーズのノード
と、MCSが設けられた他のエンコア90ファミリーシステ
ム、MCSが設けられたエンコアCONCEPT/32システム、及
びMCSモードで動作する反射メモリシステム（RMS）が設
けられたエンコアCONCEPT32/2000システムとの間に高速
の低待ち時間のメモリ相互接続を与える。

図１は、このような３つのエンコアシステム間のメモ
リ接続構造を示し、即ちノード１は、エンコア91シリー
ズシステムであり、ノード２は、エンコアCONCEPT/32シ
ステムであり、そしてノード３は、エンコアCONCEPT32/
2000システムであり、これらは全てそのポート付きメモ
リが書き込み／読み取りセンサを経てバス46に接続され
ている。

メモリ接続システム40は、図２及び３に示すように、
次のようなサブシステムを組み込んでいる。

ローカルバスインターフェイス60又はローカルバスス
レーブインターフェイスは、ローカルバス24上のプロセ
ッサ20がMCバス46にデータを転送するか又はMCSのオン
ボードグローバルメモリ62をアクセスすることができる
ようにする。ローカルバス24はパリティ保護されるの
で、このインターフェイスは、アドレス及びデータライ
ンの両方におけるパリティをチェックする。

VMEバスインターフェイス64又はVMEスレーブインター
フェイスは、ブロックデータ転送中に64ビット巾のデー
タ路を形成するように拡張される32ビットインターフェ
イスである。このインターフェイスは、VMEバス上のプ
ロセッサがMCバスへデータを転送するか又はMCSオンボ
ードグローバルメモリ62をアクセスすることができるよ
うにする。VMEバス22はパリティをサポートしないの
で、MCS40は、データをそのオンボードRAMに記憶する前
にパリティを発生する。

メモリ接続バスインターフェイス66は、MCバス46の全
ての仲裁及び制御を行うことができる。MC仲裁ロジック
は、アービタノードとして選択されたノードにおいての
みアクティブである。この場合に、MCSボード40は、同
じMCバス上の全てのノードに対しMCバス46の仲裁を制御
する。制御ロジックは要求を発しているノード間でMCバ
スの時間を等しく分割する。ノードの要求ラインがアサ
ートされることは、ノードがMCバス46を必要としている
ことを示す。診断目的のために、MCインターフェイス66
は、外部ループバック機能を発揮することができる。

MCバスインターフェイス66は、MCバス46からの読み取
り及びそこへの書き込みに対し個別のコントローラを備
えている。MCバス書き込みコントローラ70は、メモリ書
き込みトランザクションアドレス及び送信トランスレー
ションRAM（MCバス46上の送信アドレスをオフセットす
るための）をモニタリングする。書き込みコントローラ
70は、アドレス及びデータの両方に対しパリティを発生
する。MCバス読み取りコントローラ72は、MCバスのトラ
フィックと、受信アドレスをオフセットするための受信
トランスレーションRAMとをモニタリングする。読み取
りコントローラ72は、アドレスのパリティをチェックす
るが、データパリティはチェックしない。

オンボードのグローバルメモリを含むグローバルメモ
リ及び制御ロジック76は、４及び16Mバイト構成で入手
でき、そして３つの全てのバスポート42、44及び48を経
てローカルバス24、VMEバス22及びMCバス46へアクセス
することができる。制御ロジックは、各ポートによる要
求を仲裁する。制御ロジックのレジスタは、MCSボード4
0及び各々のバスインターフェイスに対する制御及び状
態情報を与える。これらレジスタは、VMEのショートア
ドレス（A16）スペースを経てアクセスできる。

ローカルバスインターフェイス60は、MCSグローバル
メモリ62とローカルバスバス24との間のバッファを形成
することができる。ローカルバスインターフェイス62
は、例えば、次のデータ形式の転送を受け入れる。即
ち、D8（バイト）、D16（ワード）及びD32（ロングワー
ド）。このインターフェイスは、メモリバス（Ｍバス）
読み取り及び書き込み（32ビット）バースト転送も受け
入れる。アドレス及びデータの両方においてパリティが
チェックされる。

MCS40は、VMEバススレーブの機能性のみを与え、VME
バスマスターがオンボードメモリ62を直接アクセスでき
るようにする。VMEバススレーブインターフェイス64
は、例えば、次のデータ形式の転送を標準モード転送及
び拡張モード転送の両方において受け入れる。即ち、D0
8（０）（奇数バイトのみ）、D08（E0）:BLT（偶数及び
奇数バイト）、D16:BLT、D32:BLT、及びD64:BLT。イン
ターフェイスは、読み取り−変更−書き込（RMW）デー
タ転送サイクルをサポートしない。

インターフェイス64は、16ビット（ショート）、24ビ
ット（標準）及び32ビット（拡張）アドレスをもつVME
バスサイクルを受け入れることができる。ショートアド
レスは、制御／状態及び構成レジスタをアクセスし、標
準及び拡張アドレスは、MCSオンボードメモリ62をアク
セスする。

ここに述べる例では、MCSハードウェア40は、アドレ
ス変更子コードを用いて、転送形式及びアドレス長さを
識別することができる。MCS40は、例えば、次のような
アドレス変更子コードを認識する。

ショートアドレス（A16） 29,2D 標準アドレス（A24） 39,3B,3D,3F 拡張アドレス（A32） 09,0B,0D,0F VME−64ブロック転送モード（VME−64 BLT）19,1B,1D,1
F MCSボードは、この例では、VME32及びVME64ブロック転
送モードをサポートすることができる。ブロック転送サ
イクルは、VMEバスマスターが増加する順序で多数のグ
ローバルメモリ位置をアクセスする場合に有用である。
VMEバスマスターは、単一のアドレスを与え、そして付
加的なアドレスを与えることなく、その位置及びその次
に上位の位置のデータをアクセスする。

VMEバススレーブインターフェイス64は、例えば、D8
（バイト）、D16（ワード）及びD32（ロングワード）デ
ータ形式の読み取り／書き込み転送をVME32ブロックモ
ードで受け入れることができる。又、このインターフェ
イスは、パーフォーマンス・テクノロジー社のVME64の
仕様に基づいてVME64ブロックモードで64ビットデータ
の読み取り／書き込み転送も受け入れる。VMEバスマス
ターがいずれかの形式の転送に対して256バイト境界を
横切り場合には、MCSボード40は、例えば、BERR応答を
発生する。

VMEバスは個別のアドレス及びデータラインを有して
いるので、VMEバスマスターは、手前のサイクルのデー
タ転送がまだ進行中である間に次のサイクルアドレスを
同報通信することができる。これは、アドレスパイプラ
インと称する。MCSのVMEバススレーブインターフェイス
64は、例えば、VMEバス仕様、改定C.1、許可2.8に基づ
いてアドレスパイプラインを使用する。

MCSボード40は、７本のVMEバス割り込み要求ラインの
いずれか１つに割り込みを発生することができる。MCS
のVME割り込み部は、下位のアドレスライン及びIACKIN/
IACKOUTディジーチェーンをモニタリングして、その割
り込みが確認されたかどうか判断することができる。割
り込み部は、16ビットの割り込み確認サイクルに応答し
て、状態/ID信号をデータラインに与えることができ
る。MCSボードによって使用することのできる確認のモ
ードは、確認時リリース（ROAK）であり、即ち割り込み
ハンドラーが割り込み確認サイクルを発生するときに割
り込み要求ライン（IRQn）がリリースされる。

MCバスインターフェイス66は、MCSグローバルメモリ6
2とMCバス46との間のバッファを形成することができ
る。このMCバスインターフェイス66は、インターフェイ
スに対して読み取り及び書き込み機能を実行する２つの
コントローラ70及び72を備えることができ、各コントロ
ーラは個別のFIFOバッファを維持する。

MC書き込みコントローラ70は、反映されたメモリアド
レス範囲におけるグローバルなメモリ書き込み転送を検
出し、送信アドレスをマップし、そしてメモリ接続転送
を、MCバス46を経て送信するためにバッファする。MC読
み取りコントローラ72は、グローバルなメモリアドレス
範囲におけるメモリ接続転送を認識し、受信アドレスを
マップし、受信したメモリ接続転送をバッファし、そし
てMCSボード40に対する状態監視及び表示を与える。

MC書き込みコントローラ70及びMC読み取りコントロー
ラ72は、各々、8Kバイトの細分性をもつ2048個のウイン
ドウで構成される。各ウインドウは、到来アドレスの上
位ビットを変更するためのトランスレーション（変換）
アドレスと、ウインドウが開いているか閉じているかを
指示するための単一ビットとを含むことができる。コン
トローラは、メモリ書き込み又は読み取りアドレスの上
位ビットを使用して、送信（書き込み）ウインドウが開
いているか又は受信（読み取り）ウインドウが開いてい
るかを判断することができる。ウインドウが開いている
場合には、コントローラは、上位アドレスビットを、変
換されたアドレスと置き換える。

MC読み取りコントローラ72は、VMEバス割り込みを発
生し、そして次の状態の１つが生じた場合に状態LEDを
点灯する。即ち、１つ以上のMCバスアドレスバイトにお
けるパリティエラー、不存在のメモリ位置へのMCバスア
ドレス参照、又はFIFOバッファオーバーラン状態を生じ
る書き込み転送。

MC書き込みコントローラ70は、送信FIFOバッファを維
持することができ、MC読み取りコントローラ72は、受信
FIFOバッファを維持する。送信FIFOバッファは、64行の
奥行きx64ビット巾であり、各行は、32のデータビット
と、24のアドレスビットと、７のパリティビットと、１
つのバイト転送ビットとを記憶する。受信FIFOバッファ
は、64行の奥行きx72ビット巾であり、各行は、32のデ
ータビットと、28のアドレスビットと、８つのパリティ
ビットと、１つのバイト転送ビットを記憶する。

送信FIFOバッファは、VMEバス22又はローカルバス24
からのデータ及びメモリアドレスを、これらをMCバス46
に転送できるまで保持することができる。MC書き込みコ
ントローラ70は、アドレス及びデータをFIFOバッファに
入れる前にその各バイトに対するパリティを発生するこ
とができる。FIFOバッファは、FIFOバッファの書き込み
数がFIFOバッファの読み取り数よりも56多い（ほとんど
いっぽいの状態）ときに、反映されるメモリ領域へのそ
れ以上の書き込みを防止することができる。FIFOバッフ
ァは、VMEバス22において転送を確認しない（DTACK信号
なし）か、又はローカルバスに待機状態を発生すること
によりそれ以上の書き込みを防止することができる。

受信FIFOバッファは、MCバス46からのデータ及びメモ
リアドレスを、それらをグローバルなメモリへ転送でき
るまで保持することができる。MCバス46上の各アドレス
及びデータバイトは、パリティビットをもつことができ
る。MC読み取りコントローラ72は、アドレスをFIFOバッ
ファに入れる前にアドレスパリティをチェックしそして
データをそのパリティビットをチェックせずにFIFOバッ
ファに記憶することができる。MC読み取りコントローラ
72がアドレスパリティエラーを検出した場合には、アド
レス及びデータの両方がFIFOバッファへ転送されるのを
禁止することができる。FIFOバッファは、FIFOバッファ
の書き込みの数がFIFOバッファの読み取りの数よりも56
多いときにメモリ接続領域へのそれ以上のMCバス書き込
みを防止することができる。FIFOバッファは、MCバスビ
ジー信号を駆動することによってMCバス46のそれ以上の
転送を防止し、FIFOバッファのオーバーフローを防止す
ることができる。

MCSボード40は、ローカルバス、VMEバス及びMCバスへ
の個別のポートを有する4Mバイト又は16Mバイトのパリ
ティ保護されたグローバルメモリを含むことができる。
このメモリは、プライベートメモリ、送信反映メモリ及
び受信反映メモリの３つの領域に分割される。送信反映
メモリ領域へ書き込まれるデータは、MCバス46上にある
か又はそこに反映され、従って、MCバス46上の全てのプ
ロセッサに対して単一の共通メモリスペースを形成する
（個別の物理的メモリを保持するが）。MCポート42によ
り受け取られるデータは、受信反映メモリ領域に記憶さ
れる。ローカルバス及びVMEバスアドレススペースに対
するグローバルメモリベースアドレスは、ソフトウェア
プログラマブルとすることができ、MCバスアドレススペ
ースのグローバルメモリベースアドレスは、常に０であ
るのが好ましい。

例えば、4MバイトのMCSボード40は、256Kx4として構
成された1Mビット80ナノ秒DRAMを使用することができ、
16MバイトのMCSボード40は、1Mx4として構成された4Mビ
ット80ナノ秒DRAMを使用することができる。DRAMは２つ
のバンクに分割することができ、各2Mバイトのバンク
は、64ビット巾のデータ路を形成する。これは、VME64
のブロック転送モード中に64ビットデータを１サイクル
で記憶することができる。又、各バンクは、1Mx1のDRAM
に個々に記憶された８ビットのパリティ情報、各バイト
の１つ、も有する。ページモードを使用して、DRAMは、
VMEバスブロック転送及びローカルバスバースト転送モ
ード中に第２ないし第ｎアクセスに対する読み取り及び
書き込みサイクル時間を減少する。

MCSボード40は、優先順位仲裁機構を用いて、メモリ
の同時読み取り／書き込みアクセスを解消することがで
きる。バースト転送中には、転送を行っているポートの
みがグローバルメモリへアクセスすることが許され、MC
Sボード40は、他の２つのポートのいずいれへのアクセ
スも許可しない。

図３を参照すれば、VMEバス22は、ポート42を経てVME
バスインターフェイス64に接続される。レジスタ80を含
むデータ、制御及びアドレストランシーバは、バス22を
モニタリングする。パリティ発生器及びチェック手段82
は、レジスタ80のデータ部分に接続され、そのデータ出
力は、共有メモリ／マルチプレクサ76のデータXBAR84に
接続される。制御セクション即ちレジスタ80は、VMEア
ドレスデコーダ及びアービタ86に接続される。レジスタ
80のアドレスセクションは、VMEショートアドレスデコ
ーダ88及びBLTカウンタ90に共通に接続されると共に、M
CS書き込みコントローラ70のMUX92、VMEアドレスデコー
ダ86、及び共有メモリアドレスMUX94にも共通に接続さ
れ、MUX94の出力はメモリ96に接続される。データXBAR8
4は、メモリ96にも接続される。VMEベースアドレス98
は、VMEアドレスデコーダ86に接続され、アドレスレン
ジの制御を与える。

メモリ96は、コントローラ70のバイト整列手段100に
接続され、これは次いで送信データFIFO102に接続され
る。MUX92は、パリティ発生器106を経て送信アドレスFI
FO104に接続され、送信ウインドウ108はMUX92に接続さ
れ、次いで、送信制御器110、パリティ発生器106及び送
信アドレスFIFO104に接続される。又、制御器110は、FI
FO104に接続される。FIFO102及び104と、制御器110は、
各々、MCバスインターフェイス66の出力レジスタ112の
適当なセクションに接続され、そしてポート48を経てMC
バス46に出力される。

ローカルバス24は、ポート44を経てインターフェイス
60のレジスタ120（アドレス、制御及びデータセクショ
ンを有する）に接続される。そのアドレスセクション
は、パリティチェッカ122と、アービタ86のローカルバ
スアドレスデコードセクションとに接続される。又、制
御セクションも、アービタ86に接続され、アービター86
にはローカルバスアドレス124も接続され、アドレスレ
ンジ制御を果たす。レジスタ120のデータセクション
は、パリティチェッカ126を経てデータXBAR84に接続さ
れる。共有メモリアドレスMUX94は、レジスタ120のアド
レスセクション及びアービタ86のローカルバスアドレス
デコーダに共通接続される。

読み取りコントローラ72は、レジスタ112をモニタリ
ングするMCバス46の出力をその入力として取り出す。レ
ジスタ112のアドレスセクションは、受信ウインドウ13
0、受信アドレスFIFO132及びパリティチェッカ134に共
通に接続される。レジスタ112のデータセクションは、
バイト整列手段136に接続され、これは次いで受信デー
タFIFO138に接続される。受信ウインドウ130は受信制御
器140に接続され、該制御器は割り込み状態レジスタ142
及びアービタ86に接続される。レジスタ112の制御セク
ションは受信制御器140に接続される。受信ウインドウ1
30は、受信アドレスFIFO132に接続される。この装置の
動作は上記で述べた。

以上の説明から明らかなように、I/Oは、VMEバス22及
びポート42を経てメモリ接続システムボード40上のメモ
リへ直接供給することができ、次いで、ポート48を経、
メモリ接続バス46を経て、該バス46に接続されたノード
へ出力することができる。これは、データ、例えば、デ
ィスク又はネットワーク或いは他の通信装置のデータベ
ースをいかなるノードの所定メモリにも反映できるよう
にする。VMEバス22は、上記のように、アドレス（メモ
リマップ）によってフォーマットされ、それ故、ノード
１のI/O入力は、プロセッサ20又はメモリ接続システム4
0のいずれかにアドレスすることができる。各システム4
0は、そのグローバルなメモリ又は受信ウインドウ130
（図３）を、プロセッサ20によりセットできるアドレス
レンジで初期化することができるので、I/O入力はいか
なるノードＸに向けることもできる。ポート44は、シス
テム40のデータの入力及び出力に使用される。

図４を参照すれば、上記したVMEバス22に既知の高速
データインターフェイス28が接続されている。VMEバス2
2のデータは、HSD128を経て、別のVMEバス又はSELバス2
02に接続された同様のHSD1200へ通され、図１に示す１
つのシステムからそのような別のシステムへデータが転
送される。バス202には、プロセッサ204、I/Oコントロ
ーラ206、及びブロック208で代表的に示された他の周辺
装置が接続される。

HSD28は、32ビットの並列高速データインターフェイ
ス（HSD）であり、VMEベースの高性能DMAインターフェ
イスとして働く、HSD28は、２つのシステムを背中合わ
せに接続し、或いはデジタル計器、グラフィック装置又
はI/Oフロントエンド装置に対するインターフェイスと
して働く。HSD28は、32ビット巾の半二重のポイント対
ポイント接続を与えることができる。

典型的な完全なHSD28パッケージは、9U VMEアダプタ
カード上の6UフォームファクタのVMEボードと、適当な
ソフトウェアドライブとを含むことができる。HSDボー
ドは、単一のローカルバス即ちVMEカードかごのVMEのみ
のスロットを占有する。HSDは、データ及び制御信号に
ついて各々１つづつ、２つの50ピンコネクタを使用する
ことができ、ケーブルはボードの前面から出される。HS
Dハードウェアは、VME仕様、改定Ｃに従う。もし必要で
あれば、50及び100フィートの長さで入手できる拡張ケ
ーブルを使用することができる。

HSD28は、外部ファンクション（EF）及び内部バスリ
ンク（IBL）の動作モードを、これらモードの切り換え
を制御するソフトウェアと共に与えることができる。典
型的なIBL接続は、２つ以上のエンコア91シリーズ又はC
ONCEPT/32システム（図４）を含む。単一のエンコア91
はシリーズシステムは、VMEカードかごの使用できるス
ロットを用いて５個までのHSD装置を同時にサポートす
ることができる。

VMEバスとVMEバスのリンクについては、プロセッサ
は、短いI/Oアドレススペースへの32ビット転送をサポ
ートしなければならない。エンコア91シリーズMC88100
プロセッサは、この要求をサポートするが、あるプロセ
ッサはサポートしない。

図５を参照すれば、HSD28は、DMAコントローラ210、
バス割り込み手段212、及びVMEバスアドレス変更手段21
4を組み込んでおり、これらは各々プログラム可能であ
る。HSD28は、オンボードレジスタのアドレスのためにV
MEショートI/Oアドレススペースを使用する。

バス割り込み手段212の出力は、通常のHSD制御信号を
与え、そして割り込み手段212は、アドレス変更手段214
及びコントローラ210へ接続される。HSDのデータは、他
のシステムのHSDに適合するために必要とされるアドレ
ス変更と共にコントローラ210から出力される。

HSDIは、メモリマップされ、即ちアドレスマップされ
たもので、I/Oマップされたものではない。これは、ア
ドレス比較器の範囲を操作又はセットするためにプロセ
ッサからの特定のアドレスコマンドを必要とする。HSDI
は種々のモードで動作し、即ちデータ及びアドレスを通
すか、又はデータのみを通すか又は並列にテイクオフさ
れる32ビットインターフェイスを構成する。これは、プ
ロセッサによってセットされた種々のモードで動作す
る。

本発明のシステムを機能面について特に強調して以下
に更に詳細に説明する。上記のように、ボード40は、16
MBまで拡張可能な４メガバイトのパリティ保護されたグ
ローバルなメモリを含んでいる。このグローバルなメモ
リは、３つのポート、即ちローカルバスポート44、VME
バスポート42及びMCバスポート48を有している。これ
は、全てのプロセッサがグローバルなメモリを直接アク
セスできるようにする。ローカル及びVMEバスのアドレ
ススペースにおけるグローバルなメモリのベースアドレ
スは、ソフトウェアによってプログラム可能である。MC
バスアドレススペースにおけるメモリのベースアドレス
は、常に０である。メモリは、３つの領域、即ちプライ
ベートメモリ、送信反映メモリ、及び受信反映メモリに
分割される。送信反映メモリ領域に書き込まれるデータ
はMCバスに反映され、従って、たとえそれが実際には個
別の物理メモリであっても、全てのCPUに対して１つの
共通のメモリスペースを形成する。MCポートによって受
け取られたデータは、受信反映メモリ領域に記憶され
る。

ボード40は、１メガビット（256x4）80nsダイナミッ
クRAMを用いて4Mバイトのグローバルメモリを実施する
ことができる。ボード40の設計は、1Mx4DRAMを用いるこ
とによりグローバルメモリを16Mバイトまで拡張できる
ようにする。DRAMは、2Mバイトのメモリで各々構成され
た２つのバンクに分割される。各バンクは64ビット巾の
データ路を有する。これは、VME64ブロック転送モード
中に64ビットのデータを１サイクルでメモリに記憶でき
るようにする。又、各ブロックは、各バイトについて１
つづつ、８ビットのパリティ情報も有している。パリテ
ィビットは、1Mx1のDRAMに個々に記憶される。メモリの
構成は図６に示す。

ページモードDRAMを使用することにより、第２ないし
第ｎの読み取り及び書き込みサイクルタイムは、VMEバ
スブロック転送及びローカルバスバースト転送モード中
に減少される。

グローバルメモリは３ポート構成であるから、従って
40は、優先順位仲裁機構を用いて、メモリの同時読み取
り／書き込みアクセスを解消することができる。選択さ
れた優先順位機構においては、VMEバス22には、最も低
い優先順位が指定される。ローカル及びMCバスの優先順
位は動的である。ローカルバス24は、MCバスの受信FIFO
がいっぱいの状態の半分未満である限り、MCバス46より
高い優先順位を有するが、MCバスの受信FIFOがいっぱい
の状態の半分であるかそれ以上であるときには、MCバス
がローカルバスより高い優先順位となる。

バスト転送中には、グローバルメモリのアクセスは、
グローバルメモリに現在アクセスしているポートのバー
スト転送要求が満足されるまで、他の２つのポートに対
して許可されない。

MC書き込みコントローラ70の機能は、次のものを含
む。

反映されるメモリアドレスレンジにおけるグローバル
メモリの書き込み転送の検出； 送信アドレスのマップする動作；及び MCバス46を通る送信に対し反映されるメモリ転送をバ
ッファする動作。

送信バッファFIFO102、104は、VMEバス22又はローカ
ルバス24からのデータ及びメモリアドレスを、それをMC
バス46に転送できるまで、バッファする。このFIFOは、
64奥行きx64ビット巾であって、32のデータビットと、2
4のアドレスビットと、７のパリティビットと、１つの
バイト転送ビットとを考慮するものである。パリティ
は、MCバス46のアドレス及びデータの各バイトごとに転
送される。パリティは、データ及びアドレスがFIFOに調
時入力される前に発生される。

FIFOが、FIFOの読み取りより56だけ多く書き込みする
と、FIFO102、104は、ほぼいっぱいの状態を発生する。
ローカルバス24及びVMEバス22は、反映されるメモリ領
域へのそれ以上の書き込みが防止される。VMEバス22に
おいては、転送を確認しない（DTACK信号なし）ことに
より書き込みが防止され、そしてローカルバスにおいて
は、待機状態を発生することによって書き込みが防止さ
れる。

MCバス書き込みコントローラ70は、2Kの送信ウインド
ウより成る。各ウインドウは、アドレスの上位11ビット
を変更するための変換アドレスと、ウインドウが開いて
いるか閉じているかを指示するための１ビットとを有す
る。上位11ビットのメモリ書き込みアドレスは、そのア
ドレスの送信ウインドウが開いているかどうかを決定す
るのに使用される。ウインドウ開いている場合には、上
位11のアドレスビットは、MCのＩモードでは、11ビット
の変換されたアドレスと置き換えられ、又は11モードで
は、15ビットと置き換えられる。送信ウインドウのプロ
グラミングは、システムレジスタに関連して説明する。

MC読み取りコントローラ72の機能は、次のものを含
む。

グローバルメモリのアドレスレンジへの反映されるメ
モリ転送の確認； 受信アドレスをマップする動作； 受信した反映されるメモリ転送をバッファする動作；
及び 状態のモニタリング及び表示。

受信バッファFIFO132、138は、MCバス46からのデータ
及びメモリアドレスをバッファする。このFIFOは、63奥
行きx72ビット巾であって、32のデータビットと、28の
アドレスビットと、８のパリティビットと、１つのバイ
ト転送ビットとを考慮するものである。MCバスの各アド
レス及びデータバイトは、パリティビットを有する。パ
リティは、アドレスがFIFOに調時入力される前にチェッ
クされる。いずれかのアドレスバイトにおいて検出され
るパリティエラーは、FIFOへのアドレス及びデータ転送
を禁止する。データは、データパリティをチェックせず
にFIFOに記憶される。

FIFOが、FIFOの読み取りより56だけ多く書き込みする
と、FIFO102、104は、ほぼいっぱいの状態を発生する。
この状態は、MCバスビジー信号をMCバスに駆動させる。
MCバスビジーは、バスにおけるそれ以上の転送を停止
し、FIFOのオーバーフローが生じるのを防止する。

MCバス読み取りコントローラ72は、32Kの受信ウイン
ドウより成る。MCの１モードにおいては、第１の2Kウイ
ンドウのみが使用される。各ウインドウは、アドレスの
上位11（15）ビットを変更するための変換アドレスと、
ウインドウが開いているか閉じているかを指示するため
の１ビットとを有する。MCバス転送の上位11（15）ビッ
トは、そのアドレスの受信ウインドウが開いているかど
うかを決定するのに使用される。ウインドウが開いてい
る場合には、上位11（15）のアドレスビットは、11（1
5）ビットの変換されたアドレスと置き換えられる。受
信ウインドウのプログラミングは、システムレジスタに
関連して説明する。

次の３つのエラー状態は、MC読み取りコントローラ72
がVMEバス割り込みを発生させそして赤の状態LEDを点灯
させるようにする。これらの状態は、次の通りである。

1.MCバスパリティエラー:MCバスの１つ以上のアドレス
バイトにおいてパリティエラーが検出された。

2.不存在メモリエラー:MCバスからのアドレスが不存在
のメモリ位置を参照した。

3.オーバーランエラー：受信FIFOへの65番目の書き込み
転送によって生じる状態。

VMEバス割り込みを発生しそして黄色の状態LEDを点灯
する２つの他の状態がある。これらの状態は、次の通り
である。

1.ノードビジー：このビットは、ノードの受信FIFOがほ
ぼいっぱである（56個の入力を有する）ことを指示す
る。ノードがビジーになると、バスのグローバルビジー
を駆動する。

2.グローバルビジー：このビットは、MCバスにおけるノ
ードの受信FIFOがほぼいっぱいであることを指示し、ノ
ードは、MCバスのそれ以上のデータを受け取ることがで
きない。

MCバス仲裁ロジック（MCのＩモードのみの場合）は、
ボード40がMCバスにおいてマスターノードであるときに
ボード40においてアクティブとなる。この場合には、MC
S40が、同じRMバス上の全てのノードに対するMCバス仲
裁を制御することになる。

MCバス仲裁ロジックの中心エレメントは、バス許可状
態マシンである。全てのノードからのMCバス46要求ライ
ンは、バスから捕獲される。これら要求ラインは、状態
マシンプログラムを含むPROMのアドレスラインに適用さ
れる。要求ラインの状態に基づいて、状態マシンは、状
態から状態へと移動し、MCバス許可ラインをトグルし、
そして要求ラインの状態を再びテストする。

バス許可機構は、要求を発しているノード間で時間を
等しく分割する。完全に構成されたMCシステムの全ての
ノードがMCバスを要求する場合には、MCバス状態マシン
は、各ノードにMCバスの時間スライスを与えるようにMC
バス許可をシーケンスする。この状態が図７に示されて
いる。図８は、７個のノードがバスをランダムに要求す
る場合に発せられるバス許可を示し、図９は、１つのノ
ードのみがMCバス46の使用を連続的に要求する場合の連
続的なバス許可サイクルを示している。

反映されるメモリレンジにおいてオンボードメモリ96
への書き込み動作は、MCポート48のメモリによって受け
取られる。反映されるメモリ転送は、受信側ノードのロ
ーカルバス又はVMEバスにおいて感知されず、従って、
キャッシュシステムは、反映されるメモリレンジにおい
て生じる変化を追跡することができない。このため、反
映されるメモリアドレスレンジは、ノードのメモリレン
ジの非キャッシュセグメント内に構成されねばならな
い。

プロセッサ20の含まれたキャッシュメモリは、物理的
なアドレス境界においてセグメント（4Mバイト）、ペー
ジ（4Kバイト）及びブロック（512Kバイト）の細分性で
ディスエイブルすることができる。反映ウインドウの最
小サイズは、8Kバイト、即ち２ページフレームであるこ
とに注意されたい。

システム40は、MCバスネットワーク上のいずれか又は
全てのノードへの割り込みをソフトウェアで開始するた
めの手段を備えている。システム40は、７つのVMEバス
割り込みの１つ又はCPUに与えられる外部割り込みのい
ずれかを使用することができる。システム40のハードウ
ェアは、８個のメイルボックスビットを状態の一部とし
て与えることができる。これら８つのビットは、メイル
ボックスワードが記憶されたのは８ワードファイルのど
のワードかを受信ノードに指示する。

システム40又は各ノードの他の同様のハードウェア
は、メイルボックスアドレスレジスタを有している。こ
のレジスタには、ソフトウェアによってアドレス値がロ
ードされる。このレジスタ値は、メモリスペースの８ワ
ード（ファイル）エリアを選択し、これは、MCバスの転
送のアドレスと比較される。（この比較は、アドレス変
換の前に生じ、又、比較を行うためには、アドレスのた
めのウインドウが開いていなければならない。）一致が
生じたときには、バス転送のワードアドレスによって選
択された割り込みが、ワードがグローバルメモリに記憶
された後に発生される。第２のファイルアドレススペー
スも、比較、即ちメイルボックスレジスタの値によって
選択されたマップブロックにおける最後の８ワードファ
イルを発生する。この特徴は、ネットワーク上の全ての
ノードが送信側ノードからの１つの転送で割り込まれる
ようにする。

システム40のメイルボックス特徴は、参考としてここ
に取り上げる米国特許第4,991,079号に開示されたよう
に、システム40のハードウェアが設けられたノードが、
同じMCバス上のノード又は中継器を経て接続されたノー
ドに一般的に割り込めることである。他の行き先ノード
は、システム40のハードウェアが設けられそしてメモリ
接続（MC）受信ウインドウ内にファイル境界メイルボッ
クスエリアをもつように適当に構成されねばならない。

システム40のハードウェアのメイルボックス特徴を使
用するためには、メモリ接続エリア内のファイル境界エ
リアを定めることが必要である。ノードが割り込みのみ
を受け取る場合には、メイルボックスエリアは、開いた
MC受信ウインドウ内になければならない。ノードが行き
先ノードへの割り込みのみを発生する場合が、メイルボ
ックスは、開いたMC送信ウインドウ内になければならな
い。割り込み要求を送信及び受信するためには、メイル
ボックスは、開いた重畳するMC送信及び受信ウインド内
に含まれねばならない。

ノードにおいて割り込みを発生するために、行き先ノ
ードのメイルボックスエリアに対応する反映される領域
にワードが書き込まれる。

割り込みアクチベーション要求を確認するために、ワ
ードのアドレスが３つの特定のエリアに分割される。
（注：ワード自体の値は重要ではなく、ユーザにより定
められるものである。）MCバス46のビットＥ−Ｈ及び０
−18は、行き先ノードのメイルボックスレジスタに含ま
れた値に一致しなければならない。ビット19−21は割り
込みレベルを定め、そしてビット22−23はリセットされ
ねばならない。システム40のハードウェアは、変換の前
にアドレスを比較するので、メイルボックスアドレスを
定めるのに使用される値は、MCバス46に送信されるアド
レスでなければならない。MCバスアドレスのビット19−
21は、メイルボックスレジスタに含まれたアドレスと比
較されない。これらビットは、８個の状態ビットの１つ
を発生するのに使用される。

メモリ接続又は反映されるメモリバス46に対するシス
テム40のカードインターフェイスは、カードの前縁に配
置できる４つの60ピンコネクタによって与えられる。反
映されるメモリバス46は、データ、アドレス、パリテ
ィ、要求、許可、ポートID及び制御信号より成る両方向
性の差動データ路である。これら信号の各々は、ねじれ
線対によってノード間に搬送される。次のテーブル１
は、全ての信号名及びそれらの機能の説明を示すもので
ある。

テーブル１信号名 説明 RMDBUS〈31...0〉 RMバス両方向性データバス RMABUS〈23...0〉 RMバス両方向性アドレスバス RMTF RMバスバイト転送タグ RMDPAR〈3...0〉 RMバスデータパリティ RMAPAR〈2...0〉 RMバスアドレスパリティ RMBREQ〈8...0〉 RMバスノード要求 RMBGRANT〈8...0〉 RMバスノード許可 RMNDID〈3...0〉 RMバスノードI.D. RMDVALIDEN RMバスデータ有効イネーブル RMDVALID RMバスデータ有効 RMGBSY RMバスグローバルビジー システム40のボード上の各レジスタの機能及びフォー
マットを以下に説明する。ほとんどのレジスタは、プロ
グラム可能である。プログラミングは、VMEショートア
ドレス（A16）スペースの選択された位置に書き込みす
ることによって行われる。VMEショートアドレススペー
スのベースアドレスは、ボード上に配置された構成ジャ
ンパによって指定される。ベースアドレスを指定するの
に５つのジャンパが使用される。

図10及び11は、システム40のボード上に配置された制
御及び状態レジスタのマップを示している。各レジスタ
はアクセス権を有し、あるレジスタは読み取り専用であ
り、そしてあるレジスタは読み取り及び書き込みであ
る。アクセス権が違反された場合には、システム40のボ
ードは、アドレスを確認せず、確認信号を発生しない。
制御及び状態レジスタの物理アドレスは、所望のレジス
タをアドレスするためのベースアドレスに対するインデ
ックスとして用いられる。

以下、制御及び状態レジスタと、それらが与える独特
の機能とについて説明する。

ローカルバス24の共有メモリベースアドレスは、物理
アドレスが0x0040で、読み取り／アクセス権が書き込み
で、転送形式がワードである。定義によれば、このレジ
スタの内容は、ローカルバスアドレススペースにおいて
オンボードメモリのベースアドレスを指定する。このベ
ースアドレスは、オンボードメモリ96のスタートアドレ
スである。ローカルバスアドレスビット22ないし31は、
ベースアドレスレジスタの内容と比較される。その等価
性が満たされると、オンボードメモリが選択される。

ローカルベースレジスタの値は、以下に示すように、
ローカルアドレスを22だけ右へシフトすることにより計
算することができる。

メモリ接続システム40（4Mバイト）のオンボード4Mバ
イトメモリは、4MBローカルバス境界の倍数（即ち、0M
B、4MB、8MB、12MB、・・等々）で存在し得る。

メモリ接続システム40（16Mバイト）のオンボード16M
バイトメモリは16MBローカルバス境界の倍数（即ち、0M
B、16MB、32MB、48MB、・・等々）で存在し得る。

VMEバス22上の共有メモリベースアドレスは、物理ア
ドレスが0x0042で、アクセス権が読み取り／書き込み
で、転送形式がワードである。定義によれば、このレジ
スタの内容は、VMEバスアドレススペースにおいてオン
ボードメモリのベースアドレスを指定する。このベース
アドレスは、オンボードメモリのスタートアドレスであ
る。VMEバスアドレスビット22ないし31は、ベースアド
レスレジスタの内容と比較される。その等価性が満たさ
れると、オンボードメモリが選択される。

VMEベースレジスタの値は、以下に示すように、ロー
カルアドレスを22だけ右にシフトすることにより計算す
ることができる。

メモリ接続システム40（4Mバイト）のオンボード4Mバ
イトメモリは、4MBVMEバス境界の倍数（即ち、0MB、4M
B、8MB、12MB、・・等々）で存在し得る。

メモリ接続システム40（16Mバイト）のオンボード16M
バイトメモリは16MBVMEバス境界の倍数（即ち、0MB、16
MB、32MB、48MB、・・等々）で存在し得る。

VMEバス割り込み制御レジスタは、物理アドレスが0x0
044で、アクセス権が読み取り／書き込みで、転送形式
がワードである。定義により、VMEバス割り込み制御レ
ジスタのビット２ないし２は、VMEバス割り込み要求レ
ベルのエンコード値を含んでいる。この位置にゼロを書
き込むと、ボードが割り込みを発生しないようにディス
エイブルされる。以下の図及びテーブルを参照された
い。

MCS送信ウインドウRAMアドレスレベルは、物理アドレ
スが0x0046で、アクセス権が読み取り／書き込みで、転
送形式がワードである。定義により、このレジスタの内
容は、送信ウインドウRAMのポインタを含む。送信ウイ
ンドウデータレジスタに書き込みする際には、このレジ
スタの内容が１だけ増加され、これは、ソフトウェアが
このレジスタに再書き込みする必要なしに順次の送信ウ
インドウRAM位置に書き込みできるようにする。以下の
フォーマット図を参照されたい。

MCS送信ウインドウRAMデータレジスタは、物理アドレ
スが0x0048で、アクセス権が読み取り／書き込みで、そ
して転送形式がワードである。定義により、このレジス
タは２つのパラメータを含む。最上位ビットは、ウイン
ドウを開けるべきか閉じるべきかを指示する。セットさ
れた場合には、ウインドウが閉じ、さもなくば、ウイン
ドウが開く。ウインドウが開くべき場合には、最下位ビ
ットが、送信ウインドウアドレスレジスタによって指定
された送信ウインドウRAM位置に配置されるべき変換ア
ドレスを指定する。以下のフォーマット図を参照された
い。

MCS受信ウインドウRAMアドレスレジスタは、物理アド
レスが0x004Aで、アクセス権が読み取り／書き込みで、
そして転送形式がワードである。定義により、このレジ
スタの内容は、受信ウインドウの物理アドレスのスター
トを指定する。受信ウインドウデータレジスタに書き込
みする際には、このレジスタが１だけ増加される。以下
のフォーマット図を参照されたい。

MCS受信ウインドウRAMデータレジスタは、物理アドレ
スが0x004Cで、アクセス権が読み取り／書き込みで、そ
して転送形式がワードである。定義により、このレジス
タは２つのパラメータを含む。最上位ビットは、ウイン
ドウを開くべきか閉じるべきかを指示する。セットされ
た場合には、ウインドウが閉じ、さもなくば、ウインド
ウが開く。ウインドウを開くべき場合には、最下位ビッ
トが、受信ウインドウアドレスレジスタによって指定さ
れた受信ウインドウRAM位置に入れられるべき変換アド
レスを指定する。以下のフォーマット図を参照された
い。

MCS制御レジスタは、物理アドレスが0x004E（reg0）
及び0x0050（reg1）で、アクセス権が読み取り／書き込
みで、そして転送形式がワードである。以下のフォーマ
ット図を参照されたい。

上記説明についてのビット定義を以下に述べる。MCS
制御レジスタ０のビット定義は、次の通りである。

ビット０ 指定済。

ビット1.オンラインビット（制御）。

a.リセット（オフライン）−このビットがリセット状態
にあると、システム40のハードウェアは、MCバス46を駆
動もしないし、そこからのデータを受信もしない。

b.セット（オンライン）−通常動作。

ビット2.指定済。

ビット3.MCバスポート48をイネーブルする。

a.リセット−オンボードメモリ書き込みトランザクショ
ンを感知せずそしてMCバス46へ送信しない。

制御情報は、制御／状態レジスタへ書き込まれるよう
受け入れられる。

b.セット−通常の動作。

ビット4.ローカルバスポート44をイネーブルする。

リセット−ローカルバスからのデータ転送を無視す
る。

セット−通常の動作。

ビット5.外部診断ループバックビット。

a.リセット−通常の動作。

b.セット−バスループバックモードイネーブル：データ
は、送信FIFOからMCバスによる受信FIFOへ転送される。
通常のアドレス変換が生じる。データを受け入れるため
には、送信されたアドレスに対して受信ウインドウをイ
ネーブルしなければならない。又、アドレスは、受信ウ
インドウRAMに設定された量によって変換される、外部
診断ループバックビットをセットするためには次の手順
をたどらねばならない。

1.制御レジスタのオフラインビットをセットする。

2.ソフトウェアクリアを実行する。

3.制御レジスタの外部診断ループバックビットをセット
する。

4.制御レジスタのオフラインビットをクリアする。

ビット6,ソフトウェアクリアビット−（制御） a.リセット−ソフトウェアクリアのディスエイブル。

b.セット−ソフトウェアクリアの呼び出し。エラー状態
及びFIFOは、クリアされる。しかしながら、システム40
のオフライン、制御レジスタ及びソフトロード可能な構
成レジスタは、クリアされない。

ビット７及び8.エンコードされた強制エラービット。

VMEバス割り込み及び適当なビットを状態レジスタに
セットさせる。

強制エラーは、強制状態がもはや適用されない限り、
状態レジスタを読み取ることにより状態レジスタからク
リアすることができる。

ビット9.システム40のビジービットの強制。

a.リセット−通常の動作。

b.セット−受信FIFOがデータをオンボードメモリに出力
するのを禁止する。従って、FIFOをいっぱいにすること
ができ、グローバルビジー信号をMCバス上で駆動させ
る。

ビット10.出力FIFOディスエイブルビット。

a.リセット−通常の動作。

b.セット−出力FIFOがデータをMCバスに送信できないよ
うにする。このビットは、転送を保留し、次いで、それ
らを解除して、アクティビティのバーストをMCバス上に
形成するように、診断によって使用される。

ビット11.MCバスにパリティエラーを強制する。

a.リセット−通常の動作。

b.セット−MCバスへの出力転送に対し間違ったパリティ
を強制する。これは、全ての受信ノードにパリティエラ
ーを生じさせねばならない。

ビット12.受信FIFOオーバーランの強制。

a.リセット−通常の動作。

b.セット−グローバルビジー信号の駆動を禁止し、従っ
て、受信FIFOをオーバーランできるようにし、オーバー
ランエラーを形成する。これは、強制MCSビジーと共に
使用して、オーバーランを効果的に生じさせねばならな
い。

ビット13.VME標準アドレス動作のイネーブル。

a.リセット−VME A24アドレスモードをディスエイブル
する。

b.セット−VME A24アドレスモードをイネーブルする。

ビット14.VME標準アドレス動作のイネーブル。

a.リセット−VME A24アドレスモードをディスエイブル
する。

b.セット−VME A24アドレスモードをイネーブルする。

ビット15.メイルボックス比較のイネーブル。

a.リセット−メイルボックスハードウェアがMCバスアド
レスと比較するのをディスエイブルする。

b.セット−メイルボックスハードウェアがMCバスアドレ
スと比較するのをイネーブルする。

MCS制御レジスタ１のビット定義については、次の通
りである。

ビット0.VMEバスパリティエラー。

a.リセット−VMEバスへ出て行くデータに対しパリティ
をチェックしない。

b.セット−データについてのパリティエラーをチェック
しそしてVMEバスにBERR信号を発生する。

ビット1.ローカルバスアドレスパリティ。

リセット−ローカルバスからのアドレスパリティを無
視する。

セット−ローカルバスから到来するアドレスのパリテ
ィをチェックする。

ビット2.ローカルバス制御パリティ。

リセット−ローカルバスからの制御ラインパリティを
無視する。

セット−ローカルバスから到来する制御ラインのパリ
ティをチェックする。

ビット3.ローカルバスデータパリティ。

リセット−ローカルバスからのデータパリティを無視
する。

セット−ローカルバスから到来するデータのパリティ
をチェックする。

ビット4.非同期マルチドロップディスエイブルビッ
ト。

リセット−マルチドロップ能力においてこのノードの
駆動能力をディスエイブルする。

セット−このノードが非同期マルチドロップラインの
情報を駆動又は受信できるようにする。

MCS状態レジスタは、物理アドレスが0x0052で、アク
セス権が読み取り／書き込みで、転送形式がワードであ
る。以下のフォーマット図を参照されたい。

上記説明についてのビット定義は、次の通りである。

ビット０ グローバルビジー。

この状態ビットは、あるノードによってMCバスにグロ
ーバルビジー信号が駆動されたことを指示する。このビ
ットは、状態レジスタを読み取ることによってクリアさ
れる。以下の注を参照されたい。

ビット１ ノードビジー。

この状態ビットは、ローカルノードがグローバルビジ
ーを駆動したことを指示する。このビットは、状態レジ
スタを読み取ることによってクリアされる。以下の注を
参照されたい。

ビット２ MCバスパリティエラー。

この状態は、MCバスからの転送を受け取る際にパリテ
ィエラーが検出されたことを意味する。又、この状態
は、強制パリティエラー制御レジスタ書き込みによって
セットすることもできる。このビットは、状態レジスタ
を読み取ることによってクリアされる。

ビット３ 不存在メモリ（状態）。

この状態ビットは、MCバスがメモリの不存在エリアを
アドレスしたときにセットされる。又、この状態は、強
制不存在メモリエラー制御レジスタ書き込みによっても
セットできる。このビットは、状態レジスタを読み取る
ことによってクリアされる。

ビット４ オーバーランエラー（状態）。

この状態ビットは、受信FIFOがいっぱいでありそして
別のバス転送が開いた窓に到達するときにセットされ
る。この状態は、強制オーバーランエラー制御レジスタ
書き込みによってもセットできる。このビットは、この
状態がエンコード強制エラービット（ビット７及び８）
によってセットされた場合に状態レジスタを読み取るこ
とによってリセットされる。しかしながら、強制MCS FI
FOオーバーラン（ビット12）又は存在FIFOオーバーラン
によってセットされた場合には、この状態ビットをリセ
ットするのにソフトウェアクリア又はシステムリセット
が必要とされる。以下の注を参照されたい。

注：エンコードされた強制エラービット（ビット７及
び８）によってこれらの状態が強制された場合には、状
態レジスタを読み取ると、その強制された状態がもはや
真でなければ、これらビットをクリアする。

ビット５ ローカルバスデータパリティエラー。

この状態ビットは、ローカルバスのデータパリティが
検出されたことを指示する。この状態ビットは、状態レ
ジスタを読み取ることによってクリアされる。

ビット６ ローカルバス制御パリティエラー。

この状態ビットはローカルバスの制御パリティが検出
されたことを指示する。この状態ビットは、状態レジス
タを読み取ることによりクリアされる。

ビット７ ローカルバスアドレスパリティエラー。

この状態ビットは、ローカルバスのアドレスパリティ
が検出されたことを指示する。この状態ビットは、状態
レジスタを読み取ることによりクリアされる。

ビット８ メイルボックス位置０。

このビットは、セットされると、メイルボックスワー
ド位置０への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット９ メイルボックス位置１。

このビットは、セットされると、メイルボックスワー
ド位置１への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット10 メイルボックス位置２。

このビットは、セットされると、メイルボックスワー
ド位置２への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット11 メイルボックス位置３。

このビットは、セットされると、メイルボックスワー
ド位置３への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット12 メイルボックス位置４。

このビットは、セットされると、メイルボックスワー
ド位置４への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット13 メイルボックス位置５。

このビットは、セットされると、メイルボックスワー
ド位置５への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット14 メイルボックス位置６。

このビットは、セットされると、メイルボックスワー
ド位置６への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

ビット15 メイルボックス位置７。

このビットは、セットされると、メイルボックスワー
ド位置７への書き込みが生じたことを指示する。このビ
ットは、状態レジスタを読み取ることによりクリアされ
る。

MCノードIDレジスタは、物理アドレスが0x0054で、ア
クセス権が読み取り／書き込みで、そして転送形式がワ
ードである。定義により、MCバスノードIDレジスタのビ
ット０ないし３は、MCバスノードIDのエンコードされた
値を含む。これらの値は、MCバス要求を発生するように
ハードウェアによって使用される。以下のフォーマット
図及びテーブルを参照されたい。

MCSメイルボックスレジスタは、物理アドレスが0x005
6（メイルボックス０）及び0x0058（メイルボックス
１）で、アクセス権が読み取り／書き込みで、そして転
送形式がワードである。定義により、メイルボックスア
ドレスレジスタは、MCバスアドレスを値を含み、これは
MCバスの転送アドレスと比較される。一致が生じると、
フラグがバス転送と共に受信FIFOに記憶される。このフ
ラグは、転送がグローバルメモリに記憶されたときに割
り込みを生じさせる。バス転送の最上位15ビットと、バ
ス転送の次の下位８ビットが０に等しいときにも、比較
が生じる。これは、１つの転送で全てのノードに割り込
みを与える。メイルボックスフォーマットを以下に示
す。

診断制御／状態レジスタは、物理アドレスが0x005A
で、アクセス権が読み取り／書き込みで、そして転送形
式がワードである。定義により、このレジスタは、診断
目的専用である。パワーオン時、又はシステムのリセッ
ト時に、このレジスタのビット14がセットされる。この
ビットは、レジスタのビット14に０を書き込むことによ
りエンティティを制御することによってクリアされる。
このレジスタのビット11は、常に０である。このビット
は、MCSボード40が非インテリジェントボードであるこ
とを指示する。以下のフォーマットを参照されたい。

図12には、上記したメモリ接続システムの変形態様が
示されている。前記のシステムと同様に、図12のメモリ
チャンネルシステムは、分散型コンピュータシステムの
全ての処理ノードの物理的メモリ間に高速の並列リンク
を形成する。250で一般的に示されたメモリチャンネル
システムは、メモリ接続システム40及び高速DMAチャン
ネル（HSDMA）の両方の利点を発揮する。

メモリチャンネルシステム250は、９個までのノード
が共通のメモリエリアのローカルコピーを維持できるよ
うにする。選択されたメモリエリアにおけるデータは、
メモリチャンネルバス252によって接続された全てのノ
ードに共通である。各ノードのCPUは、共通のメモリエ
リアのそれ自身のコピーに無制限にアクセスする。とい
うのは、各ノードにおいて個別の物理的メモリにコピー
が維持されるからである。選択された送信領域へのメモ
リ書き込み動作は、メモリチャンネル書き込み感知コン
トローラ254によって感知され、送信アドレストランス
レータ256及びデータ／アドレスFIFO258を経、そしてメ
モリチャンネルバスインターフェイス260を経て、さら
にメモリチャンネルバス252を通して各ノードの個別の
物理的メモリへ反映される。

メモリチャンネル高速DMA（HSDMA）262は、メモリチ
ャンネルバスに接続された多数のノード間でデータのブ
ロックを転送する能力をメモリチャンネルボード250に
与える。HSDMA回路は、75nsクロックサイクルごとに１
転送というレートで64ビットのデータを転送する。これ
は、メモリチャンネルバスにおいて106Mバイト／秒の瞬
時データレートを達成する。

HSDMA262は、状態及び制御レジスタ、スタートアドレ
スレジスタ、転送長さ／バーストサイズレジスタ、変換
アドレスレジスタ、及び汎用I/Oを経てプログマインタ
ーフェイスを形成する。

メモリチャンネルシステムの物理リンクは、メモリチ
ャンネルバス252と称する。これは、全32ビットアドレ
ス、32ビットデータ路、データ及びアドレスパリティ、
及び制御信号を有する。メモリチャンネルボード250
は、上記のメモリ接続システム及びそれに関連したシス
テムノードをメモリチャンネルバス252に取り付けるに
必要なロジックを備えている。このボードは、グローバ
ルメモリ270として使用される３ポートDRAMを組み込ん
でいる。ローカルバス280又はVMEバス282のいずれかに
よるこのグローバルメモリ270への書き込みは、メモリ
チャンネルバス252を経て監視され反映される。VMEバス
インターフェイス284及びローカルバスインターフェイ
ス286が設けられている。ボード250を完成するために、
メモリチャンネルバススヌーパ即ち受信ウインドウ28
8、受信アドレストランスレータ290、DMAブロック転送
エンジン及びDMAアドレストランスレータ262も設けられ
ている。接続は図12に示す通りであり、動作は上記した
通りである。

HSDMA262は、多数のバスサイクルを通してデータのブ
ロックを記憶するためのアキュムレータとして働く。別
のシステム又はノードからコマンドが受け取られたとき
には、そのコマンドでデータのブロックが解放される
が、データのブロックは、たとえ転送されてもHSDMA262
に依然存在する。コマンドコントローラ294は、インタ
ーフェイス260からコマンドを受け取り、そしてHSDMA26
2へコマンドを送ってデータのブロックを解放する。メ
モリチャンネルバス252のノードは、それらのCPUによっ
て制御される可変アドレス比較器を有すると共に、HSDM
A262からデータのブロックを受け取ることが所望される
アドレスのウインドウ範囲をセットできるように多数の
ウインドウを開く能力を有している。HSDMAは、バス252
のアドレス及びデータの両ラインである64本の全てのラ
インがデータを搬送できるように転送の開始にアドレス
をセットするよう構成される。その主たる利点は、帯域
巾を広くして、バス252における時間を制御し、需要に
基づいて転送を行うことである。

以上、本発明を好ましい実施例について図示して説明
したが、ここに教示する本発明の精神及び範囲から逸脱
せずに、変更及び修正がなされ得ることが当業者に明ら
かであろう。これらは、請求の範囲で規定する本発明の
範囲内に包含されるとみされる。

フロントページの続き (72)発明者 ハンフリーズ ヒュー アメリカ合衆国 フロリダ州 33071 コーラル スプリングス ノースウェス ト セヴンティーンス マナー 8850 (56)参考文献 特開 平２−252045（ＪＰ，Ａ) 特開 平３−296159（ＪＰ，Ａ) 特開 平１−129341（ＪＰ，Ａ) 特開 昭63−126057（ＪＰ，Ａ) 特開 平２−299337（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数の処理ノード（ノード１、ノード２、
   ノード３）と、該複数の処理ノードの間で書き込むべき
   データのみを転送するためのメモリ接続バス（46）とを
   備えており、前記各処理ノードは、第１のポート（44）
   および第２のポート（48）を有したメモリ（40、56、27
   0）と、該メモリの前記第１のポートに接続され、該メ
   モリにデータを入力したりそこから出力したりするため
   のローカルバス（24、54）とを含んでおり、前記各メモ
   リの前記第２のポートは、前記メモリ接続バスに接続さ
   れており、さらに、前記各処理ノードは、当該ローカル
   バスを通して当該メモリへデータが書き込まれたことを
   感知して、当該メモリに書き込まれたデータと同じデー
   タを、他の処理ノードのすべての前記メモリへと、前記
   メモリ接続バスを通して書き込むように作動する書込み
   感知手段（70、59、254）を含み、前記複数の処理ノー
   ドのうちの少なくとも一つの処理ノード（ノード１）の
   前記メモリ（40）は、第３のポート（42）を有してお
   り、該第３のポートには、I/Oバス（22）が接続され、
   当該処理ノードの前記書込み感知手段（70）は、前記I/
   Oバス（22）を通して当該メモリ（40）へデータが書き
   込まれたことをも感知して、当該書き込まれたデータと
   同じデータを、他の処理ノードのすべての前記メモリへ
   と、前記メモリ接続バスを通して書き込むようにも作動
   することを特徴とするリアルタイムデータ処理システ
   ム。
2. 【請求項２】前記ローカルバスおよびI/Oバスには、拡
   張メモリが接続された請求項１記載のリアルタイムデー
   タ処理システム。
3. 【請求項３】前記少なくとも一つの処理ノードの前記書
   込み感知手段は、前記メモリ接続バスおよび前記I/Oバ
   スから該ノードの前記メモリへの書き込みの通過を制御
   するためのアドレスレンジ比較手段を備えている請求項
   １記載のリアルタイムデータ処理システム。
4. 【請求項４】前記各処理ノードは、該ノードからのコマ
   ンドに応答して前記メモリ接続バス上に解放されるべき
   データのブロックを累積するためのアキュムレータ手段
   を備えた請求項１記載のリアルタイムデータ処理装置。
5. 【請求項５】前記メモリ接続バスは、アドレスライン及
   びデータラインを有するバスであり、そして前記アキュ
   ムレータ手段は、まずアドレスを解放し、次いで、全て
   のアドレス及びデータラインをデータラインとして使用
   してデータのブロックを解放する請求項４記載のリアル
   タイムデータ処理システム。